JP2018063993A - 半導体装置及び半導体モジュール - Google Patents

半導体装置及び半導体モジュール Download PDF

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Tatsuya Nishiwaki
達也 西脇
俊亮 加藤
Toshiaki Kato
俊亮 加藤
雅俊 新井
Masatoshi Arai
雅俊 新井
千香子 吉岡
Chikako Yoshioka
千香子 吉岡
文悟 田中
Bungo Tanaka
文悟 田中
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Shinya Ozawa
慎也 小沢
河野　孝弘
Takahiro Kono
孝弘 河野
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
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Abstract

【課題】ノイズを低減できる半導体装置および半導体モジュールを提供する。
【解決手段】半導体装置１００は、第１の電極４、第２の電極及び第３の電極７を有する半導体チップ１と、前記第２の電極と電気的に接続され、半導体チップ１が設置されるフレーム２と、第１の電極４に電気的に接続されるチップ接合部１１と、チップ接合部１１と接合しており、且つ、チップ接合部１１から突出している第１接合部１２と、チップ接合部１１と接合し、チップ接合部１１から突出し、且つ、少なくとも一部が第１接合部１２と離間している第２接合部１３と、を有する第１導電体１０と、第３の電極７と電気的に接続される第２導電体２０と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体モジュールに関する。
電力用スイッチング素子などに用いられる半導体装置の一つにＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)がある。
ゲート電極、ソース電極、ドレイン電極の３端子のパッケージに封止されたＭＯＳＦＥＴでは、ソースコネクタ及び実装されたプリント基板上に寄生インダクタンスが存在し、ドレイン電流に起因するノイズが重畳されてしまう問題があった。
特開２０１５-１５３０１号公報
本発明が解決しようとする課題は、ノイズを低減できる半導体装置および半導体モジュールを提供することである。
実施形態に係る半導体装置は、第１の電極、第２の電極、及び第３の電極を有する半導体チップと、前記第２の電極と電気的に接続され、前記半導体チップが設置されるフレームと、前記第１の電極に電気的に接続されるチップ接合部と、前記チップ接合部と接合しており、且つ前記チップ接合部から突出している第１接合部と、前記チップ接合部と接合し、前記チップ接合部から突出し、且つ少なくとも一部が前記第１接合部と離間している第２接合部と、を有する第１導電体と、前記第３の電極と電気的に接続される第２導電体と、を備える半導体装置。
本実施形態に係る半導体装置１００の上面図である。 図１のＡ−Ａ’断面図である。 本実施形態に係る半導体装置１００を昇圧チョッパに接続した場合における回路図である。 第１の比較例に係る半導体装置２００の上面図である。 第１の比較例に係る半導体装置２００を昇圧チョッパに使用した場合における回路図である。 第２の比較例に係る半導体装置３００の上面図である。 本実施形態の第１変形例に係る半導体装置４００の上面図である。 本実施形態の第２変形例に係る半導体装置５００の上面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
本実施形態に係る半導体装置の一例について、図１から図３を用いて説明する。
図１は、本実施形態に係る半導体装置１００の上面図である。また、図２は、図１のＡ−Ａ’断面図である。
本実施形態に係る半導体装置１００は、半導体パッケージの一種であるＳＯＰ(Small Outline Package)である場合を示している。ＳＯＰは対向する２辺から端子を突出させた構造を有しており、半導体装置１００は８ピンパッケージである場合を示している。
図１、図２に表すように、半導体装置１００は、半導体チップ１、フレーム２（ドレインコネクタ）、パッシベーション膜６、ソースコネクタ１０（第１導電体）、ゲートコネクタ２０（第２導電体）、ハンダ３０、ソース端子Ｓ１、ケルビンソース端子Ｓ２、ゲート端子Ｇを有する。
半導体チップ１は、例えば、ＭＯＳＦＥＴである。また、半導体チップ１は、半導体層３、ソース電極４（第１の電極）、ドレイン電極５（第２の電極）、及びゲート電極７（第３の電極）を有する。半導体層３は、お互いに対向する第１の面と第２の面を有しており、ソース電極４とゲート電極７は第１の面に設けられており、ドレイン電極５は第２の面に設けられている。すなわち、半導体層３はソース電極４とドレイン電極５によって挟まれるように設けられている。なお、ソース電極４とゲート電極７は第１の面において、電気的に分離するように設けられている。
半導体チップ１は、ハンダ３０を介してフレーム２上に設置される。その際、フレーム２とドレイン電極５は電気的に接続される。なお、フレーム２は第１方向に突出した複数のピンを有しており、本実施形態ではピンの数が４本であるように示されている。また、フレーム２から突出しているピンはドレイン端子Ｄの役割を有する。
ソースコネクタ１０は、チップ接合部１１、ソース端子接合部１２（第１接合部）、及びケルビンソース端子接合部１３（第２接合部）を有している。チップ接合部１１はソース電極４上に設けられ、チップ接合部１１の少なくとも一部はハンダ３０を介してソース電極４と接続されている。
図１に示すように、ソース端子接合部１２とケルビンソース端子接合部１３は、チップ接合部１１と接合されており、第１方向とは逆の第２方向に突出するように設けられている。すなわち、ソース端子接合部１２とケルビンソース端子接合部１３は、チップ接合部１１を介して同じ電位を有するが、接触はしていない。また、図２に示すように、ソース端子接合部１２とケルビンソース端子接合部１３は、第２の面から第１の面に向かう方向において半導体チップ１から離れるように設けられており、半導体チップ１とは接触していない。
ソース端子Ｓ１は、ハンダ３０を介してソース端子接合部１２と接続されている。ソース端子Ｓ１は第２方向に突出したピンを有しており、本実施形態ではピンの数が２本であるように示されている。
ケルビンソース端子Ｓ２は、ハンダ３０を介してケルビンソース端子接合部１３と接続されている。ケルビンソース端子Ｓ２は第２方向に突出したピンを有しており、本実施形態ではピンの数が１本であるように示されている。ソース端子Ｓ１とケルビンソース端子Ｓ２は並んで設けられるが、接触はしていない。
ゲートコネクタ２０の少なくとも一部は、ハンダ３０を介してゲート電極７と接続されている。また、ゲート端子Ｇは、ハンダ３０を介してゲートコネクタ２０と接続されている。ゲート端子Ｇは第２方向に突出したピンを有しており、本実施形態ではピンの数が１本であるように示されている。
また、半導体チップ１上にはパッシベーション膜６が設けられている。パッシベーション膜６は、外部からの可動イオンや水分の侵入や、パッケージ組み立て時に接続用のハンダが配線部に付着するのを防ぐために設けられる。
半導体装置１００は以上のような構成を有する。
なお、フレーム２、ソースコネクタ１０、ゲートコネクタ２０、ソース端子Ｓ１、ケルビンソース端子Ｓ２、及びゲート端子Ｇは、銅などの金属材料が用いられる。ソース電極４、ドレイン電極５、及びゲート電極７は、アルミニウムなどの金属材料が用いられる。パッシベーション膜６には、ポリイミドや、酸化膜や窒化膜を組み合わせた材料が用いられる。
半導体装置１００は最終的に、樹脂によってモールドされる（図示無し）。その際、フレーム２、ソース端子Ｓ１、ケルビンソース端子Ｓ２、及びゲート端子Ｇに設けられたピンの一部が樹脂から露出されるように設けられる。そして、露出された複数のピンは、外部の電源等に接続される。
図３は、半導体装置１００を昇圧チョッパに使用した場合における回路図を表している。ここで、半導体装置１００を昇圧チョッパに使用した構造を半導体モジュール６００とする。半導体モジュール６００は、半導体装置１００、抵抗Ｒ、静電容量Ｃ、ダイオードＤｉ、コイルＬ及びゲートドライバ４０を含む。ドレイン電流ＩＤは、コイルＬを通り、半導体装置１００通じて、図３に図示した向きに流れる。また、ゲートドライバ４０から出力される信号Ｈｏや信号Ｌｏが、半導体装置１００のゲート電極７に入力されることで、半導体装置１００はオン動作またはオフ動作する。オン動作時に流れるゲート電流ＩＧは、ゲートドライバ４０から半導体装置１００を通じ、ケルビンソース端子Ｓ２を通って、ゲートドライバ４０へ帰還する。
＜効果＞
次に、本実施形態に係る半導体装置１００の作用・効果について比較例を用いて説明する。図４は第１の比較例に係る半導体装置２００の上面図である。
第１の比較例に係る半導体装置２００が、本実施形態に係る半導体装置１００と異なる点は、ケルビンソース端子接合部１３が設けられていない点である。すなわち、半導体装置２００のソースコネクタ１０は、チップ接合部１１とソース端子接合部１２のみを有する。そして、ソース端子接合部１２はソース端子Ｓ１に接続され、ソース端子Ｓ１は３つのピンを有している。半導体装置２００のそれ以外の構成は、半導体装置１００と同じ構成を有する。
図５は第１の比較例に係る半導体装置２００を昇圧チョッパに使用した場合における回路図である。半導体モジュール７００は、半導体装置２００、抵抗Ｒ、静電容量Ｃ、ダイオードＤｉ、コイルＬ及びゲートドライバ４０を含む。 ゲート電極７に閾値以上の電圧が入力されると半導体装置２００はオン動作し、ドレイン端子Ｄからソース端子Ｓ１に向かってドレイン電流ＩＤが流れる。また、ゲート電流ＩＧは、ゲート端子Ｇからソース端子Ｓ１に向かって流れる。ドレイン電流ＩＤは、ゲート電流ＩＧよりも遥かに大きい値を有する。
ここで、ソースコネクタ１０のソース端子接合部１２には寄生ソースインダクタンスが存在する。この寄生ソースインダクタンスにドレイン電流ＩＤが流れることによって、半導体チップ１のゲート−ソース間の駆動電圧ＶＧＳは、（１）の式に示すようにゲートドライバ出力よりも電圧が上昇する。ここで、ＶＧはゲートドライバ出力のゲート駆動電圧、ＶＧＳは半導体チップ１のゲート−ソース間の駆動電圧、ＩＧはゲート電流、ＩＤはドレイン電流、ＬＳは寄生インダクタンスとする。
ＶＧＳ＝ＶＧ＋ＬＳ・ｄ（ＩＤ＋ＩＧ）／ｄｔ ・・・（１）
このように、半導体チップ１のゲート−ソース間の駆動電圧ＶＧＳは寄生インダクタンスＬＳを流れるドレイン電流ＩＤによる起電力が重畳されるため、ゲートドライバ４０の出力電圧ＶＧと異なる電圧、すなわち意図しない電圧が半導体チップ１に印加される。そのため、半導体装置２００が誤動作をして、ノイズを発生することがある。
一方で、本実施形態に係る半導体装置１００のケルビンソース端子Ｓ２は、ドレイン電流ＩＤを流すソース端子Ｓ１と分離されている。そのため、ゲート−ソース間の駆動電圧ＶＧＳはドレイン電流ＩＤの影響を受けない。ケルビンソース端子接合部１３にも寄生インダクタンスは存在するが、ゲート電流ＩＧはドレイン電流ＩＤよりも遥かに小さい値となるためにこの影響は小さい。よって、ゲート-ソース間の駆動電圧ＶＧＳはＬＳ’をケルビンソース端子接合部１３の寄生インダクタンスとすると（２）の式に示すようになる。
ＶＧＳ＝ＶＧ＋ＬＳ’・ｄＩＧ／ｄｔ ・・・（２）
このように、ケルビンソース端子Ｓ２を設けた場合、寄生ソースインダクタンスによる起電力の影響を小さくすることができ、半導体装置の誤作動に起因するノイズ発生を抑制することができる。
また、ケルビンソース端子Ｓ２がないと、ソースコネクタの寄生インダクタンスＬｓに流れるドレイン電流ＩＤを介すので、半導体チップ１の真のゲート−ソース間の駆動電圧ＶＧＳがゲートドライバ４０からは分からない。ケルビンソース端子Ｓ２を設けることで、半導体チップ１にかかるゲート−ソース間の駆動電圧ＶＧＳをゲートドライバ４０がモニタリングし、制御をかけることが可能である。
ここで、半導体装置の低オン抵抗化は、半導体装置に求められる特性の１つである。
半導体装置を低オン抵抗にするためには、パッケージ抵抗の低減が重要である。パッケージ抵抗を低減させる手法はいくつかあるが、配線抵抗を低くすることは手法の一つとして挙げられる。ソースコネクタ部が半導体チップのソース電極部分を覆うことで、低配線抵抗を実現でき、結果として低パッケージ抵抗を実現できる。
しかし、ノイズ発生を抑制するために、上記にて説明したケルビンソース端子接合部を半導体装置に含ませる場合、ケルビンソース端子を半導体チップから引き出す場合には、ケルビンソース端子を配線するためのチップ部分が新たに必要となる。この部分は金属コネクタ部に覆われていないために、パッケージ抵抗の低減効果が損なわれるという問題が生じてしまう。そのような構造について、図６に示す第２の比較例に係る半導体装置３００の上面図を用いて説明する。
図６では、ソースコネクタ１０が２つに分割されて半導体チップ１上のソース電極４に接合されている。２つに分割されたソースコネクタ１０は、一方がソースコネクタ１０として用いられ、他方はケルビンソース端子接合部１３として用いられる。この場合、ケルビンソース端子接合部１３を配線するチップ部分が増え、半導体チップ１の面積を有効に活用できなくなる。また、半導体チップ１のソース電極４の一部のみがソースコネクタ１０のチップ接合部１１に覆われるため、配線抵抗が増加する。さらに、ソースコネクタ１０の部分点数が増え、生産性が悪化し、コストが増加してしまう。
これに対して、図１に示す本実施形態に係る半導体装置１００の上面図の場合、半導体チップ１のソース電極４の大部分をソースコネクタ１０で覆うことにより、ケルビンソースを配線するチップ部分が不要になり、図６の場合と比べ配線抵抗を下げることができる。また、第２の比較例に係る半導体装置３００の場合と比較して、ソースコネクタ１０の部分点数も少なく、製造コストの低減が可能である。
このとき、半導体装置１００における寄生インダクタンスの分離による効果は、半導体装置３００の場合とほぼ同様である。なぜなら、ソースコネクタ１０を完全に分けても、半導体チップ１のソース電極４で電気的に接続されるからである。
また、コネクタ部の面積を増加させることが出来るため、ソース端子接合部１２とケルビンソース端子接合部１３の間隔は狭い方が望ましい。しかし、幅が狭くなりすぎることで２つのコネクタ部がカップリングを起こす可能性があるため、ソースコネクタ１０とケルビンソース端子接合部１３は、半導体チップ１に面している箇所まで一体としている。
半導体装置１００は、既存のパッケージとのピン互換を持たせるために、ソースコネクタとケルビンソース端子接合部を同方向に突出しているが、異なる方向に突出させてもよい。
実施形態の一つの例としてＭＯＳＦＥＴでの説明を行ったが、ＩＧＢＴ等においても同様に実施可能である。
以上から、ケルビンソース端子接合部をソースコネクタの一部分割によって作成することで、ノイズを軽減し、低配線抵抗な半導体装置を実施することが可能となる。
（本実施形態の第１変形例）
次に、本実施形態の第１変形例について説明する。図７は、本実施形態の第１変形例に係る半導体装置４００の上面図である。半導体装置４００が半導体装置１００と異なる点は、ドレイン端子Ｄが、ソース端子Ｓ１、ケルビンソース端子Ｓ２、及びゲート端子Ｇと同じ方向に突出している点である。図7では、ドレイン端子Ｄ、ソース端子Ｓ１、ケルビンソース端子Ｓ２、ゲート端子Ｇの順に設けられているが、端子の並び方は限定されない。
また、ソース端子接合部とケルビンソース端子接合部の間隔は狭い方が、互いのコネクタの面積を増加させることが出来るため、望ましい。しかし、幅が狭くなりすぎることで二つのコネクタがカップリングをおこすことは避ける必要がある。配線抵抗を加味し、コネクタの分かれ目は、半導体チップに面している箇所まで一体としている。
第１変形例においても、半導体装置１００と同様にケルビンソースによってノイズ発生を防ぎ、コネクタ部が半導体チップ面と接合していることで配線抵抗の低下や製造コストの削減が可能である。
（本実施形態の第２変形例）
次に、本実施形態の第２変形例について説明する。図８は、本実施形態の第１変形例に係る半導体装置４００の上面図である。半導体装置４００は、表面実装タイプのパッケージにおけるソース端子の一部をケルビンソース端子としており、図8はリード端子が６本である例を示している。第２変形例の場合も、半導体チップ全面を覆うソースコネクタ１０のチップ接合部１１と、チップ接合部１１から突出するソース端子Ｓ１及びケルビンソース端子Ｓ２のコネクタ接合部を有する。なお、ソース端子の本数は用途に応じて異なってよい。
また、ソース端子接合部とケルビンソース端子接合部の間隔は狭い方が、互いのコネクタ部の面積を増加させることが出来るため、望ましい。しかし、幅が狭くなりすぎることで二つのコネクタ部がカップリングをおこすことは避ける必要がある。配線抵抗を加味し、コネクタの分かれ目は、半導体チップに面している箇所まで一体としている。
第２変形例の場合、既存のパッケージとのピンコンパチブルを持たせるために、ソース端子Ｓ１とケルビンソース端子Ｓ２を同方向に突出しているが、異なる方向に突出させてもよい。
第２変形例の場合においても、半導体装置１００と同様にケルビンソースによってノイズ発生を防ぎ、コネクタ部が半導体チップ面と接合していることで配線抵抗の低下や製造コストの削減が可能である。
本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体チップ
２ フレーム（ドレインコネクタ）
３ 半導体層
４ ソース電極（第１の電極）
５ ドレイン電極（第２の電極）
６ パッシベーション膜
７ ゲート電極（第３の電極）
１０ ソースコネクタ（第１導電体）
１１ チップ接合部
１２ ソース端子接合部（第１接合部）
１３ ケルビンソース端子接合部（第２接合部）
２０ ゲートコネクタ（第２導電体）
３０ ハンダ
４０ ゲートドライバ
１００、２００、３００、４００、５００ 半導体装置
６００、７００ 半導体モジュール
Ｓ１ ソース端子
Ｓ２ ケルビンソース端子
Ｇ ゲート端子
Ｄ ドレイン端子

Claims (6)

  1. 第１の電極、第２の電極、及び第３の電極を有する半導体チップと、
    前記第２の電極と電気的に接続され、前記半導体チップが設置されるフレームと、
    前記第１の電極に電気的に接続されるチップ接合部と、
    前記チップ接合部と接合しており、且つ前記チップ接合部から突出している第１接合部と、
    前記チップ接合部と接合し、前記チップ接合部から突出し、且つ少なくとも一部が前記第１接合部と離間している第２接合部と、
    を有する第１導電体と、
    前記第３の電極と電気的に接続される第２導電体と、
    を備える半導体装置。
  2. 前記第１接合部、または前記第２接合部が複数設けられた請求項１に記載の半導体装置。
  3. 前記チップ接合部、前記第１接合部、及び前記第２接合部は同一の部材からなる請求項１または２に記載の半導体装置。
  4. 前記第１接合部の少なくとも一部が、前記半導体チップの直上に位置する請求項１〜３のいずれか一に記載の半導体装置。
  5. ゲート電圧は、前記第２接合部と前記第２導電体の間に印加されることを特徴とする請求項１〜４のいずれか一つ以上に記載の半導体装置。
  6. 第１の電極、第２の電極、及び第３の電極を有する半導体チップと、
    前記第２の電極と電気的に接続され、前記半導体チップが設置されるフレームと、
    前記第１の電極に電気的に接続されるチップ接合部と、
    前記チップ接合部と接合しており、且つ前記チップ接合部から突出している第１接合部と、
    前記チップ接合部と接合し、前記チップ接合部から突出し、且つ少なくとも一部が前記第１接合部と離間している第２接合部と、
    を有する第１導電体と、
    前記第３の電極と電気的に接続される第２導電体と、
    前記第２接合部と前記第２導電体に接続されるゲートドライバと、
    を備えた半導体モジュール。
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