JP2022185464A - 半導体装置 - Google Patents

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Japan
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semiconductor device
force
gate
lead
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勅子 沼田
Tadako Numata
俊幸 波多
Toshiyuki Hata
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

【課題】大電流を流す用途に使用される半導体装置においてオン抵抗を低減する。【解決手段】半導体装置１０は、平面視においてゲート端子用リードＧＬとケルビン端子用リードＫＬとの間に位置し、かつ、複数のワイヤＷ３を介して、ソース端子ＳＴと電気的に接続されたソース端子用リードＳＬを有する。【選択図】図６

Description

本発明は、半導体装置に関し、例えば、インバータの構成要素となる半導体装置に適用して有効な技術に関する。
特開２００８－２９４３８４号公報（特許文献１）には、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された半導体装置のオン抵抗を低減する技術が記載されている。
特開２００９－２３１８０５号公報（特許文献２）にも、パワーＭＯＳＦＥＴが形成された半導体装置のオン抵抗を低減する技術が記載されている。
特開２００８－２９４３８４号公報 特開２００９－２３１８０５号公報
近年では、パワー半導体素子が形成された半導体装置に大電流を流すことが検討されている。例えば、３相インバータに使用される半導体装置に３００Ａ程度の電流を流すことが検討されている。この点に関し、半導体装置に大電流を流す場合、半導体装置に存在するオン抵抗が半導体装置の性能に大きな影響を及ぼす。したがって、大電流を流す用途に使用される半導体装置においては、オン抵抗を低減する工夫が望まれている。
一実施の形態における半導体装置は、平面視においてゲート端子用リードとセンス端子用リードとの間に位置し、かつ、複数の接続部材のうちのフォース端子用接続部材を介して、フォース端子と電気的に接続されたフォース端子用リードを有する。
また、他の実施の形態における半導体装置は、平面視においてゲート端子用リードと多機能端子用リードとの間に位置し、かつ、複数の接続部材のうちのフォース端子用接続部材を介して、フォース端子と電気的に接続されたフォース端子用リードを有する。
一実施の形態によれば、半導体装置の性能を向上することができる。
インバータ回路および３相誘導モータを含む回路構成を示す回路図である。 インバータ回路を実現する実装レイアウト例を示す模式図である。 半導体装置の内部構造を模式的に示す図である。 ケルビン端子用リードを設けない場合のパワーＭＯＳＦＥＴの接続構成を模式的に示す回路図である。 ケルビン端子用リードを設ける場合のパワーＭＯＳＦＥＴの接続構成を模式的に示す回路図である。 実施の形態における半導体装置のパッケージ構成を示す模式図である。 パワーＭＯＳＦＥＴの一例であるｎチャネル型のトレンチゲート型パワーＭＯＳＦＥＴを示す半導体チップの要部断面図である。 変形例１における半導体装置の模式的な構成を示す図である。 変形例２における半導体装置の模式的な構成を示す図である。 変形例３における半導体装置の模式的な構成を示す図である。 変形例４における半導体装置の模式的な構成を示す図である。 変形例５における半導体装置の模式的な構成を示す図である。 実施の形態における技術的思想を具現化したワイヤの配置を模式的に示す図である。 関連技術の一例を具現化したワイヤの配置を模式的に示す図である。 関連技術の他の一例を具現化したワイヤの配置を模式的に示す図である。 半導体チップの占有面積を一定面積とした場合、本実施の形態における技術的思想を具現化したワイヤを配置する構成を模式的に示す図である。 関連技術を具現化したワイヤを配置する構成を模式的に示す図である。 双方向サイリスタの回路図である。 双方向サイリスタの構造を模式的に示す図である。 これまでの双方向サイリスタを含む半導体装置の構成を示す図である。 これまでのパワーＭＯＳＦＥＴを含む半導体装置の構成を示す図である。 双方向サイリスタが形成された半導体装置に関し、実施の形態における複数のリードの配置レイアウトを適用した半導体装置の一例を示す図である。 双方向サイリスタが形成された半導体装置に関し、実施の形態における複数のリードの配置レイアウトを適用した半導体装置の他の一例を示す図である。
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜３相インバータ回路の構成例＞
本実施の形態における半導体装置は、例えば、エアコンなどに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。
図１は、インバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの構成例について説明する。
図１に示すように、例えば、インバータ回路ＩＮＶには、３相に対応してスイッチング素子Ｑ１とダイオードＦＷＤが設けられている。すなわち、インバータ回路ＩＮＶでは、例えば、図１に示すようなスイッチング素子Ｑ１とダイオードＦＷＤを逆並列接続した構成により、インバータ回路ＩＮＶの構成要素を実現している。例えば、図１において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、スイッチング素子Ｑ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
言い換えれば、インバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にスイッチング素子Ｑ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもスイッチング素子Ｑ１とダイオードＦＷＤが逆並列に接続されている。つまり、単相ごとに２つのスイッチング素子Ｑ１と２つのダイオードＦＷＤが設けられており、３相で６つのスイッチング素子Ｑ１と６つのダイオードＦＷＤが設けられている。そして、個々のスイッチング素子Ｑ１のゲート電極には、ゲート制御回路ＧＣＣが接続されており、このゲート制御回路ＧＣＣによって、スイッチング素子Ｑ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣでスイッチング素子Ｑ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
＜スイッチング素子の種類＞
例えば、インバータ回路ＩＮＶに使用されるスイッチング素子Ｑ１としては、パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）を挙げることができる。
＜ダイオードの必要性＞
上述したように、インバータ回路ＩＮＶには、スイッチング素子Ｑ１が使用されるが、このスイッチング素子Ｑ１として、ＩＧＢＴを使用する場合、ＩＧＢＴと逆並列接続されるダイオードＦＷＤを設ける必要がある。
単に、スイッチング素子Ｑ１によってスイッチ機能を実現する観点からは、スイッチング素子Ｑ１としてのＩＧＢＴは必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、例えば、負荷がモータである場合のように、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴ単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴと逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴをターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、ＩＧＢＴ単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴと逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子Ｑ１としてＩＧＢＴを採用する場合、ＩＧＢＴと逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
これに対し、スイッチング素子Ｑ１として、パワーＭＯＳＦＥＴを使用する場合、原理的に、パワーＭＯＳＦＥＴと逆並列接続されるフリーホイールダイオードを設ける必要はない。なぜなら、パワーＭＯＳＦＥＴのデバイス構造では、必然的に、ｐｎ接合ダイオードであるボディダイオードが寄生的に形成される結果、このボディダイオードがフリーホイールダイオードとして機能するからである。
ただし、スイッチング素子Ｑ１として、パワーＭＯＳＦＥＴを使用する場合であっても、ｐｎ接合ダイオードよりも順方向電圧降下の小さなショットキーダイオードをフリーホイールダイオードとして使用することもある。
本実施の形態における技術的思想は、スイッチング素子Ｑ１にＩＧＢＴやパワーＭＯＳＦＥＴのいずれを使用する構成においても適用可能であるが、以下の説明では、スイッチング素子Ｑ１をパワーＭＯＳＦＥＴから構成する場合の例を取り挙げる。そして、フリーホイールダイオードの有無は、本実施の形態における技術的思想の説明には直接関係しないことから、以下では、簡単のため、フリーホイールダイオードは存在しないものとして、本実施の形態における技術的思想を説明することにする。
＜インバータ回路の実装レイアウト例＞
図２は、インバータ回路を実現する実装レイアウト例を示す模式図である。
図２において、マザーボードには、電源配線ＶＬと配線ＷＬ１～配線ＷＬ３とグランド配線ＧＬとが形成されている。電源配線ＶＬには、電源電位が供給される一方、グランド配線ＧＬには、グランド電位（接地電位）が供給される。また、配線ＷＬ１は３相誘導モータのＵ相と接続され、配線ＷＬ２は３相誘導モータのＶ相と接続され、配線ＷＬ３は３相誘導モータのＷ相と接続される。
図２に示すように、電源配線ＶＬと配線ＷＬ１との間には、半導体装置ＳＡ１が接続される一方、配線ＷＬ１とグランド配線ＧＬとの間には、半導体装置ＳＡ２が接続されている。すなわち、半導体装置ＳＡ１と半導体装置ＳＡ２は、電源配線ＶＬとグランド配線ＧＬとの間で直列接続されており、図１に示すインバータ回路ＩＮＶの第１レグＬＧ１を構成している。つまり、半導体装置ＳＡ１は、第１レグＬＧ１の上アームを構成しているとともに、半導体装置ＳＡ２は、第１レグＬＧ１の下アームを構成している。そして、半導体装置ＳＡ１および半導体装置ＳＡ２のそれぞれは、スイッチング素子Ｑ１として機能するパワーＭＯＳＦＥＴが形成された半導体チップを有している。
同様に、電源配線ＶＬと配線ＷＬ２との間には、半導体装置ＳＡ３が接続される一方、配線ＷＬ２とグランド配線ＧＬとの間には、半導体装置ＳＡ４が接続されている。すなわち、半導体装置ＳＡ３と半導体装置ＳＡ４は、電源配線ＶＬとグランド配線ＧＬとの間で直列接続されており、図１に示すインバータ回路ＩＮＶの第２レグＬＧ２を構成している。つまり、半導体装置ＳＡ３は、第２レグＬＧ２の上アームを構成しているとともに、半導体装置ＳＡ４は、第２レグＬＧ２の下アームを構成している。そして、半導体装置ＳＡ３および半導体装置ＳＡ４のそれぞれは、スイッチング素子Ｑ１として機能するパワーＭＯＳＦＥＴが形成された半導体チップを有している。
さらに、電源配線ＶＬと配線ＷＬ３との間には、半導体装置ＳＡ５が接続される一方、配線ＷＬ３とグランド配線ＧＬとの間には、半導体装置ＳＡ６が接続されている。すなわち、半導体装置ＳＡ５と半導体装置ＳＡ６は、電源配線ＶＬとグランド配線ＧＬとの間で直列接続されており、図１に示すインバータ回路ＩＮＶの第３グＬＧ３を構成している。つまり、半導体装置ＳＡ５は、第３レグＬＧ３の上アームを構成しているとともに、半導体装置ＳＡ６は、第３レグＬＧ３の下アームを構成している。そして、半導体装置ＳＡ５および半導体装置ＳＡ６のそれぞれは、スイッチング素子Ｑ１として機能するパワーＭＯＳＦＥＴが形成された半導体チップを有している。
以上のようにして、電源配線ＶＬ１、配線ＷＬ１～配線ＷＬ３およびグランド配線ＧＬが形成されたマザーボード上に６つの半導体装置ＳＡ１～半導体装置ＳＡ６を図２に示すように配置することにより、インバータ回路に対応した実装レイアウトを実現できる。
＜「ＴＯパッケージ」の利点＞
本実施の形態では、例えば、図２に示すように、パワーＭＯＳＦＥＴが形成された半導体チップを有する半導体装置ＳＡのパッケージ構造体として、「ＴＯ（Transistor Outline）パッケージ」が採用されている。ここで、「ＴＯパッケージ」とは、平面視において、半導体装置の第１辺にだけ複数のリードが配置されたパッケージ構造体として定義される。この点において、「ＴＯパッケージ」は、平面視において、半導体装置の第１辺だけでなく、第１辺とは反対側の第２辺にも複数のリードが配置される「ＳＯＮ（Small Outline Non-Leaded）パッケージ」や「ＳＯＰ（Small Outline Package）パッケージ」とは異なり、さらには、半導体装置の４つの辺すべてに複数のリードが配置される「ＱＦＮ（Quad Flat Non-leaded）パッケージ」や「ＱＦＰ（Quad Flat Package）パッケージ」とも異なる。本実施の形態で採用されている「ＴＯパッケージ」によれば、例えば、図２に示すように、半導体装置ＳＡの第１辺にだけ複数のリードが配置されているため、上述したその他のパッケージよりも、マザーボード上の配線の引き回しがしやすくなる利点が得られる。すなわち、「ＴＯパッケージ」を採用することによって、簡素化したレイアウトでインバータ回路に対応した実装レイアウトを実現できる（図２参照）。
本発明者は、上述した利点を有する「ＴＯパッケージ」から半導体装置ＳＡを構成することを前提として、半導体装置ＳＡのオン抵抗を低減する観点から検討した結果、「ＴＯパッケージ」では、オン抵抗を低減することを実現する観点から、以下に示す改善の余地が存在することを新規に見出したので、この点について説明する。
＜改善の余地＞
図３は、半導体装置ＳＡの内部構造を模式的に示す図である。
図３において、例えば、樹脂からなる封止体ＭＲの内部には、ダイパッドＤＰが配置されている。このダイパッドＤＰ上には、半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、パワーＭＯＳＦＥＴが形成されている。半導体チップＣＨＰの表面には、パワーＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート端子ＧＴと、パワーＭＯＳＦＥＴのソース領域と電気的に接続されたケルビン端子ＫＴおよびソース端子ＳＴが形成されている。一方、図３では図示されないが、半導体チップＣＨＰの裏面には、パワーＭＯＳＦＥＴのドレイン電極が形成されており、このドレイン電極がダイパッドＤＰと電気的に接続されている。
次に、封止体ＭＲの辺Ｓ１には、封止体ＭＲから突出するように複数のリードが配置されている。具体的に、複数のリードには、ゲート端子用リードＧＬと、ケルビン端子用リードＫＬと、ソース端子用リードＳＬとが含まれている。
ゲート端子用リードＧＬは、ゲート端子用接続部材であるワイヤＷ１を介してゲート端子ＧＴと電気的に接続されている。また、ケルビン端子用リードＫＬは、ケルビン端子用接続部材であるワイヤＷ２を介してケルビン端子ＫＴと電気的に接続されている。さらに、ソース端子用リードＳＬが、ソース端子用接続部材である複数のワイヤＷ３でソース端子ＳＴと電気的に接続されている。
このようにして、「ＴＯパッケージ」である半導体装置ＳＡが構成されている。
ここで、図３に示すように、半導体装置ＳＡでは、ゲート端子用リードＧＬの隣りにケルビン端子用リードＫＬが配置されている。この結果、ソース端子ＳＴとソース端子用リードＳＬとの相対位置がずれることによって、ソース端子ＳＴとソース端子用リードＳＬとを接続するワイヤＷ３が屈曲することになる。すなわち、半導体装置ＳＡでは、屈曲したワイヤＷ３を使用して、ソース端子ＳＴとソース端子用リードＳＬとが接続される。このような屈曲したワイヤＷ３を使用する場合、ソース端子ＳＴとソース端子用リードＳＬとを最短距離で接続できないことによってワイヤＷ３の抵抗値の上昇を招く。
この点に関し、本発明者は、半導体装置ＳＡに３００Ａ程度の大電流を流すことを検討しており、この場合、屈曲したワイヤＷ３による抵抗値の増加がオン抵抗の低減を図る上で無視できない影響を及ぼすことを新規に見出した。特に、屈曲したワイヤＷ３は、大電流を流すソース端子ＳＴとソース端子用リードＳＬとを接続しており、屈曲したワイヤＷ３自体に大電流が流れる。この結果、屈曲に起因するわずかな抵抗値の上昇でも大きな電圧降下およびジュール熱の発生を招くことから、屈曲したワイヤＷ３は、大電流を流す用途の半導体装置ＳＡに適用すると、無視できない性能低下を招く要因となる。このように、「ＴＯパッケージ」である半導体装置ＳＡには、オン抵抗の低減に代表される性能向上を図る観点から改善の余地が存在する。
そこで、本発明者は、「ＴＯパッケージ」である半導体装置ＳＡにおいて、屈曲したワイヤＷ３を用いなければならない原因について詳細に検討したので、この点を説明する。
図３に示すように、屈曲したワイヤＷ３を用いなければならない原因は、ゲート端子用リードＧＬの隣りにケルビン端子用リードＫＬが配置されている結果、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置できないのが主原因であると考えられる。この点に関し、なぜゲート端子用リードＧＬの隣りにケルビン端子用リードＫＬを配置する必要があるのかを説明する前に、まず、ケルビン端子用リードＫＬを設ける技術的意義について説明する。
＜＜ケルビン端子用リードを設ける技術的意義＞＞
図４は、ケルビン端子用リードＫＬを設けない場合のパワーＭＯＳＦＥＴ１００の接続構成を模式的に示す回路図である。図４に示すように、パワーＭＯＳＦＥＴ１００は、ダイパッドＤＰとソース端子用リードＳＬとの間に設けられており、「抵抗Ｒ」は、例えば、ワイヤＷ３による抵抗値を含むパッケージ抵抗を表している。そして、パワーＭＯＳＦＥＴ１００のゲート電極は、ゲート端子用リードＧＬと電気的に接続されている。
ここで、ソース端子用リードＳＬとゲート端子用リードＧＬとの間の電圧Ｖ１が、例えば、図１に示すゲート制御回路ＧＣＣに入力される。そして、ゲート制御回路ＧＣＣは、入力した電圧Ｖ１に基づいて、パワーＭＯＳＦＥＴ１００のスイッチング動作を制御する。このとき、ゲート制御回路ＧＣＣによるパワーＭＯＳＦＥＴ１００の制御を安定して実施するためには、電圧Ｖ１が図４に示す電圧ＶＧＳと等しいことが要求される。
ところが、図４に示す接続構成では、ダイパッドＤＰとソース端子用リードＳＬとの間に大きなドレイン電流ＩＤが流れる。これにより、パッケージ抵抗（「抵抗Ｒ」）にも大電流が流れることに起因して大きな電圧降下が生じる。このことは、電圧Ｖ１が電圧ＶＧＳとは大きく異なる値となることを意味する。したがって、図４に示すパワーＭＯＳＦＥＴ１００の接続構成では、ゲート制御回路ＧＣＣによるパワーＭＯＳＦＥＴ１００の制御が不安定になるおそれがある。
これに対し、図５は、ケルビン端子用リードＫＬを設ける場合のパワーＭＯＳＦＥＴ１００の接続構成を模式的に示す回路図である。図５に示す接続構成では、パワーＭＯＳＦＥＴ１００のソース（ソース端子）と接続されるソース端子用リードＳＬだけでなく、パワーＭＯＳＦＥＴ１００のソース（ケルビン端子）と接続されるケルビン端子用リードＫＬも設けられている。この結果、図５に示すように、ダイパッドＤＰとソース端子用リードＳＬとの間に大きなドレイン電流ＩＤが流れても、ケルビン端子用リードＫＬにはドレイン電流ＩＤが流れない。このことは、ケルビン端子用リードＫＬとゲート端子用リードＧＬとの間の電圧Ｖ１が、パッケージ抵抗（「抵抗Ｒ」）にドレイン電流ＩＤが流れることによる電圧降下の影響を受けないことを意味する。これにより、ケルビン端子用リードＫＬとゲート端子用リードＧＬとの間の電圧Ｖ１は電圧ＶＧＳとほぼ等しくなる。
したがって、図５に示すパワーＭＯＳＦＥＴ１００の接続構成では、ゲート制御回路ＧＣＣによるパワーＭＯＳＦＥＴ１００の制御を安定化させることができる。すなわち、ケルビン端子用リードＫＬは、ドレイン電流ＩＤに起因する電圧降下の影響を受けることなく、電圧ＶＧＳとほぼ等しい値の電圧Ｖ１をゲート制御回路ＧＣＣに入力させることによって、ゲート制御回路ＧＣＣによるパワーＭＯＳＦＥＴ１００の制御を安定化させるという技術的意義を有しているといえる。
＜＜ケルビン端子用リードをゲート端子用リードの隣りに配置する理由＞＞
上述したケルビン端子用リードＫＬを設ける技術的意義を考慮すると、ゲート端子用リードＧＬとケルビン端子用リードＫＬとの間の電圧Ｖ１を電圧ＶＧＳにほぼ等しくするためには、ゲート端子用リードＧＬとケルビン端子用リードＫＬとの間の寄生抵抗が小さいことが望ましい。このような理由から、ケルビン端子用リードＫＬをゲート端子用リードＧＬの隣りに配置しているのである。そして、「ＴＯパッケージ」では、ゲート端子用リードＧＬの隣りにケルビン端子用リードＫＬを配置する結果、ソース端子ＳＴとソース端子用リードＳＬとを接続するワイヤＷ３が屈曲してしまうのである。
この点に関し、「ＴＯパッケージ」以外の上述したパッケージでは、複数のリードが配置される辺が第１辺だけでなく他の辺も存在することから、たとえ、ゲート端子用リードＧＬの隣りにケルビン端子用リードＫＬを配置する必要があっても、例えば、第１辺とは異なる第２辺に互いに隣り合うゲート端子用リードＧＬとケルビン端子用リードＫＬとを配置しながら、第１辺にソース端子用リードＳＬを配置することよって、ソース端子用リードＳＬを屈曲させなくてもよい構成を容易に実現できる。ただし、「ＴＯパッケージ」以外の上述したパッケージではマザーボードでの配線の引き回しが複雑になってしまう。
これに対し、「ＴＯパッケージ」では、複数のリードが配置されている辺が辺Ｓ１に限定されていることから、マザーボードでの配線の引き回しが容易となる利点が得られる。一方、「ＴＯパッケージ」では、複数のリードが配置されている辺が辺Ｓ１に限定されているために、ゲート端子用リードＧＬの隣りにケルビン端子用リードＫＬを配置すると、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置できない。このことから、ケルビン端子用リードＫＬが邪魔となって、ソース端子ＳＴとソース端子用リードＳＬとを最短距離のワイヤＷ３で接続することが困難となり、ワイヤＷ３を屈曲させる必要がある。すなわち、ワイヤＷ３の屈曲という改善の余地は、ケルビン端子用リードＫＬを含む「ＴＯパッケージ」で顕在化する改善の余地である。
そこで、本実施の形態では、ケルビン端子用リードＫＬを含む「ＴＯパッケージ」で顕在化するワイヤＷ３の屈曲に起因する改善の余地を克服する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
＜半導体装置のパッケージ構成＞
図６は、本実施の形態における半導体装置１０のパッケージ構成を示す模式図である。
図６において、半導体装置１０は、「ＴＯパッケージ」であり、例えば、樹脂からなる封止体ＭＲの内部に配置されたダイパッドＤＰを有する。そして、このダイパッドＤＰ上には、半導体チップＣＨＰが搭載されている。半導体チップＣＨＰには、パワーＭＯＳＦＥＴが形成されている。この半導体チップＣＨＰの表面には、パワーＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート端子ＧＴと、パワーＭＯＳＦＥＴのソース領域と電気的に接続されたソース端子ＳＴと、パワーＭＯＳＦＥＴのソース領域と電気的に接続されたケルビン端子ＫＴが形成されている。このとき、図６に示すように、平面視において、ソース端子ＳＴは、ゲート端子ＧＴとケルビン端子ＫＴとの間に位置する部分を含む。一方、図６では図示されないが、半導体チップＣＨＰの裏面には、ドレイン電極が形成されており、このドレイン電極はダイパッドＤＰと電気的に接続されている。
ソース端子ＳＴは、電流を流す目的の「フォース端子」であり、ケルビン端子ＫＴは、電圧を検出する目的の「センス端子」である。
次に、図６に示すように、封止体ＭＲの辺Ｓ１には、封止体ＭＲから突出するように複数のリードが配置されている。言い換えれば、封止体ＭＲの辺Ｓ１と並行する半導体チップの第１辺に沿って、複数のリードが配置されている。具体的に、複数のリードには、ゲート端子用リードＧＬと、ケルビン端子用リードＫＬと、ソース端子用リードＳＬとが含まれている。ゲート端子用リードＧＬは、ゲート端子用接続部材であるワイヤ（ボンディングワイヤ）Ｗ１を介してゲート端子ＧＴと電気的に接続されている。また、ケルビン端子用リードＫＬは、ケルビン端子用接続部材であるワイヤ（ボンディングワイヤ）Ｗ２を介してケルビン端子ＫＴと電気的に接続されている。さらに、ソース端子用リードＳＬが、ソース端子用接続部材である複数のワイヤ（ボンディングワイヤ）Ｗ３でソース端子ＳＴと電気的に接続されている。なお、本実施の形態では、ワイヤＷ１、ワイヤＷ２およびワイヤＷ３のそれぞれは、例えば、金（Ａｕ）から成るが、銅（Ｃｕ）から成るワイヤを使用してもよい。
ここで、本実施の形態では、図６に示すように、ゲート端子用リードＧＬとケルビン端子用リードＫＬとが互いに隣り合うように配置されておらず、ゲート端子用リードＧＬとケルビン端子用リードＫＬとの間に複数のソース端子用リードＳＬが配置されている。
そして、ソース端子ＳＴとソース端子用リードＳＬとを電気的に接続する複数のワイヤＷ３のそれぞれは、辺Ｓ１が延在するｘ方向（第１方向）と直交するｙ方向（第２方向）に延在する直線形状から構成されている。言い換えれば、複数のワイヤＷ３のそれぞれは、ｘ方向と直交するｙ方向にだけ延在するストレート形状から構成されている。
また、図６に示すように、複数のワイヤＷ３のそれぞれは、ソース端子ＳＴと複数箇所で接合されている。例えば、各ワイヤＷ３とソース端子ＳＴとは、接合点Ｐ１および接合点Ｐ２で接続されている。すなわち、ワイヤＷ１とゲート端子ＧＴとの接合点の数は１つであり、また、ワイヤＷ２とケルビン端子ＫＴとの接合点の数は１つであるのに対し、各ワイヤＷ３とソース端子ＳＴとの接合点の数は２つである。つまり、ソース端子ＳＴと複数のワイヤＷ３のそれぞれとの接合箇所を増やすことで、ソース端子ＳＴとソース端子用リードＳＬとの間の電流経路上のオン抵抗を低減することができる。そして、図６に示すように、複数のワイヤＷ３を介してソース端子ＳＴとソース端子用リードＳＬとを互いに、かつ、電気的に接続するだけでなく、各ワイヤＷ３をソース端子ＳＴと複数箇所で接合することにより、ソース端子ＳＴとソース端子用リードＳＬとの間に大電流（３００Ａ）を流すことができる。なお、本実施の形態では、図６に示すように、各ワイヤＷ３とソース端子ＳＴとの接合点の数が２つであることについて説明したが、２つ以上であってもよい。
一方、各ワイヤＷ３とソース端子用リードＳＬとは、接合点Ｐ３で接続されている。すなわち、各ワイヤＷ３とソース端子用リードＳＬとの接合点の数は１つである。これは、図６に示すように、ソース端子用リードＳＬの面積（特に、ワイヤＷ３が延在するｙ方向に沿ったソース端子リードＳＬの長さ）が、ソース端子ＳＴの面積（特に、ワイヤＷ３が延在するｙ方向に沿ったソース端子ＳＴの長さ）よりも小さい（短い）ためである。
このようにして、「ＴＯパッケージ」である半導体装置１０は、例えば、３００Ａの電流を流すことができるように構成されている。
＜パワーＭＯＳＦＥＴのデバイス構造＞
続いて、半導体チップＣＨＰに形成されているパワーＭＯＳＦＥＴのデバイス構造について説明する。図７は、パワーＭＯＳＦＥＴの一例であるｎチャネル型のトレンチゲート型パワーＭＯＳＦＥＴを示す半導体チップＣＨＰの要部断面図である。
図７において、ｎ＋型単結晶シリコンからなる半導体基板２０の表面には、ｎ－型単結晶シリコンからなるエピタキシャル層２１が形成されている。半導体基板２０およびエピタキシャル層２１は、パワーＭＯＳＦＥＴのドレインを構成している。
エピタキシャル層２１の一部には、ｐ型ウェル２２が形成されている。また、エピタキシャル層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には、複数の溝２４が形成されている。エピタキシャル層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成している一方、溝２４が形成されている領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形や一方向に延在するストライプ形状である。
溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート絶縁膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴの下層ゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。下層ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。
素子形成領域のエピタキシャル層２１には、溝２４よりも浅いｐ－型半導体領域２７が形成されている。このｐ－型半導体領域２７は、ボディ領域と呼ばれ、パワーＭＯＳＦＥＴのチャネル領域（反転層）が形成される領域である。ｐ－型半導体領域２７の上部には、ｐ－型半導体領域２７よりも不純物濃度の高いｐ型半導体領域２８が形成されており、さらに、ｐ型半導体領域２８の上部には、ｎ＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパ層を構成している一方、ｎ＋型半導体領域２９は、パワーＭＯＳＦＥＴのソース領域を構成している。
パワーＭＯＳＦＥＴが形成された素子形成領域の上部およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０および酸化シリコン膜３１が形成されている。素子形成領域には、酸化シリコン膜３０、酸化シリコン膜３１、ｐ型半導体領域２８およびｎ＋型半導体領域２９を貫通してｐ－型半導体領域２７に達する接続孔３２が形成されている。素子分離領域には、酸化シリコン膜３０および酸化シリコン膜３１を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。
接続孔３２および接続孔３３の内部を含む酸化シリコン膜３１の上部には、例えば、薄いチタンタングステン膜（ＴｉＷ膜）と厚いアルミニウム膜（Ａｌ膜）との積層膜から構成されたソース電極４０およびゲート電極４１が形成されている。素子形成領域に形成されたソース電極４０は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース領域と電気的に接続されている。この接続孔３２の底部には、ソース端子ＳＴとｐ－型半導体領域２７とをオーミック接触させるためのｐ＋型半導体領域３５が形成されている。また、素子分離領域に形成されたゲート電極４１は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴの下層ゲート電極（多結晶シリコン膜２６Ａ）に接続されている。
ソース電極４０およびゲート電極４１の上部には、酸化シリコン膜と窒化シリコン膜との積層膜で構成された表面保護膜４２が形成されている。そして、表面保護膜４２の一部を除去してソース電極４０を露出することによってソース端子ＳＴが形成され、表面保護膜の他の一部を除去してゲート電極４１を露出することによってゲート端子ＧＴが形成されている。なお、図７には示されていないが、ケルビン端子も形成される。
以上のようにして、半導体チップＣＨＰの主面上にゲート端子ＧＴとケルビン端子（ＫＴ）とソース端子ＳＴとが形成されていることになる。
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。
本実施の形態における特徴点は、例えば、図６に示すように、平面視においてゲート端子用リードＧＬとケルビン端子用リードＫＬとの間にソース端子用リードＳＬを配置する点にある。これにより、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置することができるため、ソース端子ＳＴとソース端子用リードＳＬとを接続するワイヤＷ３が屈曲することを抑制できる。すなわち、本実施の形態における特徴点によれば、ソース端子ＳＴとソース端子用リードＳＬとを接続するワイヤＷ３を辺Ｓ１が延在するｘ方向と直交するｙ方向に延在する直線形状から構成することができる。言い換えれば、本実施の形態における特徴点によれば、複数のワイヤＷ３のそれぞれをｘ方向と直交するｙ方向にだけ延在するストレート形状から構成できる。
この結果、本実施の形態によれば、３００Ａ程度の大電流が流れる複数のワイヤＷ３が屈曲していないことから、ワイヤＷ３の屈曲に起因するオン抵抗の増加や寄生インダクタンスの増加に代表される無視できない性能低下を抑制することができる。つまり、本実施の形態によれば、ソース端子ＳＴとソース端子用リードＳＬとを最短長さのワイヤＷ３で接続することができるため、半導体装置１０の性能向上を図ることができる。
ここで、「＜＜ケルビン端子用リードをゲート端子用リードの隣りに配置する理由＞＞」の項目で説明したように、ゲート端子用リードＧＬとケルビン端子用リードＫＬとの間の電圧Ｖ１を電圧ＶＧＳにほぼ等しくするためには、ゲート端子用リードＧＬとケルビン端子用リードＫＬとの間の寄生抵抗が小さいことが望ましい。このことから、ケルビン端子用リードＫＬをゲート端子用リードＧＬの隣りに配置する構成が採用されていた。
この点に関し、ゲート端子用リードＧＬとケルビン端子用リードＫＬとによって電圧Ｖ１を検出する回路は、電流を流すための回路ではなく電圧を検出するセンス回路である。このことは、センス回路に多少の抵抗が加わっても、大きな電流が流れないことから、電圧Ｖ１の検出に対する電圧降下の影響も少ないのではないかと本発明者は考えた。すなわち、本発明者は、ゲート端子用リードＧＬとケルビン端子用リードＫＬとの距離を離しても電圧Ｖ１の検出に与える影響は大きくないという判断に至ったのである。それよりも、本発明者は、３００Ａ程度の大電流を流す用途に使用される半導体装置１０においては、大電流が流れるワイヤＷ３が屈曲することに起因するオン抵抗および寄生インダクタンスの増加の方が半導体装置１０の性能低下に与える影響が大きいと考えたのである。
以上のことを考慮して、本発明者は、ゲート端子用リードＧＬとケルビン端子用リードＫＬとを互いに隣り合うように配置する構成に替えて、「平面視においてゲート端子用リードＧＬとケルビン端子用リードＫＬとの間にソース端子用リードＳＬを配置する」という本実施の形態における特徴点の構成を採用するに至ったのである。この結果、本実施の形態によれば、ワイヤＷ３の屈曲に起因するオン抵抗の増加や寄生インダクタンスの増加に代表される無視できない性能低下を抑制することができ、これによって、半導体装置１０の性能向上を図ることができるという顕著な効果を得ることができたのである。
＜＜端子の上位概念化＞＞
本実施の形態では、半導体チップＣＨＰに形成されているスイッチング素子Ｑ１として、パワーＭＯＳＦＥＴを例に挙げて説明している。この場合、半導体チップＣＨＰの表面には、ゲート端子ＧＴとケルビン端子ＫＴとソース端子ＳＴが形成されている。
ただし、本実施の形態における技術的思想は、スイッチング素子Ｑ１をパワーＭＯＳＦＥＴから構成する態様に限らず、スイッチング素子Ｑ１をＩＧＢＴから構成する態様にも適用することができる。この場合、半導体チップＣＨＰの表面には、ゲート端子ＧＴとケルビン端子ＫＴとエミッタ端子が形成されていることになる。
そして、ケルビン端子ＫＴは、電圧を検出するための端子であり、電圧を検出する端子は、「センス端子」と呼ばれることから、ケルビン端子ＫＴは、「センス端子」の一態様である。また、ソース端子ＳＴおよびエミッタ端子は、電流を流すための端子であり、電流を流すことを目的とする端子は、「フォース端子」と呼ばれることから、ソース端子ＳＴおよびエミッタ端子は、「フォース端子」の一態様である。
さらに、後述する変形例で説明するように、各ワイヤ（ボンディングワイヤ）Ｗ１～Ｗ３は、「リボン」や「クリップ」に替えてもよいことを考慮すると、「ワイヤ」、「リボン」および「クリップ」は、接続部材の一態様である。
以上のことを踏まえて、用語を上位概念化すると以下のようになる。
（１）ゲート端子ＧＴ
（２）ケルビン端子ＫＴ→「センス端子」
（３）ソース端子ＳＴおよびエミッタ端子→「フォース端子」
（４）ゲート端子用リードＧＬ
（５）ケルビン端子用リードＫＬ→「センス端子用リード」
（６）ソース端子用リードＳＬ（エミッタ端子用リード）→「フォース端子用リード」
（７）ワイヤＷ１→「ゲート端子用接続部材」
（８）ワイヤＷ２→「センス端子用接続部材」
（９）ワイヤＷ３（リボン、クリップ）→「フォース端子用接続部材」
このような用語の上位概念化を考慮すると、本実施の形態における特徴点は、「平面視においてゲート端子用リードＧＬと「センス端子用リード」との間に「フォース端子用リード」を配置するということになる。これにより、「フォース端子用リード」を「フォース端子」の配置位置に対応した辺の中央部に配置することができるため、「フォース端子」と「フォース端子用リード」とを接続する「フォース端子用接続部材」が屈曲することを抑制できる。すなわち、本実施の形態における特徴点によれば、「フォース端子」と「フォース端子用リード」とを接続する「フォース端子用接続部材」を直線形状から構成することができる。言い換えれば、本実施の形態における特徴点によれば、「フォース端子用接続部材」をストレート形状から構成できる。
＜変形例１＞
図８は、本変形例１における半導体装置１０Ａの模式的な構成を示す図である。
図８に示すように、本変形例１における半導体装置１０Ａでは、図６に示す半導体装置１０に対して、半導体チップＣＨＰに形成されているゲート端子ＧＴの位置とケルビン端子ＫＴの位置が入れ替わっている。これにより、半導体装置１０Ａでは、ワイヤＷ１を介してゲート端子ＧＴと接続されるゲート端子用リードＧＬと、ワイヤＷ２を介してケルビン端子ＫＴと接続されるケルビン端子用リードＫＬの位置も入れ替わっている。
以上のように、「平面視においてゲート端子用リードＧＬとケルビン端子用リードＫＬとの間にソース端子用リードＳＬを配置する」という本実施の形態における特徴点を採用すると、ゲート端子用リードＧＬとケルビン端子用リードＫＬに対して対称な実装構成が実現される。この結果、本実施の形態における特徴点を採用すると、図６に示す半導体装置１０の構成だけでなく、図８に示す半導体装置１０Ａの構成も実現できる。このことから、本実施の形態における技術的思想は、実装レイアウトのバリエーションを増やすことができるという点においても有用な技術的思想である。
＜変形例２＞
図９は、本変形例２における半導体装置１０Ｂの模式的な構成を示す図である。
図９において、本実施の形態における特徴点を採用すると、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置することができる。このため、ソース端子ＳＴとソース端子用リードＳＬとを接続するソース端子用接続部材として、図６に示すワイヤＷ３に替えて、アルミニウム（Ａｌ）から成るリボンＲＢＮを使用することもできる。
この場合、図９に示すように、リボンＲＢＮは、ソース端子ＳＴと複数箇所で接合されている。例えば、リボンＲＢＮとソース端子ＳＴとは、接合点Ｐ４および接合点Ｐ５で接続されている。すなわち、ワイヤＷ１とゲート端子ＧＴとの接合点の数は１つであり、また、ワイヤＷ２とケルビン端子ＫＴとの接合点の数は１つであるのに対し、リボンＲＢＮとソース端子ＳＴとの接合点の数は２つである。つまり、上記実施の形態と同様、ソース端子ＳＴとリボンＲＢＮとの接合箇所を増やすことで、ソース端子ＳＴとソース端子用リードＳＬとの間の電流経路上のオン抵抗を低減することができる。ここで、本変形例２で使用するリボンＲＢＮの幅は、上記実施の形態で使用する各ワイヤＷ１～Ｗ３の幅よりも太い。そして、図９に示すように、１つのリボンＲＢＮを介してソース端子ＳＴとソース端子用リードＳＬとを互いに、かつ、電気的に接続するだけでなく、リボンＲＢＮをソース端子ＳＴと複数箇所で接合することにより、ソース端子ＳＴとソース端子用リードＳＬとの間に大電流（３００Ａ）を流すことができる。なお、本変形例２では、図９に示すように、リボンＲＢＮとソース端子ＳＴとの接合点の数が２つであることについて説明したが、２つ以上であってもよい。また、リボンＲＢＮとソース端子用リードＳＬとは、接合点Ｐ６で接続されている。すなわち、リボンＲＢＮとソース端子リードＳＬとの接合点の数は１つである。
＜変形例３＞
図１０は、本変形例３における半導体装置１０Ｃの模式的な構成を示す図である。
図１０において、本実施の形態における特徴点を採用すると、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置することができる。このため、ソース端子ＳＴとソース端子用リードＳＬとを接続するソース端子用接続部材として、図６に示すワイヤＷ３に替えて、図９に示すリボンＲＢＮを使用するだけでなく、図１０に示すように、リボンＲＢＮ１およびリボンＲＢＮ２を使用することもできる。
＜変形例４＞
図１１は、本変形例４における半導体装置１０Ｄの模式的な構成を示す図である。
図１１において、本実施の形態における特徴点を採用すると、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置することができる。このため、ソース端子ＳＴとソース端子用リードＳＬとを接続するソース端子用接続部材として、図６に示すワイヤＷ３に替えて、図１１に示す幅広ワイヤＷ４を使用することもできる。
＜変形例５＞
図１２は、本変形例５における半導体装置１０Ｅの模式的な構成を示す図である。
図１２において、本実施の形態における特徴点を採用すると、ソース端子用リードＳＬをソース端子ＳＴの配置位置に対応した辺Ｓ１の中央部に配置することができる。このため、ソース端子ＳＴとソース端子用リードＳＬとを接続するソース端子用接続部材として、図６に示すワイヤＷ３に替えて、図１２に示すクリップＣＬＰを使用することもできる。
この場合、図１２に示すように、クリップＣＬＰは、ソース端子ＳＴと１箇所で接合されている。例えば、クリップＣＬＰとソース端子ＳＴとは、接合点Ｐ７で接続されている。すなわち、ワイヤＷ１とゲート端子ＧＴとの接合点の数は１つであり、また、ワイヤＷ２とケルビン端子ＫＴとの接合点の数は１つであり、さらに、クリップＣＬＰとソース端子ＳＴとの接合点の数も１つである。ここで、本変形例５で使用するクリップＣＬＰの幅は、上記実施の形態で使用する各ワイヤＷ１～Ｗ３の幅よりも太い。また、本変形例５で使用するクリップＣＬＰの厚さは、上記変形例２で使用するリボンＲＢＮの厚さよりも厚い。そのため、上記実施の形態や上記変形例２とは異なり、ソース端子ＳＴとクリップＣＬＰとの接合箇所を増やさなくても、上記した幅および厚さを備え、かつ、銅（Ｃｕ）から成るクリップＣＬＰを使用することで、ソース端子ＳＴとソース端子用リードＳＬとの間の電流経路上のオン抵抗を低減することができる。なお、クリップＣＬＰとソース端子用リードＳＬとは、接合点Ｐ８で接続されている。すなわち、クリップＣＬＰとソース端子リードＳＬとの接合点の数は１つである。
＜実施の形態におけるさらなる利点＞
例えば、ゲート端子用リードＧＬとケルビン端子用リードＫＬとを隣り合うように配置した「ＴＯパッケージ」において、ソース端子ＳＴとソース端子用リードＳＬとを接続するワイヤＷ３を屈曲させないようにする構成例として、屈曲していない直線形状のワイヤＷ３を斜めに配置する構成も考えられる。この技術を関連技術と呼ぶことにすると、本実施の形態における技術的思想は、関連技術に対しても優位性を有することを説明する。
図１３は、本実施の形態における技術的思想を具現化したワイヤＷ３の配置を模式的に示す図である。図１３において、ワイヤＷ３は、ｙ方向にだけ延在する直線形状から構成されており、ｙ方向からのワイヤＷ３の傾きを示すワイヤ角度θは０°である。この場合、例えば、６本のワイヤＷ３を配置するために必要な半導体チップの面積を占有面積２００Ａで表している。
次に、図１４は、関連技術の一例を具現化したワイヤＷ３の配置を模式的に示す図である。図１４において、ワイヤＷ３は、ｙ方向から傾いた直線形状から構成されており、ｙ方向からのワイヤＷ３の傾きを示すワイヤ角度θは１２°である。この場合、例えば、６本のワイヤＷ３を配置するために必要な半導体チップの面積を占有面積２００Ｂで表している。
続いて、図１５は、関連技術の他の一例を具現化したワイヤＷ３の配置を模式的に示す図である。図１５において、ワイヤＷ３は、ｙ方向から傾いた直線形状から構成されており、ｙ方向からのワイヤＷ３の傾きを示すワイヤ角度θは４５°である。この場合、例えば、６本のワイヤＷ３を配置するために必要な半導体チップの面積を占有面積２００Ｃで表している。
図１３～図１５を見るとわかるように、６本のワイヤＷ３を配置するために必要な半導体チップの面積は、占有面積２００Ａ＜占有面積２００Ｂ＜占有面積２００Ｃとなっている。つまり、本実施の形態における技術的思想を具現化してワイヤＷ３をｙ方向にだけ延在する直線形状から構成すると、関連技術を具現化してワイヤＷ３をｙ方向から傾いた直線形状から構成する場合よりも、半導体チップにおけるワイヤＷ３の占有面積を小さくできることがわかる。このことは、本実施の形態によれば、使用するワイヤＷ３の本数を同じにする場合、関連技術よりも半導体チップのサイズをシュリンクできることを意味する。このように本実施の形態における技術的思想は、オン抵抗を低減できるだけでなく、半導体チップのサイズを縮小化することもできる点で優れている。
さらに、本実施の形態における技術的思想の関連技術に対する優位性について別の表現を使用して説明する。図１６は、半導体チップの占有面積を面積２００とした場合、本実施の形態における技術的思想を具現化したワイヤＷ３を配置する構成を模式的に示す図である。図１６に示すように、ｙ方向にだけ延在する直線形状から構成されたワイヤＷ３を使用すると、面積２００に７本のワイヤＷ３を配置することができる。
一方、図１７は、半導体チップの占有面積を面積２００とした場合、関連技術を具現化したワイヤＷ３を配置する構成を模式的に示す図である。図１７に示すように、ｙ方向から傾いた直線形状から構成されたワイヤＷ３を使用すると、面積２００に６本のワイヤＷ３しか配置することができないことがわかる。
このように、ワイヤＷ３の形状に本実施の形態における技術的思想を適用すると、関連技術よりも、同じ半導体チップの面積２００に配置できるワイヤＷ３の本数を増加させることができることがわかる。このことは、同じサイズの半導体チップを使用する場合、関連技術よりも本実施の形態の方が、半導体チップに配置できるワイヤＷ３の本数を増加させることができる結果、オン抵抗を低減できることを意味する。したがって、この観点からも、本実施の形態における技術的思想は優れているということができる。
＜応用例＞
次に、本実施の形態における技術的思想の応用例について説明する。具体的には、本実施の形態における複数のリードの配置レイアウトが、パワーＭＯＳＦＥＴを含む半導体装置だけでなく、双方向サイリスタを含む半導体装置にも適用可能であることについて説明する。つまり、複数のリードの配置レイアウトに関する工夫が、パワーＭＯＳＦＥＴを含む半導体装置と双方向サイリスタを含む半導体装置の共通化に寄与することを説明する。
図１８は、双方向サイリスタの回路図である。また、図１９は、双方向サイリスタの構造を模式的に示す図である。
双方向サイリスタとは、パワー半導体素子の一種であり、双方向の電流を１つのゲート電極で制御できる半導体素子である。原理的に、双方向サイリスタは、図１８および図１９に示すように、一方向の電流を制御できるサイリスタ３００Ａとサイリスタ３００Ｂを逆並列に接続することにより、双方向の電流を制御するように構成されている。双方向サイリスタは、双方向に電流を流せることから、交流電源の制御に幅広く利用されている。双方向サイリスタは、図１８および図１９に示すように、メイン端子ＭＴ１とメイン端子ＭＴ２とゲート端子ＧＴの３つの端子を有しており、ゲート端子ＧＴに制御信号を与えることにより、メイン端子ＭＴ１からメイン端子ＭＴ２に電流を流すことができるだけでなく、逆にメイン端子ＭＴ２からメイン端子ＭＴ１に電流を流すこともできる。なお、メイン端子ＭＴ１は、第１アノード端子とも呼ばれ、メイン端子ＭＴ２は、第２アノード端子とも呼ばれる。
図２０は、これまでの双方向サイリスタを含む半導体装置５０Ａの構成を模式的に示す図である。図２０に示すように、メイン端子ＭＴ２となるダイパッドＤＰ上には、双方向サイリスタが形成された半導体チップＣＨＰ１が搭載されている。そして、半導体チップＣＨＰ１の表面には、メイン端子ＭＴ１とゲート端子ＧＴが形成されている。また、封止体ＭＲの１辺に沿ってゲート端子用リードＧＬとメイン端子用リードＭＴＬが配置されている。ここで、ゲート端子ＧＴとゲート端子用リードＧＬはワイヤＷ１で電気的に接続されている一方、メイン端子ＭＴ１とメイン端子用リードＭＴＬはワイヤＷ５で電気的に接続されている。ここで、図２０に示すように、複数のワイヤＷ５のそれぞれは、メイン端子ＭＴ１と複数箇所で接合されている。例えば、各ワイヤＷ５とメイン端子ＭＴ１とは、接合点Ｐ１および接合点Ｐ２で接続されている。つまり、各ワイヤＷ５とメイン端子ＭＴ１との接合点の数は２つである。一方、各ワイヤＷ５とメイン端子用リードＭＴＬとは、接合点Ｐ３で接続されている。つまり、各ワイヤＷ５とメイン端子用リードＭＴＬとの接合点の数は１つである。このようにして、半導体装置５０Ａが構成されている。
これに対し、図２１は、これまでのパワーＭＯＳＦＥＴを含む半導体装置５０Ｂの構成を模式的に示す図である。図２１に示すように、ドレインとなるダイパッドＤＰ上には、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ２の表面には、ソース端子ＳＴとゲート端子ＧＴが形成されている。また、封止体ＭＲの１辺に沿ってゲート端子用リードＧＬとソース端子用リードＳＬが配置されている。ここで、ゲート端子ＧＴとゲート端子用リードＧＬはワイヤＷ１で電気的に接続されている一方、ソース端子ＳＴとソース端子用リードＳＬはワイヤＷ３で電気的に接続されている。ここで、図２１に示すように、複数のワイヤＷ３のそれぞれは、ソース端子ＳＴと複数箇所で接合されている。例えば、各ワイヤＷ３とソース端子ＳＴ１とは、接合点Ｐ１および接合点Ｐ２で接続されている。つまり、各ワイヤＷ３とソース端子ＳＴ１との接合点の数は２つである。一方、各ワイヤＷ３とソース端子用リードＳＬとは、接合点Ｐ３で接続されている。つまり、各ワイヤＷ３とソース端子用リードＳＬとの接合点の数は１つである。このようにして、半導体装置５０Ｂが構成されている。
図２０と図２１を見てわかるように、双方向サイリスタが形成された半導体チップＣＨＰ１のゲート端子ＧＴの配置位置と、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰ２のゲート端子ＧＴの配置位置が逆になっている。この結果、半導体装置５０Ａにおけるゲート端子用リードＧＬとメイン端子用リードＭＴＬの配列と、半導体装置５０Ｂにおけるゲート端子用リードＧＬとソース端子用リードＳＬの配列が異なる。したがって、現状の半導体装置５０Ａと半導体装置５０Ｂでは、複数のリードの配置レイアウトの共通化は困難であることがわかる。この点に関し、本実施の形態における複数のリードの配置レイアウトに関する工夫点を適用すると、双方向サイリスタを含む半導体装置５０ＡとパワーＭＯＳＦＥＴを含む半導体装置５０Ｂにおいて、複数のリードの配置レイアウトの共通化を図ることができる。以下に、この点について説明する。
まず、図６には、パワーＭＯＳＦＥＴが形成された半導体装置に関し、本実施の形態における複数のリードの配置レイアウトを適用した半導体装置１０が示されている。
一方、図２２には、双方向サイリスタが形成された半導体装置に関し、本実施の形態における複数のリードの配置レイアウトを適用した半導体装置６０Ａが示されている。
図６と図２２の両方を比較するとわかるように、本実施の形態における複数のリードの配置レイアウトを適用することにより、パワーＭＯＳＦＥＴを含む半導体装置１０と双方向サイリスタを含む半導体装置６０Ａの両方が実現可能であることがわかる。
特に、図２２に示す多機能端子用リードＦＬは、双方向サイリスタを含む半導体装置６０Ａにおいては、ワイヤＷ５Ａを介してメイン端子ＭＴ１と電気的に接続されるように構成される。一方、この多機能端子用リードＦＬは、パワーＭＯＳＦＥＴを含む半導体装置１０においては、ワイヤＷ２を介してケルビン端子ＫＴと接続されるケルビン端子用リードＫＬとして機能する。これにより、本実施の形態における複数のリードの配置レイアウトを適用することにより、パワーＭＯＳＦＥＴを含む半導体装置１０と双方向サイリスタを含む半導体装置６０Ａの両方が実現される。つまり、本実施の形態によれば、パワーＭＯＳＦＥＴを含む半導体装置１０と双方向サイリスタを含む半導体装置６０Ａの両方において、多機能端子用リードＦＬをうまく使用することによって、複数のリードの配置レイアウトの共通化が可能となることがわかる。したがって、本実施の形態における技術的思想は、互いに異なる機能を有す半導体装置での複数のリードの配置レイアウトの共通化を図ることができる点で汎用性に優れているということもできる。
なお、図２２に示すように、ワイヤＷ５Ａは、メイン端子ＭＴ１と複数箇所で接合されている。例えば、ワイヤＷ５Ａとメイン端子ＭＴ１とは、接合点Ｐ１および接合点Ｐ２で接続されている。つまり、ワイヤＷ５Ａとメイン端子ＭＴ１との接合点の数は２つである。一方、ワイヤＷ５Ａと多機能端子用リードＦＬとは、接合点Ｐ３Ａで接続されている。つまり、ワイヤＷ５Ａと多機能端子用リードＦＬとの接合点の数は１つである。
また、図２２に示すように、ワイヤＷ５Ｂは、メイン端子ＭＴ１と複数箇所で接合されている。例えば、ワイヤＷ５Ｂとメイン端子ＭＴ１とは、接合点Ｐ１および接合点Ｐ２で接続されている。つまり、ワイヤＷ５Ｂとメイン端子ＭＴ１との接合点の数は２つである。一方、ワイヤＷ５Ｂとメイン端子用リードＭＴＬとは、接合点Ｐ３Ｂで接続されている。つまり、ワイヤＷ５Ｂとメイン端子用リードＭＴＬとの接合点の数は１つである。
なお、図２２には、双方向サイリスタが形成された半導体装置に関し、本実施の形態における複数のリードの配置レイアウトを適用した半導体装置６０Ａが示されているが、これに限らず、例えば、図２３に示す半導体装置６０Ｂのように構成することもできる。この場合、半導体装置６０Ｂに含まれるワイヤＷ５Ｂには屈曲部位が存在しないことから、半導体装置６０Ａよりもオン抵抗を低減できると考えられる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＨＰ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＬＰ クリップ
ＤＰ ダイパッド
ＫＴ ケルビン端子（センス端子）
ＫＬ ケルビン端子用リード（センス端子用リード）
ＦＬ 多機能端子用リード
ＧＴ ゲート端子
ＧＬ ゲート端子用リード
Ｐ１ 接合点
Ｐ２ 接合点
Ｐ３ 接合点
Ｐ３Ａ 接合点
Ｐ３Ｂ 接合点
Ｐ４ 接合点
Ｐ５ 接合点
Ｐ６ 接合点
Ｐ７ 接合点
Ｐ８ 接合点
ＲＢＮ リボン
ＲＢＮ１ リボン
ＲＢＮ２ リボン
ＳＴ ソース端子（フォース端子）
ＳＬ ソース端子用リード（フォース端子用リード）
Ｗ１ ワイヤ（ボンディングワイヤ）
Ｗ２ ワイヤ（ボンディングワイヤ）
Ｗ３ ワイヤ（ボンディングワイヤ）
Ｗ４ ワイヤ（ボンディングワイヤ）
Ｗ５Ａ ワイヤ（ボンディングワイヤ）
Ｗ５Ｂ ワイヤ（ボンディングワイヤ）

Claims (20)

  1. ダイパッドと、
    前記ダイパッド上に搭載された半導体チップと、
    平面視において前記半導体チップの第１辺に沿って配置された複数のリードと、
    前記半導体チップと前記複数のリードとを電気的に接続する複数の接続部材と、
    を含み、
    前記半導体チップは、
    ゲート端子と、
    センス端子と、
    前記ゲート端子と前記センス端子との間に位置する部分を含むフォース端子と、
    を有し、
    前記複数のリードは、
    前記複数の接続部材のうちのゲート端子用接続部材を介して、前記ゲート端子と電気的に接続されたゲート端子用リードと、
    前記複数のワイヤのうちのセンス端子用接続部材を介して、前記センス端子と電気的に接続されたセンス端子用リードと、
    平面視において前記ゲート端子用リードと前記センス端子用リードとの間に位置し、かつ、前記複数の接続部材のうちのフォース端子用接続部材を介して、前記フォース端子と電気的に接続されたフォース端子用リードと、
    を有する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記フォース端子用接続部材は、前記第１辺が延在する第１方向と直交する第２方向に延在する直線形状から構成されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記フォース端子用接続部材は、前記第１辺が延在する第１方向と直交する第２方向にだけ延在する形状から構成されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記フォース端子用接続部材は、金（Ａｕ）または銅（Ｃｕ）から成るワイヤである、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ゲート端子用接続部材と前記ゲート端子との接合点の数は、１つであり、
    前記センス端子用接続部材と前記センス端子との接合点の数は、１つであり、
    前記フォース端子用接続部材と前記フォース端子との接合点の数は、２つ以上である、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記フォース端子用接続部材の数は、前記ゲート端子用接続部材および前記センス端子用接続部材のそれぞれの数よりも多い、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記半導体装置は、３００Ａの電流を流すことが可能に構成されている、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記フォース端子用接続部材は、アルミニウム（Ａｌ）から成るリボンである、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記ゲート端子用接続部材と前記ゲート端子との接合点の数は、１つであり、
    前記センス端子用接続部材と前記センス端子との接合点の数は、１つであり、
    前記フォース端子用接続部材と前記フォース端子との接合点の数は、２つ以上である、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記半導体装置は、３００Ａの電流を流すことが可能に構成されている、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記フォース端子用接続部材は、銅（Ｃｕ）から成るクリップである、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記ゲート端子用接続部材と前記ゲート端子との接合点の数は、１つであり、
    前記センス端子用接続部材と前記センス端子との接合点の数は、１つであり、
    前記フォース端子用接続部材と前記フォース端子との接合点の数は、１つである、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記半導体装置は、３００Ａの電流を流すことが可能に構成されている、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記半導体チップには、パワーＭＯＳＦＥＴが形成され、
    前記センス端子は、ケルビン端子であり、
    前記フォース端子は、ソース端子である、半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記半導体チップは、
    主面と、
    前記主面とは反対側の裏面と、
    を有し、
    前記パワーＭＯＳＦＥＴのゲート電極と電気的に接続された前記ゲート端子は、前記主面上に形成され、
    前記パワーＭＯＳＦＥＴのソース領域と電気的に接続された前記センス端子は、前記主面上に形成され、
    前記パワーＭＯＳＦＥＴの前記ソース領域と電気的に接続された前記フォース端子は、前記主面上に形成され、
    前記パワーＭＯＳＦＥＴのドレイン電極は、前記裏面に形成されている、半導体装置。
  16. 請求項１に記載の半導体装置において、
    前記複数のリードは、前記第１辺側にだけ配置されている、半導体装置。
  17. ダイパッドと、
    前記ダイパッド上に搭載された半導体チップと、
    平面視において前記半導体チップの第１辺に沿って配置された複数のリードと、
    前記半導体チップと前記複数のリードとを電気的に接続する複数の接続部材と、
    を含み、
    前記半導体チップは、
    ゲート端子と、
    複数の機能に使用可能な多機能端子と、
    前記ゲート端子と前記多機能端子との間に位置する部分を含むフォース端子と、
    を有し、
    前記複数のリードは、
    前記複数の接続部材のうちのゲート端子用接続部材を介して、前記ゲート端子と電気的に接続されたゲート端子用リードと、
    前記複数の接続部材のうちの多機能端子用接続部材を介して、前記多機能端子と電気的に接続された多機能端子用リードと、
    平面視において前記ゲート端子用リードと前記多機能端子用リードとの間に位置し、かつ、前記複数の接続部材のうちのフォース端子用接続部材を介して、前記フォース端子と電気的に接続されたフォース端子用リードと、
    を有し、
    前記半導体チップにパワーＭＯＳＦＥＴが形成されている場合、前記多機能端子はケルビン端子であり、
    前記半導体チップに双方向サイリスタが形成されている場合、前記多機能端子は前記フォース端子であり、かつ、前記多機能端子用リードは前記フォース端子用リードと同じ機能を有する別のリードである、半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記フォース端子用接続部材は、前記第１辺が延在する第１方向と直交する第２方向に延在する直線形状から構成されている、半導体装置。
  19. 請求項１２に記載の半導体装置において、
    前記フォース端子用接続部材は、前記第１辺が延在する第１方向と直交する第２方向にだけ延在する形状から構成されている、半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記半導体装置は、３００Ａの電流を流すことが可能に構成されている、半導体装置。
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