KR20220163290A - 반도체 장치 - Google Patents

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KR20220163290A
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KR
South Korea
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terminal
semiconductor device
lead
gate
force
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Application number
KR1020220067452A
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English (en)
Inventor
노리꼬 오꾸니시
도시유끼 하따
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

본 발명의 과제는 대전류를 흐르게 하는 용도로 사용되는 반도체 장치에 있어서 온 저항을 저감하는 것이다.
반도체 장치(10)는, 평면에서 보아 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이에 위치하고, 또한 복수의 와이어(W3)를 통해, 소스 단자(ST)와 전기적으로 접속된 소스 단자용 리드(SL)를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이고, 예를 들어 인버터의 구성 요소가 되는 반도체 장치에 적용하는 데 유효한 기술에 관한 것이다.
일본 특허 공개 제2008-294384호 공보(특허문헌 1)에는, 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 형성된 반도체 장치의 온 저항을 저감하는 기술이 기재되어 있다.
일본 특허 공개 제2009-231805호 공보(특허문헌 2)에도, 파워 MOSFET이 형성된 반도체 장치의 온 저항을 저감하는 기술이 기재되어 있다.
일본 특허 공개 제2008-294384호 공보 일본 특허 공개 제2009-231805호 공보
근년에는, 파워 반도체 소자가 형성된 반도체 장치에 대전류를 흐르게 하는 것이 검토되어 있다. 예를 들어, 3상 인버터에 사용되는 반도체 장치에 300A 정도의 전류를 흐르게 하는 것이 검토되고 있다. 이 점에 관하여, 반도체 장치에 대전류를 흐르게 하는 경우, 반도체 장치에 존재하는 온 저항이 반도체 장치의 성능에 큰 영향을 미치게 한다. 따라서, 대전류를 흐르게 하는 용도로 사용되는 반도체 장치에 있어서는, 온 저항을 저감하는 연구가 요망되고 있다.
일 실시 형태에 있어서의 반도체 장치는, 평면에서 보아 게이트 단자용 리드와 센스 단자용 리드 사이에 위치하고, 또한 복수의 접속 부재 중 포스 단자용 접속 부재를 통해, 포스 단자와 전기적으로 접속된 포스 단자용 리드를 갖는다.
또한, 그밖의 실시 형태에 있어서의 반도체 장치는, 평면에서 보아 게이트 단자용 리드와 다기능 단자용 리드 사이에 위치하고, 또한 복수의 접속 부재 중 포스 단자용 접속 부재를 통해, 포스 단자와 전기적으로 접속된 포스 단자용 리드를 갖는다.
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 인버터 회로 및 3상 유도 모터를 포함하는 회로 구성을 나타내는 회로도이다.
도 2는 인버터 회로를 실현하는 실장 레이아웃예를 나타내는 모식도이다.
도 3은 반도체 장치의 내부 구조를 모식적으로 나타내는 도면이다.
도 4는 켈빈 단자용 리드를 마련하지 않는 경우의 파워 MOSFET의 접속 구성을 모식적으로 나타내는 회로도이다.
도 5는 켈빈 단자용 리드를 마련하는 경우의 파워 MOSFET의 접속 구성을 모식적으로 나타내는 회로도이다.
도 6은 실시 형태에 있어서의 반도체 장치의 패키지 구성을 나타내는 모식도이다.
도 7은 파워 MOSFET의 일례인 ｎ채널형의 트렌치 게이트형 파워 MOSFET을 나타내는 반도체 칩의 주요부 단면도이다.
도 8은 변형예 1에 있어서의 반도체 장치의 모식적인 구성을 나타내는 도면이다.
도 9는 변형예 2에 있어서의 반도체 장치의 모식적인 구성을 나타내는 도면이다.
도 10은 변형예 3에 있어서의 반도체 장치의 모식적인 구성을 나타내는 도면이다.
도 11은 변형예 4에 있어서의 반도체 장치의 모식적인 구성을 나타내는 도면이다.
도 12는 변형예 5에 있어서의 반도체 장치의 모식적인 구성을 나타내는 도면이다.
도 13은 실시 형태에 있어서의 기술적 사상을 구현화한 와이어의 배치를 모식적으로 나타내는 도면이다.
도 14는 관련 기술의 일례를 구현화한 와이어의 배치를 모식적으로 나타내는 도면이다.
도 15는 관련 기술의 다른 일례를 구현화한 와이어의 배치를 모식적으로 나타내는 도면이다.
도 16은 반도체 칩의 점유 면적을 일정 면적으로 한 경우, 본 실시 형태에 있어서의 기술적 사상을 구현화한 와이어를 배치하는 구성을 모식적으로 나타내는 도면이다.
도 17은 관련 기술을 구현화한 와이어를 배치하는 구성을 모식적으로 나타내는 도면이다.
도 18은 쌍방향 사이리스터의 회로도이다.
도 19는 쌍방향 사이리스터의 구조를 모식적으로 나타내는 도면이다.
도 20은 지금까지의 쌍방향 사이리스터를 포함하는 반도체 장치의 구성을 나타내는 도면이다.
도 21은 지금까지의 파워 MOSFET을 포함하는 반도체 장치의 구성을 나타내는 도면이다.
도 22는 쌍방향 사이리스터가 형성된 반도체 장치에 관한 것이고, 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용한 반도체 장치의 일례를 나타내는 도면이다.
도 23은 쌍방향 사이리스터가 형성된 반도체 장치에 관한 것이고, 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용한 반도체 장치의 다른 일례를 나타내는 도면이다.
실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙여, 그 반복의 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도라도 해칭을 긋는 경우가 있다.
<3상 인버터 회로의 구성예> 본 실시 형태에 있어서의 반도체 장치는, 예를 들어 에어컨 등에 사용되는 3상 유도 모터의 구동 회로에 사용되는 것이다. 구체적으로, 이 구동 회로에는, 인버터 회로가 포함되고, 이 인버터 회로는 직류 전력을 교류 전력으로 변환하는 기능을 갖는 회로이다.
도 1은, 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 나타내는 회로도이다. 도 1에 있어서, 모터 회로는, 3상 유도 모터 MT 및 인버터 회로 INV를 갖고 있다. 3상 유도 모터 MT는, 위상이 다른 3상의 전압에 의해 구동되도록 구성되어 있다. 구체적으로, 3상 유도 모터 MT에서는, 위상이 120도 어긋난 U상, V상, W상이라고 불리는 3상 교류를 이용하여 도체인 로터 RT의 주위에 회전 자계를 발생시킨다. 이 경우, 로터 RT의 주위를 자계가 회전하게 된다. 이것은, 도체인 로터 RT를 가로지르는 자속이 변화되는 것을 의미한다. 이 결과, 도체인 로터 RT에 전자기 유도가 발생하여, 로터 RT에 유도 전류가 흐른다. 그리고, 회전 자계 중에서 유도 전류가 흐른다는 것은, 플레밍의 왼손의 법칙에 의해, 로터 RT에 힘이 가해지는 것을 의미하고, 이 힘에 의해, 로터 RT가 회전하게 된다. 이렇게 3상 유도 모터 MT에서는, 3상 교류를 이용함으로써, 로터 RT를 회전시킬 수 있는 것을 알 수 있다. 즉, 3상 유도 모터 MT에서는, 3상 교류가 필요해진다. 그래서, 모터 회로에서는, 직류로부터 교류를 만들어 내는 인버터 회로 INV를 이용함으로써, 3상 유도 모터에 3상 교류를 공급하고 있다.
이하에, 이 인버터 회로 INV의 구성예에 대하여 설명한다.
도 1에 나타낸 바와 같이, 예를 들어 인버터 회로 INV에는, 3상에 대응하여 스위칭 소자 Q1과 다이오드 FWD가 마련되어 있다. 즉, 인버터 회로 INV에서는, 예를 들어 도 1에 나타낸 바와 같은 스위칭 소자 Q1과 다이오드 FWD를 역병렬 접속한 구성에 의해, 인버터 회로 INV의 구성 요소를 실현하고 있다. 예를 들어, 도 1에 있어서, 제1 레그 LG1의 상부 암 및 하부 암, 제2 레그 LG2의 상부 암 및 하부 암, 제3 레그 LG3의 상부 암 및 하부 암의 각각은, 스위칭 소자 Q1과 다이오드 FWD를 역병렬 접속한 구성 요소로 구성되게 된다.
바꿔 말하면, 인버터 회로 INV에서는, 정전위 단자 PT와 3상 유도 모터 MT의 각 상(U상, V상, W상) 사이에 스위칭 소자 Q1과 다이오드 FWD가 역병렬로 접속되어 있고, 또한 3상 유도 모터 MT의 각 상과 부전위 단자 NT 사이에도 스위칭 소자 Q1과 다이오드 FWD가 역병렬로 접속되어 있다. 즉, 단상마다 2개의 스위칭 소자 Q1과 2개의 다이오드 FWD가 마련되어 있고, 3상에서 6개의 스위칭 소자 Q1과 6개의 다이오드 FWD가 마련되어 있다. 그리고, 개개의 스위칭 소자 Q1의 게이트 전극에는, 게이트 제어 회로 GCC가 접속되어 있고, 이 게이트 제어 회로 GCC에 의해, 스위칭 소자 Q1의 스위칭 동작이 제어되도록 되어 있다. 이렇게 구성된 인버터 회로 INV에 있어서, 게이트 제어 회로 GCC에서 스위칭 소자 Q1의 스위칭 동작을 제어함으로써, 직류 전력을 3상 교류 전력으로 변환하고, 이 3상 교류 전력을 3상 유도 모터 MT에 공급하도록 되어 있다.
<스위칭 소자의 종류> 예를 들어, 인버터 회로 INV에 사용되는 스위칭 소자 Q1로서는, 파워 MOSFET이나 IGBT(Insulated Gate Bipolar Transistor)를 들 수 있다.
<다이오드의 필요성> 상술한 바와 같이, 인버터 회로 INV에는, 스위칭 소자 Q1이 사용되지만, 이 스위칭 소자 Q1로서, IGBT를 사용하는 경우, IGBT와 역병렬 접속되는 다이오드 FWD를 마련할 필요가 있다.
단순히, 스위칭 소자 Q1에 의해 스위치 기능을 실현하는 관점에서는, 스위칭 소자 Q1로서의 IGBT는 필요하지만, 다이오드 FWD를 마련할 필요성은 없는 것이라고 생각된다. 이 점에 관하여, 예를 들어 부하가 모터인 경우과 같이, 인버터 회로 INV에 접속되는 부하에 인덕턴스가 포함되어 있는 경우에는, 다이오드 FWD를 마련할 필요가 있다. 이하에, 이 이유에 대하여 설명한다.
다이오드 FWD는, 부하가 인덕턴스를 포함하지 않는 순저항인 경우, 환류하는 에너지가 없기 때문에 불필요하다. 그러나, 부하에 모터와 같은 인덕턴스를 포함하는 회로가 접속되어 있는 경우, 온으로 되어 있는 스위치와는 역방향으로 부하 전류가 흐르는 모드가 있다. 즉, 부하에 인덕턴스가 포함되어 있는 경우, 부하의 인덕턴스로부터 인버터 회로 INV로 에너지가 복귀되는 경우가 있다(전류가 역류하는 경우가 있다).
이때, IGBT 단체에서는, 이 환류 전류를 흐르게 할 수 있는 기능을 갖지 않으므로, IGBT와 역병렬로 다이오드 FWD를 접속할 필요가 있다. 즉, 인버터 회로 INV에 있어서, 모터 제어와 같이 부하에 인덕턴스를 포함하는 경우, IGBT를 턴오프했을 때, 인덕턴스에 축적된 에너지(1/2LI2)를 반드시 방출해야만 한다. 그런데, IGBT 단체에서는, 인덕턴스에 축적된 에너지를 개방하기 위한 환류 전류를 흐르게 할 수 없다. 그래서, 이 인덕턴스에 축적된 전기 에너지를 환류하기 위해, IGBT와 역병렬로 다이오드 FWD를 접속한다. 즉, 다이오드 FWD는, 인덕턴스에 축적된 전기 에너지를 개방하기 위해 환류 전류를 흐르게 한다는 기능을 갖고 있다. 이상으로부터, 인덕턴스를 포함하는 부하에 접속되는 인버터 회로에 있어서는, 스위칭 소자 Q1로서 IGBT를 채용하는 경우, IGBT와 역병렬로 다이오드 FWD를 마련할 필요성이 있는 것을 알 수 있다. 이 다이오드 FWD는, 프리휠 다이오드라고 불린다.
이에 비해, 스위칭 소자 Q1로서, 파워 MOSFET을 사용하는 경우, 원리적으로, 파워 MOSFET과 역병렬 접속되는 프리휠 다이오드를 마련할 필요는 없다. 왜냐하면, 파워 MOSFET의 디바이스 구조에서는, 필연적으로, pn 접합 다이오드인 보디 다이오드가 기생적으로 형성되는 결과, 이 보디 다이오드가 프리휠 다이오드로서 기능하기 때문이다.
단, 스위칭 소자 Q1로서, 파워 MOSFET을 사용하는 경우라도, pn 접합 다이오드보다도 순방향 전압 강하가 작은 쇼트키 다이오드를 프리휠 다이오드로서 사용하는 경우도 있다.
본 실시 형태에 있어서의 기술적 사상은, 스위칭 소자 Q1에 IGBT나 파워 MOSFET의 어느 것을 사용하는 구성에 있어서도 적용 가능하지만, 이하의 설명에서는, 스위칭 소자 Q1을 파워 MOSFET으로 구성하는 경우의 예를 들 수 있다. 그리고, 프리휠 다이오드의 유무는, 본 실시 형태에 있어서의 기술적 사상의 설명에는 직접 관계되지 않는 점에서, 이하에는, 간단화를 위해, 프리휠 다이오드는 존재하지 않는 것으로 하여, 본 실시 형태에 있어서의 기술적 사상을 설명하기로 한다.
<인버터 회로의 실장 레이아웃예> 도 2는, 인버터 회로를 실현하는 실장 레이아웃예를 나타내는 모식도이다.
도 2에 있어서, 머더보드에는, 전원 배선 VL과 배선 WL1 내지 배선 WL3과 접지 배선 GL이 형성되어 있다. 전원 배선 VL에는, 전원 전위가 공급되는 한편, 접지 배선 GL에는 접지 전위(접지 전위)가 공급된다. 또한, 배선 WL1은 3상 유도 모터의 U상과 접속되고, 배선 WL2는 3상 유도 모터의 V상과 접속되고, 배선 WL3은 3상 유도 모터의 W상과 접속된다.
도 2에 나타낸 바와 같이, 전원 배선 VL과 배선 WL1 사이에는, 반도체 장치 SA1이 접속되는 한편, 배선 WL1과 접지 배선 GL 사이에는, 반도체 장치 SA2가 접속되어 있다. 즉, 반도체 장치 SA1과 반도체 장치 SA2는, 전원 배선 VL과 접지 배선 GL 사이에서 직렬 접속되어 있고, 도 1에 나타내는 인버터 회로 INV의 제1 레그 LG1을 구성하고 있다. 즉, 반도체 장치 SA1은, 제1 레그 LG1의 상부 암을 구성하고 있음과 함께, 반도체 장치 SA2는, 제1 레그 LG1의 하부 암을 구성하고 있다. 그리고, 반도체 장치 SA1 및 반도체 장치 SA2의 각각은, 스위칭 소자 Q1로서 기능하는 파워 MOSFET이 형성된 반도체 칩을 갖고 있다.
마찬가지로, 전원 배선 VL과 배선 WL2 사이에는, 반도체 장치 SA3이 접속되는 한편, 배선 WL2와 접지 배선 GL 사이에는, 반도체 장치 SA4가 접속되어 있다. 즉, 반도체 장치 SA3과 반도체 장치 SA4는, 전원 배선 VL과 접지 배선 GL 사이에서 직렬 접속되어 있고, 도 1에 나타내는 인버터 회로 INV의 제2 레그 LG2를 구성하고 있다. 즉, 반도체 장치 SA3은, 제2 레그 LG2의 상부 암을 구성하고 있음과 함께, 반도체 장치 SA4는, 제2 레그 LG2의 하부 암을 구성하고 있다. 그리고, 반도체 장치 SA3 및 반도체 장치 SA4의 각각은, 스위칭 소자 Q1로서 기능하는 파워 MOSFET이 형성된 반도체 칩을 갖고 있다.
또한, 전원 배선 VL과 배선 WL3 사이에는, 반도체 장치 SA5가 접속되는 한편, 배선 WL3과 접지 배선 GL 사이에는, 반도체 장치 SA6이 접속되어 있다. 즉, 반도체 장치 SA5와 반도체 장치 SA6은, 전원 배선 VL과 접지 배선 GL 사이에서 직렬 접속되어 있고, 도 1에 나타내는 인버터 회로 INV의 제3 레그 LG3을 구성하고 있다. 즉, 반도체 장치 SA5는, 제3 레그 LG3의 상부 암을 구성하고 있음과 함께, 반도체 장치 SA6은, 제3 레그 LG3의 하부 암을 구성하고 있다. 그리고, 반도체 장치 SA5 및 반도체 장치 SA6의 각각은, 스위칭 소자 Q1로서 기능하는 파워 MOSFET이 형성된 반도체 칩을 갖고 있다.
이상과 같이 하여, 전원 배선 VL1, 배선 WL1 내지 배선 WL3 및 접지 배선 GL이 형성된 머더보드 위에 6개의 반도체 장치 SA1 내지 반도체 장치 SA6을 도 2에 나타낸 바와 같이 배치함으로써, 인버터 회로에 대응한 실장 레이아웃을 실현할 수 있다.
<「TO 패키지」의 이점> 본 실시 형태에서는, 예를 들어 도 2에 나타낸 바와 같이, 파워 MOSFET이 형성된 반도체 칩을 갖는 반도체 장치 SA의 패키지 구조체로서, 「TO(Transistor Outline) 패키지」가 채용되어 있다. 여기서, 「TO 패키지」란, 평면에서 보아, 반도체 장치의 제1 변에만 복수의 리드가 배치된 패키지 구조체로서 정의된다. 이 점에 있어서, 「TO 패키지」는, 평면에서 보아, 반도체 장치의 제1 변뿐만 아니라, 제1 변과는 반대측의 제2 변에도 복수의 리드가 배치되는 「SON(Small Outline Non-Leaded) 패키지」나 「SOP(Small Outline Package) 패키지」와는 다르고, 나아가, 반도체 장치의 4개의 변 모두에 복수의 리드가 배치되는 「QFN(Quad Flat Non-leaded) 패키지」나 「QFP(Quad Flat Package) 패키지」와도 다르다. 본 실시 형태에서 채용되어 있는 「TO 패키지」에 의하면, 예를 들어 도 2에 나타낸 바와 같이, 반도체 장치 SA의 제1 변에만 복수의 리드가 배치되어 있기 때문에, 상술한 기타의 패키지보다도, 머더보드 위의 배선의 배치가 쉬워지는 이점이 얻어진다. 즉, 「TO 패키지」를 채용함으로써, 간소화한 레이아웃으로 인버터 회로에 대응한 실장 레이아웃을 실현할 수 있다(도 2 참조).
본 발명자는, 상술한 이점을 갖는 「TO 패키지」로 반도체 장치 SA를 구성하는 것을 전제로 하여, 반도체 장치 SA의 온 저항을 저감하는 관점에서 검토한 결과, 「TO 패키지」에서는, 온 저항을 저감하는 것을 실현하는 관점에서, 이하에 나타내는 개선의 여지가 존재하는 것을 신규로 발견했으므로, 이 점에 대하여 설명한다.
<개선의 여지> 도 3은, 반도체 장치 SA의 내부 구조를 모식적으로 나타내는 도면이다.
도 3에 있어서, 예를 들어 수지를 포함하는 밀봉체 MR의 내부에는, 다이패드(DP)가 배치되어 있다. 이 다이패드(DP) 위에는, 반도체 칩(CHP)이 탑재되어 있다. 이 반도체 칩(CHP)에는 파워 MOSFET이 형성되어 있다. 반도체 칩(CHP)의 표면에는, 파워 MOSFET의 게이트 전극과 전기적으로 접속된 게이트 단자(GT)와, 파워 MOSFET의 소스 영역과 전기적으로 접속된 켈빈 단자(KT) 및 소스 단자(ST)가 형성되어 있다. 한편, 도 3에서는 도시되지 않았지만, 반도체 칩(CHP)의 이면에는, 파워 MOSFET의 드레인 전극이 형성되어 있고, 이 드레인 전극이 다이패드(DP)와 전기적으로 접속되어 있다.
이어서, 밀봉체 MR의 변 S1에는, 밀봉체 MR로부터 돌출되도록 복수의 리드가 배치되어 있다. 구체적으로, 복수의 리드에는, 게이트 단자용 리드(GL)와, 켈빈 단자용 리드(KL)와, 소스 단자용 리드(SL)가 포함되어 있다.
게이트 단자용 리드(GL)는, 게이트 단자용 접속 부재인 와이어(W1)를 통해 게이트 단자(GT)와 전기적으로 접속되어 있다. 또한, 켈빈 단자용 리드(KL)는, 켈빈 단자용 접속 부재인 와이어(W2)를 통해 켈빈 단자(KT)와 전기적으로 접속되어 있다. 또한, 소스 단자용 리드(SL)가, 소스 단자용 접속 부재인 복수의 와이어(W3)로 소스 단자(ST)와 전기적으로 접속되어 있다.
이와 같이 하여, 「TO 패키지」인 반도체 장치 SA가 구성되어 있다.
여기서, 도 3에 나타낸 바와 같이, 반도체 장치 SA에서는, 게이트 단자용 리드(GL)의 옆에 켈빈 단자용 리드(KL)가 배치되어 있다. 이 결과, 소스 단자(ST)와 소스 단자용 리드(SL)의 상대 위치가 어긋남으로써, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 와이어(W3)가 굴곡되게 된다. 즉, 반도체 장치 SA에서는, 굴곡된 와이어(W3)를 사용하여, 소스 단자(ST)와 소스 단자용 리드(SL)가 접속된다. 이러한 굴곡된 와이어(W3)를 사용하는 경우, 소스 단자(ST)와 소스 단자용 리드(SL)를 최단 거리에서 접속할 수 없는 것에 의해 와이어(W3)의 저항값의 상승을 초래한다.
이 점에 관하여, 본 발명자는, 반도체 장치 SA에 300A 정도의 대전류를 흐르게 하는 것을 검토하고 있고, 이 경우, 굴곡된 와이어(W3)에 의한 저항값의 증가가 온 저항의 저감을 도모하는 데 무시할 수 없는 영향을 미치는 것을 신규로 발견했다. 특히, 굴곡된 와이어(W3)는, 대전류를 흐르게 하는 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하고 있고, 굴곡된 와이어(W3) 자체에 대전류가 흐른다. 이 결과, 굴곡에 기인하는 약간의 저항값의 상승으로도 큰 전압 강하 및 줄 열의 발생을 초래하는 점에서, 굴곡된 와이어(W3)는, 대전류를 흐르게 하는 용도의 반도체 장치 SA에 적용하면, 무시할 수 없는 성능 저하를 초래하는 요인이 된다. 이와 같이, 「TO 패키지」인 반도체 장치 SA에는, 온 저항의 저감으로 대표되는 성능 향상을 도모하는 관점에서 개선의 여지가 존재한다.
그래서, 본 발명자는, 「TO 패키지」인 반도체 장치 SA에 있어서, 굴곡된 와이어(W3)를 사용해야만 하는 원인에 대하여 상세하게 검토했으므로, 이 점을 설명한다.
도 3에 나타낸 바와 같이, 굴곡된 와이어(W3)를 사용해야만 하는 원인은, 게이트 단자용 리드(GL)의 옆에 켈빈 단자용 리드(KL)가 배치되어 있는 결과, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 없는 것이 주원인이라고 생각된다. 이 점에 관하여, 왜 게이트 단자용 리드(GL)의 옆에 켈빈 단자용 리드(KL)를 배치할 필요가 있는지를 설명하기 전에, 먼저, 켈빈 단자용 리드(KL)를 마련하는 기술적 의의에 대하여 설명한다.
<<켈빈 단자용 리드를 마련하는 기술적 의의>> 도 4는, 켈빈 단자용 리드(KL)를 마련하지 않는 경우의 파워 MOSFET(100)의 접속 구성을 모식적으로 나타내는 회로도이다. 도 4에 나타낸 바와 같이, 파워 MOSFET(100)은, 다이패드(DP)와 소스 단자용 리드(SL) 사이에 마련되어 있고, 「저항 R」은, 예를 들어 와이어(W3)에 의한 저항값을 포함하는 패키지 저항을 나타내고 있다. 그리고, 파워 MOSFET(100)의 게이트 전극은, 게이트 단자용 리드(GL)와 전기적으로 접속되어 있다.
여기서, 소스 단자용 리드(SL)와 게이트 단자용 리드(GL) 사이의 전압 V1이, 예를 들어 도 1에 나타내는 게이트 제어 회로 GCC에 입력된다. 그리고, 게이트 제어 회로 GCC는, 입력한 전압 V1에 기초하여, 파워 MOSFET(100)의 스위칭 동작을 제어한다. 이때, 게이트 제어 회로 GCC에 의한 파워 MOSFET(100)의 제어를 안정적으로 실시하기 위해서는, 전압 V1이 도 4에 나타내는 전압 VGS와 동등한 것이 요구된다.
그런데, 도 4에 나타내는 접속 구성에서는, 다이패드(DP)와 소스 단자용 리드(SL) 사이에 큰 드레인 전류 ID가 흐른다. 이에 의해, 패키지 저항(「저항 R」)에도 대전류가 흐르는 것에 기인하여 큰 전압 강하가 발생한다. 이것은, 전압 V1이 전압 VGS와는 크게 다른 값으로 되는 것을 의미한다. 따라서, 도 4에 나타내는 파워 MOSFET(100)의 접속 구성에서는, 게이트 제어 회로 GCC에 의한 파워 MOSFET(100)의 제어가 불안정해질 우려가 있다.
이에 비해, 도 5는, 켈빈 단자용 리드(KL)를 마련하는 경우의 파워 MOSFET(100)의 접속 구성을 모식적으로 나타내는 회로도이다. 도 5에 나타내는 접속 구성에서는, 파워 MOSFET(100)의 소스(소스 단자)와 접속되는 소스 단자용 리드(SL)뿐만 아니라, 파워 MOSFET(100)의 소스(켈빈 단자)와 접속되는 켈빈 단자용 리드(KL)도 마련되어 있다. 이 결과, 도 5에 나타낸 바와 같이, 다이패드(DP)와 소스 단자용 리드(SL) 사이에 큰 드레인 전류 ID가 흘러도, 켈빈 단자용 리드(KL)에는 드레인 전류 ID가 흐르지 않는다. 이것은, 켈빈 단자용 리드(KL)와 게이트 단자용 리드(GL) 사이의 전압 V1이, 패키지 저항(「저항 R」)에 드레인 전류 ID가 흐르는 것에 의한 전압 강하의 영향을 받지 않는 것을 의미한다. 이에 의해, 켈빈 단자용 리드(KL)와 게이트 단자용 리드(GL) 사이의 전압 V1은 전압 VGS와 거의 동등해진다.
따라서, 도 5에 나타내는 파워 MOSFET(100)의 접속 구성에서는, 게이트 제어 회로 GCC에 의한 파워 MOSFET(100)의 제어를 안정화시킬 수 있다. 즉, 켈빈 단자용 리드(KL)는, 드레인 전류 ID에 기인하는 전압 강하의 영향을 받을 일 없이, 전압 VGS와 거의 동등한 값의 전압 V1을 게이트 제어 회로 GCC에 입력시킴으로써, 게이트 제어 회로 GCC에 의한 파워 MOSFET(100)의 제어를 안정화시킨다는 기술적 의의를 갖고 있다고 할 수 있다.
<<켈빈 단자용 리드를 게이트 단자용 리드의 옆에 배치하는 이유>> 상술한 켈빈 단자용 리드(KL)를 마련하는 기술적 의의를 고려하면, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이의 전압 V1을 전압 VGS와 거의 동등하게 하기 위해서는, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이의 기생 저항이 작은 것이 바람직하다. 이러한 이유로부터, 켈빈 단자용 리드(KL)를 게이트 단자용 리드(GL)의 옆에 배치하고 있는 것이다. 그리고, 「TO 패키지」에서는, 게이트 단자용 리드(GL)의 옆에 켈빈 단자용 리드(KL)를 배치하는 결과, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 와이어(W3)가 굴곡되어 버리는 것이다.
이 점에 관하여, 「TO 패키지」 이외의 상술한 패키지에서는, 복수의 리드가 배치되는 변이 제1 변뿐만 아니라 다른 변도 존재하는 점에서, 비록 게이트 단자용 리드(GL)의 옆에 켈빈 단자용 리드(KL)를 배치할 필요가 있어도, 예를 들어 제1 변과는 다른 제2 변에 서로 인접하는 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)를 배치하면서, 제1 변에 소스 단자용 리드(SL)를 배치함으로써, 소스 단자용 리드(SL)를 굴곡시키지 않아도 되는 구성을 용이하게 실현할 수 있다. 단, 「TO 패키지」 이외의 상술한 패키지에서는 머더보드에서의 배선의 배치가 복잡해져 버린다.
이에 비해, 「TO 패키지」에서는, 복수의 리드가 배치되어 있는 변이 변 S1에 한정되어 있는 점에서, 머더보드에서의 배선의 배치가 용이해지는 이점이 얻어진다. 한편, 「TO 패키지」에서는, 복수의 리드가 배치되어 있는 변이 변 S1에 한정되어 있기 때문에, 게이트 단자용 리드(GL)의 옆에 켈빈 단자용 리드(KL)를 배치하면, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 없다. 이것으로부터, 켈빈 단자용 리드(KL)가 방해가 되어, 소스 단자(ST)와 소스 단자용 리드(SL)를 최단 거리의 와이어(W3)로 접속하는 것이 곤란해져, 와이어(W3)를 굴곡시킬 필요가 있다. 즉, 와이어(W3)의 굴곡이라는 개선의 여지는, 켈빈 단자용 리드(KL)를 포함하는 「TO 패키지」에서 현재화하는 개선의 여지이다.
그래서, 본 실시 형태에서는, 켈빈 단자용 리드(KL)를 포함하는 「TO 패키지」에서 현재화하는 와이어(W3)의 굴곡에 기인하는 개선의 여지를 극복하는 연구를 실시하고 있다. 이하에는, 이 연구를 실시한 본 실시 형태에 있어서의 기술적 사상에 대하여 설명한다.
<반도체 장치의 패키지 구성> 도 6은, 본 실시 형태에 있어서의 반도체 장치(10)의 패키지 구성을 나타내는 모식도이다.
도 6에 있어서, 반도체 장치(10)는, 「TO 패키지」이고, 예를 들어 수지를 포함하는 밀봉체 MR의 내부에 배치된 다이패드(DP)를 갖는다. 그리고, 이 다이패드(DP) 위에는, 반도체 칩(CHP)이 탑재되어 있다. 반도체 칩(CHP)에는, 파워 MOSFET이 형성되어 있다. 이 반도체 칩(CHP)의 표면에는, 파워 MOSFET의 게이트 전극과 전기적으로 접속된 게이트 단자(GT)와, 파워 MOSFET의 소스 영역과 전기적으로 접속된 소스 단자(ST)와, 파워 MOSFET의 소스 영역과 전기적으로 접속된 켈빈 단자(KT)가 형성되어 있다. 이때, 도 6에 나타낸 바와 같이, 평면에서 보아, 소스 단자(ST)는, 게이트 단자(GT)와 켈빈 단자(KT) 사이에 위치하는 부분을 포함한다. 한편, 도 6에는 도시되지 않지만, 반도체 칩(CHP)의 이면에는, 드레인 전극이 형성되어 있고, 이 드레인 전극은 다이패드(DP)와 전기적으로 접속되어 있다.
소스 단자(ST)는, 전류를 흐르게 할 목적의 「포스 단자」이고, 켈빈 단자(KT)는 전압을 검출할 목적의 「센스 단자」이다.
이어서, 도 6에 나타낸 바와 같이, 밀봉체 MR의 변 S1에는, 밀봉체 MR로부터 돌출되도록 복수의 리드가 배치되어 있다. 바꿔 말하면, 밀봉체 MR의 변 S1과 병행하는 반도체 칩의 제1 변을 따라, 복수의 리드가 배치되어 있다. 구체적으로, 복수의 리드에는, 게이트 단자용 리드(GL)와, 켈빈 단자용 리드(KL)와, 소스 단자용 리드(SL)가 포함되어 있다. 게이트 단자용 리드(GL)는, 게이트 단자용 접속 부재인 와이어(본딩 와이어)(W1)를 통해 게이트 단자(GT)와 전기적으로 접속되어 있다. 또한, 켈빈 단자용 리드(KL)는, 켈빈 단자용 접속 부재인 와이어(본딩 와이어)(W2)를 통해 켈빈 단자(KT)와 전기적으로 접속되어 있다. 또한, 소스 단자용 리드(SL)가, 소스 단자용 접속 부재인 복수의 와이어(본딩 와이어)(W3)로 소스 단자(ST)와 전기적으로 접속되어 있다. 또한, 본 실시 형태에서는, 와이어(W1), 와이어(W2) 및 와이어(W3)의 각각은, 예를 들어 금(Au)을 포함하지만, 구리(Cu)를 포함하는 와이어를 사용해도 된다.
여기서, 본 실시 형태에서는, 도 6에 나타낸 바와 같이, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)가 서로 인접하도록 배치되어 있지 않고, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이에 복수의 소스 단자용 리드(SL)가 배치되어 있다.
그리고, 소스 단자(ST)와 소스 단자용 리드(SL)를 전기적으로 접속하는 복수의 와이어(W3)의 각각은, 변 S1이 연장되는 x방향(제1 방향)과 직교하는 y방향(제2 방향)으로 연장되는 직선 형상으로 구성되어 있다. 바꿔 말하면, 복수의 와이어(W3)의 각각은, x방향과 직교하는 y방향으로만 연장되는 스트레이트 형상으로 구성되어 있다.
또한, 도 6에 나타낸 바와 같이, 복수의 와이어(W3)의 각각은, 소스 단자(ST)와 복수 개소에서 접합되어 있다. 예를 들어, 각 와이어(W3)와 소스 단자(ST)는, 접합점(P1) 및 접합점(P2)에서 접속되어 있다. 즉, 와이어(W1)와 게이트 단자(GT)의 접합점의 수는 1개이고, 또한 와이어(W2)와 켈빈 단자(KT)의 접합점의 수는 1개인 것에 비해, 각 와이어(W3)와 소스 단자(ST)의 접합점의 수는 2개이다. 즉, 소스 단자(ST)와 복수의 와이어(W3)의 각각과의 접합 개소를 증가시킴으로써, 소스 단자(ST)와 소스 단자용 리드(SL) 사이의 전류 경로 위의 온 저항을 저감시킬 수 있다. 그리고, 도 6에 나타낸 바와 같이, 복수의 와이어(W3)를 통해 소스 단자(ST)와 소스 단자용 리드(SL)를 서로, 또한 전기적으로 접속할뿐만 아니라, 각 와이어(W3)를 소스 단자(ST)와 복수 개소에서 접합함으로써, 소스 단자(ST)와 소스 단자용 리드(SL) 사이에 대전류(300A)를 흐르게 할 수 있다. 또한, 본 실시 형태에서는, 도 6에 나타낸 바와 같이, 각 와이어(W3)와 소스 단자(ST)의 접합점의 수가 2개인 것에 대하여 설명했지만, 2개 이상이어도 된다.
한편, 각 와이어(W3)와 소스 단자용 리드(SL)는, 접합점(P3)에서 접속되어 있다. 즉, 각 와이어(W3)와 소스 단자용 리드(SL)의 접합점의 수는 1개이다. 이것은, 도 6에 나타낸 바와 같이, 소스 단자용 리드(SL)의 면적(특히, 와이어(W3)가 연장되는 y방향을 따른 소스 단자 리드(SL)의 길이)이, 소스 단자(ST)의 면적(특히, 와이어(W3)가 연장되는 y방향을 따른 소스 단자(ST)의 길이)보다도 작기(짧기) 때문이다.
이와 같이 하여, 「TO 패키지」인 반도체 장치(10)는, 예를 들어 300A의 전류를 흐르게 할 수 있도록 구성되어 있다.
<파워 MOSFET의 디바이스 구조> 계속해서, 반도체 칩(CHP)에 형성되어 있는 파워 MOSFET의 디바이스 구조에 대하여 설명한다. 도 7은, 파워 MOSFET의 일례인 ｎ채널형의 트렌치 게이트형 파워 MOSFET을 나타내는 반도체 칩(CHP)의 주요부 단면도이다.
도 7에 있어서, n+형 단결정 실리콘을 포함하는 반도체 기판(20)의 표면에는, n-형 단결정 실리콘을 포함하는 에피택셜층(21)이 형성되어 있다. 반도체 기판(20) 및 에피택셜층(21)은, 파워 MOSFET의 드레인을 구성하고 있다.
에피택셜층(21)의 일부에는 p형 웰(22)이 형성되어 있다. 또한, 에피택셜층(21)의 표면의 일부에는, 산화 실리콘막(23)이 형성되어 있고, 다른 일부에는 복수의 홈(24)이 형성되어 있다. 에피택셜층(21)의 표면 중, 산화 실리콘막(23)으로 덮인 영역은, 소자 분리 영역을 구성하고 있는 한편, 홈(24)이 형성되어 있는 영역은, 소자 형성 영역(액티브 영역)을 구성하고 있다. 도시는 하지 않지만, 홈(24)의 평면 형상은, 사각형, 육각형, 팔각형 등의 다각형이나 일방향으로 연장되는 스트라이프 형상이다.
홈(24)의 저부 및 측벽에는, 파워 MOSFET의 게이트 절연막을 구성하는 산화 실리콘막(25)이 형성되어 있다. 또한, 홈(24)의 내부에는, 파워 MOSFET의 하층 게이트 전극을 구성하는 다결정 실리콘막(26A)이 매립되어 있다. 한편, 산화 실리콘막(23)의 상부에는, 다결정 실리콘막(26A)과 동일 공정에서 퇴적된 다결정 실리콘막을 포함하는 게이트 인출 전극(26B)이 형성되어 있다. 하층 게이트 전극(다결정 실리콘막(26A))과 게이트 인출 전극(26B)은, 도시하지 않은 영역에서 전기적으로 접속되어 있다.
소자 형성 영역의 에피택셜층(21)에는, 홈(24)보다도 얕은 p-형 반도체 영역(27)이 형성되어 있다. 이 p-형 반도체 영역(27)은, 보디 영역이라고 불리고, 파워 MOSFET의 채널 영역(반전층)이 형성되는 영역이다. p-형 반도체 영역(27)의 상부에는, p-형 반도체 영역(27)보다도 불순물 농도가 높은 p형 반도체 영역(28)이 형성되어 있고, 또한 p형 반도체 영역(28)의 상부에는, n+형 반도체 영역(29)이 형성되어 있다. p형 반도체 영역(28)은 파워 MOSFET의 펀치스루 스토퍼층을 구성하고 있는 한편, n+형 반도체 영역(29)은 파워 MOSFET의 소스 영역을 구성하고 있다.
파워 MOSFET이 형성된 소자 형성 영역의 상부 및 게이트 인출 전극(26B)이 형성된 소자 분리 영역의 상부에는, 2층의 산화 실리콘막(30) 및 산화 실리콘막(31)이 형성되어 있다. 소자 형성 영역에는, 산화 실리콘막(30), 산화 실리콘막(31), p형 반도체 영역(28) 및 n+형 반도체 영역(29)을 관통하여 p-형 반도체 영역(27)에 도달하는 접속 구멍(32)이 형성되어 있다. 소자 분리 영역에는, 산화 실리콘막(30) 및 산화 실리콘막(31)을 관통하여 게이트 인출 전극(26B)에 도달하는 접속 구멍(33)이 형성되어 있다.
접속 구멍(32) 및 접속 구멍(33)의 내부를 포함하는 산화 실리콘막(31)의 상부에는, 예를 들어 얇은 티타늄 텅스텐막(TiW막)과 두꺼운 알루미늄막(Al막)의 적층막으로 구성된 소스 전극(40) 및 게이트 전극(41)이 형성되어 있다. 소자 형성 영역에 형성된 소스 전극(40)은, 접속 구멍(32)을 통해 파워 MOSFET의 소스 영역과 전기적으로 접속되어 있다. 이 접속 구멍(32)의 저부에는, 소스 단자(ST)와 p-형 반도체 영역(27)을 오믹 접촉시키기 위한 p+형 반도체 영역(35)이 형성되어 있다. 또한, 소자 분리 영역에 형성된 게이트 전극(41)은, 접속 구멍(33)의 하부의 게이트 인출 전극(26B)을 통해 파워 MOSFET의 하층 게이트 전극(다결정 실리콘막(26A))에 접속되어 있다.
소스 전극(40) 및 게이트 전극(41)의 상부에는, 산화 실리콘막과 질화 실리콘막의 적층막으로 구성된 표면 보호막(42)이 형성되어 있다. 그리고, 표면 보호막(42)의 일부를 제거하여 소스 전극(40)을 노출함으로써 소스 단자(ST)가 형성되고, 표면 보호막의 다른 일부를 제거하여 게이트 전극(41)을 노출함으로써 게이트 단자(GT)가 형성되어 있다. 또한, 도 7에는 나타나 있지 않지만, 켈빈 단자도 형성된다.
이상과 같이 하여, 반도체 칩(CHP)의 주면 위에 게이트 단자(GT)와 켈빈 단자(KT)와 소스 단자(ST)가 형성되어 있게 된다.
<실시 형태에 있어서의 특징> 이어서, 본 실시 형태에 있어서의 특징점에 대하여 설명한다.
본 실시 형태에 있어서의 특징점은, 예를 들어 도 6에 나타낸 바와 같이, 평면에서 보아 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이에 소스 단자용 리드(SL)를 배치하는 점에 있다. 이에 의해, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 있기 때문에, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 와이어(W3)가 굴곡되는 것을 억제할 수 있다. 즉, 본 실시 형태에 있어서의 특징점에 의하면, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 와이어(W3)를 변 S1이 연장되는 x방향과 직교하는 y방향으로 연장되는 직선 형상으로 구성할 수 있다. 바꿔 말하면, 본 실시 형태에 있어서의 특징점에 의하면, 복수의 와이어(W3)의 각각을 x방향과 직교하는 y방향으로만 연장되는 스트레이트 형상으로 구성할 수 있다.
이 결과, 본 실시 형태에 의하면, 300A 정도의 대전류가 흐르는 복수의 와이어(W3)가 굴곡되어 있지 않은 점에서, 와이어(W3)의 굴곡에 기인하는 온 저항의 증가나 기생 인덕턴스의 증가로 대표되는 무시할 수 없는 성능 저하를 억제할 수 있다. 즉, 본 실시 형태에 의하면, 소스 단자(ST)와 소스 단자용 리드(SL)를 최단 길이의 와이어(W3)로 접속할 수 있기 때문에, 반도체 장치(10)의 성능 향상을 도모할 수 있다.
여기서, 「<<켈빈 단자용 리드를 게이트 단자용 리드의 옆에 배치하는 이유>>」의 항목에서 설명하는 바와 같이, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이의 전압 V1을 전압 VGS와 거의 동등하게 하기 위해서는, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이의 기생 저항이 작은 것이 바람직하다. 이것으로부터, 켈빈 단자용 리드(KL)를 게이트 단자용 리드(GL) 옆에 배치하는 구성이 채용되어 있었다.
이 점에 관하여, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)에 의해 전압 V1을 검출하는 회로는, 전류를 흐르게 하기 위한 회로가 아니라 전압을 검출하는 센스 회로이다. 이것은, 센스 회로에 다소의 저항이 가해져도, 큰 전류가 흐르지 않는 점에서, 전압 V1의 검출에 대한 전압 강하의 영향도 적은 것이 아닌가 하고 본 발명자는 생각했다. 즉, 본 발명자는, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)의 거리를 이격해도 전압 V1의 검출에 미치는 영향은 크지 않다는 판단에 이른 것이다. 그것보다도, 본 발명자는, 300A 정도의 대전류를 흐르게 하는 용도로 사용되는 반도체 장치(10)에 있어서는, 대전류가 흐르는 와이어(W3)가 굴곡되는 것에 기인하는 온 저항 및 기생 인덕턴스의 증가의 쪽이 반도체 장치(10)의 성능 저하에 미치는 영향이 크다고 생각한 것이다.
이상을 고려하여, 본 발명자는, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)를 서로 인접하도록 배치하는 구성 대신에, 「평면에서 보아 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이에 소스 단자용 리드(SL)를 배치한다」라는 본 실시 형태에 있어서의 특징점의 구성을 채용하는 데 이른 것이다. 이 결과, 본 실시 형태에 의하면, 와이어(W3)의 굴곡에 기인하는 온 저항의 증가나 기생 인덕턴스의 증가로 대표되는 무시할 수 없는 성능 저하를 억제할 수 있고, 이에 의해, 반도체 장치(10)의 성능 향상을 도모할 수 있다는 현저한 효과를 얻을 수 있었던 것이다.
<<단자의 상위 개념화>> 본 실시 형태에서는, 반도체 칩(CHP)에 형성되어 있는 스위칭 소자 Q1로서, 파워 MOSFET을 예로 들어 설명하고 있다. 이 경우, 반도체 칩(CHP)의 표면에는, 게이트 단자(GT)와 켈빈 단자(KT)와 소스 단자(ST)가 형성되어 있다.
단, 본 실시 형태에 있어서의 기술적 사상은, 스위칭 소자 Q1을 파워 MOSFET으로 구성하는 양태에 한정되지 않고, 스위칭 소자 Q1을 IGBT로 구성하는 양태에도 적용할 수 있다. 이 경우, 반도체 칩(CHP)의 표면에는, 게이트 단자(GT)와 켈빈 단자(KT)와 이미터 단자가 형성되어 있게 된다.
그리고, 켈빈 단자(KT)는, 전압을 검출하기 위한 단자이고, 전압을 검출하는 단자는, 「센스 단자」라고 불리는 점에서, 켈빈 단자(KT)는, 「센스 단자」의 일 양태이다. 또한, 소스 단자(ST) 및 이미터 단자는, 전류를 흐르게 하기 위한 단자이고, 전류를 흐르게 하는 것을 목적으로 하는 단자는, 「포스 단자」라고 불리는 점에서, 소스 단자(ST) 및 이미터 단자는, 「포스 단자」의 일 양태이다.
또한, 후술하는 변형예에서 설명한 바와 같이, 각 와이어(본딩 와이어)(W1 내지 W3)는, 「리본」이나 「클립」으로 대체해도 되는 것을 고려하면, 「와이어」, 「리본」 및 「클립」은, 접속 부재의 일 양태이다.
이상의 것을 근거로 하여, 용어를 상위 개념화하면 이하와 같이 된다. (1) 게이트 단자(GT) (2) 켈빈 단자(KT)→「센스 단자」(3) 소스 단자(ST) 및 이미터 단자→「포스 단자」 (4) 게이트 단자용 리드(GL) (5) 켈빈 단자용 리드(KL)→「센스 단자용 리드」 (6) 소스 단자용 리드(SL)(이미터 단자용 리드)→「포스 단자용 리드」 (7) 와이어(W1)→「게이트 단자용 접속 부재」 (8) 와이어(W2)→「센스 단자용 접속 부재」(9) 와이어(W3)(리본, 클립)→「포스 단자용 접속 부재」
이러한 용어의 상위 개념화를 고려하면, 본 실시 형태에 있어서의 특징점은, 「평면에서 보아 게이트 단자용 리드(GL)와 「센스 단자용 리드」 사이에 「포스 단자용 리드」를 배치하게 된다. 이에 의해, 「포스 단자용 리드」를 「포스 단자」의 배치 위치에 대응한 변의 중앙부에 배치할 수 있기 때문에, 「포스 단자」와 「포스 단자용 리드」를 접속하는 「포스 단자용 접속 부재」가 굴곡되는 것을 억제할 수 있다. 즉, 본 실시 형태에 있어서의 특징점에 의하면, 「포스 단자」와 「포스 단자용 리드」를 접속하는 「포스 단자용 접속 부재」를 직선 형상으로 구성할 수 있다. 바꿔 말하면, 본 실시 형태에 있어서의 특징점에 의하면, 「포스 단자용 접속 부재」를 스트레이트 형상으로 구성할 수 있다.
<변형예 1> 도 8은, 본 변형예 1에 있어서의 반도체 장치(10A)의 모식적인 구성을 나타내는 도면이다.
도 8에 나타낸 바와 같이, 본 변형예 1에 있어서의 반도체 장치(10A)에서는, 도 6에 나타내는 반도체 장치(10)에 대하여, 반도체 칩(CHP)에 형성되어 있는 게이트 단자(GT)의 위치와 켈빈 단자(KT)의 위치가 교체되어 있다. 이에 의해, 반도체 장치(10A)에서는, 와이어(W1)를 통해 게이트 단자(GT)와 접속되는 게이트 단자용 리드(GL)와, 와이어(W2)를 통해 켈빈 단자(KT)와 접속되는 켈빈 단자용 리드(KL)의 위치도 교체되어 있다.
이상과 같이, 「평면에서 보아 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL) 사이에 소스 단자용 리드(SL)를 배치한다」라고 하는 본 실시 형태에 있어서의 특징점을 채용하면, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)에 대하여 대칭인 실장 구성이 실현된다. 이 결과, 본 실시 형태에 있어서의 특징점을 채용하면, 도 6에 나타내는 반도체 장치(10)의 구성뿐만 아니라, 도 8에 나타내는 반도체 장치(10A)의 구성도 실현할 수 있다. 이것으로부터, 본 실시 형태에 있어서의 기술적 사상은, 실장 레이아웃의 베리에이션을 증가시킬 수 있다는 점에 있어서도 유용한 기술적 사상이다.
<변형예 2> 도 9는, 본 변형예 2에 있어서의 반도체 장치(10B)의 모식적인 구성을 나타내는 도면이다.
도 9에 있어서, 본 실시 형태에 있어서의 특징점을 채용하면, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 있다. 이 때문에, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 소스 단자용 접속 부재로서, 도 6에 나타내는 와이어(W3) 대신에, 알루미늄(Al)을 포함하는 리본(RBN)을 사용할 수도 있다.
이 경우, 도 9에 나타낸 바와 같이, 리본(RBN)은, 소스 단자(ST)와 복수 개소에서 접합되어 있다. 예를 들어, 리본(RBN)과 소스 단자(ST)는, 접합점(P4) 및 접합점(P5)에서 접속되어 있다. 즉, 와이어(W1)와 게이트 단자(GT)의 접합점의 수는 1개이고, 또한 와이어(W2)와 켈빈 단자(KT)의 접합점의 수는 1개인 것에 비해, 리본(RBN)과 소스 단자(ST)의 접합점의 수는 2개이다. 즉, 상기 실시 형태와 마찬가지로, 소스 단자(ST)와 리본(RBN)의 접합 개소를 증가시킴으로써, 소스 단자(ST)와 소스 단자용 리드(SL) 사이의 전류 경로 위의 온 저항을 저감할 수 있다. 여기서, 본 변형예 2에서 사용하는 리본(RBN)의 폭은, 상기 실시 형태에서 사용하는 각 와이어(W1 내지 W3)의 폭보다도 굵다. 그리고, 도 9에 나타낸 바와 같이, 1개의 리본(RBN)을 통해 소스 단자(ST)와 소스 단자용 리드(SL)를 서로, 또한 전기적으로 접속할뿐만 아니라, 리본(RBN)을 소스 단자(ST)와 복수 개소에서 접합함으로써, 소스 단자(ST)와 소스 단자용 리드(SL) 사이에 대전류(300A)를 흐르게 할 수 있다. 또한, 본 변형예 2에서는, 도 9에 나타낸 바와 같이, 리본(RBN)과 소스 단자(ST)의 접합점의 수가 2개인 것에 대하여 설명했지만, 2개 이상이어도 된다. 또한, 리본(RBN)과 소스 단자용 리드(SL)는, 접합점(P6)에서 접속되어 있다. 즉, 리본(RBN)과 소스 단자 리드(SL)의 접합점의 수는 1개이다.
<변형예 3> 도 10은, 본 변형예 3에 있어서의 반도체 장치(10C)의 모식적인 구성을 나타내는 도면이다.
도 10에 있어서, 본 실시 형태에 있어서의 특징점을 채용하면, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 있다. 이 때문에, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 소스 단자용 접속 부재로서, 도 6에 나타내는 와이어(W3) 대신에, 도 9에 나타내는 리본(RBN)을 사용할뿐만 아니라, 도 10에 나타낸 바와 같이, 리본(RBN1) 및 리본(RBN2)을 사용할 수도 있다.
<변형예 4> 도 11은, 본 변형예 4에 있어서의 반도체 장치(10D)의 모식적인 구성을 나타내는 도면이다.
도 11에 있어서, 본 실시 형태에 있어서의 특징점을 채용하면, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 있다. 이 때문에, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 소스 단자용 접속 부재로서, 도 6에 나타내는 와이어(W3) 대신에, 도 11에 나타내는 광폭 와이어(W4)를 사용할 수도 있다.
<변형예 5> 도 12는, 본 변형예 5에 있어서의 반도체 장치(10E)의 모식적인 구성을 나타내는 도면이다.
도 12에 있어서, 본 실시 형태에 있어서의 특징점을 채용하면, 소스 단자용 리드(SL)를 소스 단자(ST)의 배치 위치에 대응한 변 S1의 중앙부에 배치할 수 있다. 이 때문에, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 소스 단자용 접속 부재로서, 도 6에 나타내는 와이어(W3) 대신에, 도 12에 나타내는 클립(CLP)을 사용할 수도 있다.
이 경우, 도 12에 나타낸 바와 같이, 클립(CLP)은, 소스 단자(ST)와 1군데에서 접합되어 있다. 예를 들어, 클립(CLP)과 소스 단자(ST)는, 접합점(P7)에서 접속되어 있다. 즉, 와이어(W1)와 게이트 단자(GT)의 접합점의 수는 1개이고, 또한 와이어(W2)와 켈빈 단자(KT)의 접합점의 수는 1개이고, 또한 클립(CLP)과 소스 단자(ST)의 접합점의 수도 1개이다. 여기서, 본 변형예 5에서 사용하는 클립(CLP)의 폭은, 상기 실시 형태에서 사용하는 각 와이어(W1 내지 W3)의 폭보다도 굵다. 또한, 본 변형예 5에서 사용하는 클립(CLP)의 두께는, 상기 변형예 2에서 사용하는 리본(RBN)의 두께보다도 두껍다. 그 때문에, 상기 실시 형태나 상기 변형예 2는 다르고, 소스 단자(ST)와 클립(CLP)의 접합 개소를 증가시키지 않아도, 상기한 폭 및 두께를 갖추고, 또한 구리(Cu)를 포함하는 클립(CLP)을 사용함으로써, 소스 단자(ST)와 소스 단자용 리드(SL) 사이의 전류 경로 위의 온 저항을 저감할 수 있다. 또한, 클립(CLP)과 소스 단자용 리드(SL)는, 접합점(P8)에서 접속되어 있다. 즉, 클립(CLP)과 소스 단자 리드(SL)의 접합점의 수는 1개이다.
<실시 형태에 있어서의 가일층의 이점> 예를 들어, 게이트 단자용 리드(GL)와 켈빈 단자용 리드(KL)를 인접하도록 배치한 「TO 패키지」에 있어서, 소스 단자(ST)와 소스 단자용 리드(SL)를 접속하는 와이어(W3)를 굴곡시키지 않도록 하는 구성예로서, 굴곡되어 있지 않은 직선 형상의 와이어(W3)를 비스듬히 배치하는 구성도 생각된다. 이 기술을 관련 기술이라고 칭하기로 하면, 본 실시 형태에 있어서의 기술적 사상은, 관련 기술에 대해서도 우위성을 갖는 것을 설명한다.
도 13은, 본 실시 형태에 있어서의 기술적 사상을 구현화한 와이어(W3)의 배치를 모식적으로 나타내는 도면이다. 도 13에 있어서, 와이어(W3)는, y방향으로만 연장되는 직선 형상으로 구성되어 있고, y방향으로부터의 와이어(W3)의 기울기를 나타내는 와이어 각도 θ는 0°이다. 이 경우, 예를 들어 6개의 와이어(W3)를 배치하기 위해 필요한 반도체 칩의 면적을 점유 면적 200A으로 나타내고 있다.
이어서, 도 14는, 관련 기술의 일례를 구현화한 와이어(W3)의 배치를 모식적으로 나타내는 도면이다. 도 14에 있어서, 와이어(W3)는, y방향으로부터 기울어진 직선 형상으로 구성되어 있고, y방향으로부터의 와이어(W3)의 기울기를 나타내는 와이어 각도 θ는 12°이다. 이 경우, 예를 들어 6개의 와이어(W3)를 배치하기 위해 필요한 반도체 칩의 면적을 점유 면적 200B으로 나타내고 있다.
계속해서, 도 15는, 관련 기술의 다른 일례를 구현화한 와이어(W3)의 배치를 모식적으로 나타내는 도면이다. 도 15에 있어서, 와이어(W3)는, y방향으로부터 기울어진 직선 형상으로 구성되어 있고, y방향으로부터의 와이어(W3)의 기울기를 나타내는 와이어 각도 θ는 45°이다. 이 경우, 예를 들어 6개의 와이어(W3)를 배치하기 위해 필요한 반도체 칩의 면적을 점유 면적(200C)으로 나타내고 있다.
도 13 내지 도 15를 보면 알 수 있는 바와 같이, 6개의 와이어(W3)를 배치하기 위해 필요한 반도체 칩의 면적은, 점유 면적 200A<점유 면적 200B<점유 면적 200C로 되어 있다. 즉, 본 실시 형태에 있어서의 기술적 사상을 구현화하여 와이어(W3)를 y방향으로만 연장되는 직선 형상으로 구성하면, 관련 기술을 구현화하여 와이어(W3)를 y방향으로부터 기울어진 직선 형상으로 구성하는 경우보다도, 반도체 칩에 있어서의 와이어(W3)의 점유 면적을 작게 할 수 있는 것을 알 수 있다. 이것은, 본 실시 형태에 의하면, 사용하는 와이어(W3)의 개수를 동일하게 하는 경우, 관련 기술보다도 반도체 칩의 사이즈를 슈링크할 수 있는 것을 의미한다. 이와 같이 본 실시 형태에 있어서의 기술적 사상은, 온 저항을 저감할 수 있을 뿐만 아니라, 반도체 칩의 사이즈를 축소화할 수도 있는 점에서 우수하다.
또한, 본 실시 형태에 있어서의 기술적 사상의 관련 기술에 대한 우위성에 대하여 다른 표현을 사용하여 설명한다. 도 16은, 반도체 칩의 점유 면적을 면적 200으로 한 경우, 본 실시 형태에 있어서의 기술적 사상을 구현화한 와이어(W3)를 배치하는 구성을 모식적으로 나타내는 도면이다. 도 16에 나타낸 바와 같이, y방향으로만 연장되는 직선 형상으로 구성된 와이어(W3)를 사용하면, 면적 200에 7개의 와이어(W3)를 배치할 수 있다.
한편, 도 17은, 반도체 칩의 점유 면적을 면적 200으로 한 경우, 관련 기술을 구현화한 와이어(W3)를 배치하는 구성을 모식적으로 나타내는 도면이다. 도 17에 나타낸 바와 같이, y방향으로부터 기울어진 직선 형상으로 구성된 와이어(W3)를 사용하면, 면적 200에 6개의 와이어(W3)밖에 배치할 수 없는 것을 알 수 있다.
이와 같이, 와이어(W3)의 형상에 본 실시 형태에 있어서의 기술적 사상을 적용하면, 관련 기술보다도, 동일한 반도체 칩의 면적 200에 배치할 수 있는 와이어(W3)의 개수를 증가시킬 수 있는 것을 알 수 있다. 이것은, 동일한 사이즈의 반도체 칩을 사용하는 경우, 관련 기술보다도 본 실시 형태의 쪽이, 반도체 칩에 배치할 수 있는 와이어(W3)의 개수를 증가시킬 수 있는 결과, 온 저항을 저감할 수 있는 것을 의미한다. 따라서, 이 관점에서도, 본 실시 형태에 있어서의 기술적 사상은 우수하다고 할 수 있다.
<응용예> 이어서, 본 실시 형태에 있어서의 기술적 사상의 응용예에 대하여 설명한다. 구체적으로는, 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃이, 파워 MOSFET을 포함하는 반도체 장치뿐만 아니라, 쌍방향 사이리스터를 포함하는 반도체 장치에도 적용 가능한 것에 대하여 설명한다. 즉, 복수의 리드의 배치 레이아웃에 관한 연구가, 파워 MOSFET을 포함하는 반도체 장치와 쌍방향 사이리스터를 포함하는 반도체 장치의 공통화에 기여하는 것을 설명한다.
도 18은, 쌍방향 사이리스터의 회로도이다. 또한, 도 19는, 쌍방향 사이리스터의 구조를 모식적으로 나타내는 도면이다.
쌍방향 사이리스터란, 파워 반도체 소자의 일종이고, 쌍방향의 전류를 하나의 게이트 전극으로 제어할 수 있는 반도체 소자이다. 원리적으로, 쌍방향 사이리스터는, 도 18 및 도 19에 나타낸 바와 같이, 일방향의 전류를 제어할 수 있는 사이리스터(300A)와 사이리스터(300B)를 역병렬로 접속함으로써, 쌍방향의 전류를 제어하도록 구성되어 있다. 쌍방향 사이리스터는, 쌍방향으로 전류를 흐르게 할 수 있는 점에서, 교류 전원의 제어에 폭넓게 이용되어 있다. 쌍방향 사이리스터는, 도 18 및 도 19에 나타낸 바와 같이, 메인 단자 MT1과 메인 단자 MT2와 게이트 단자(GT)의 3개의 단자를 갖고 있고, 게이트 단자(GT)에 제어 신호를 부여함으로써, 메인 단자 MT1로부터 메인 단자 MT2로 전류를 흐르게 할 수 있을 뿐만 아니라, 반대로 메인 단자 MT2로부터 메인 단자 MT1로 전류를 흐르게 할 수도 있다. 또한, 메인 단자 MT1은 제1 애노드 단자라고도 불리고, 메인 단자 MT2는 제2 애노드 단자라고도 불린다.
도 20은, 지금까지의 쌍방향 사이리스터를 포함하는 반도체 장치(50A)의 구성을 모식적으로 나타내는 도면이다. 도 20에 나타낸 바와 같이, 메인 단자 MT2로 되는 다이패드(DP) 위에는, 쌍방향 사이리스터가 형성된 반도체 칩(CHP1)이 탑재되어 있다. 그리고, 반도체 칩(CHP1)의 표면에는, 메인 단자 MT1과 게이트 단자(GT)가 형성되어 있다. 또한, 밀봉체 MR의 한 변을 따라 게이트 단자용 리드(GL)와 메인 단자용 리드 MTL이 배치되어 있다. 여기서, 게이트 단자(GT)와 게이트 단자용 리드(GL)는 와이어(W1)로 전기적으로 접속되어 있는 한편, 메인 단자 MT1과 메인 단자용 리드 MTL은 와이어(W5)로 전기적으로 접속되어 있다. 여기서, 도 20에 나타낸 바와 같이, 복수의 와이어(W5)의 각각은, 메인 단자 MT1과 복수 개소에서 접합되어 있다. 예를 들어, 각 와이어(W5)와 메인 단자 MT1은, 접합점(P1) 및 접합점(P2)에서 접속되어 있다. 즉, 각 와이어(W5)와 메인 단자 MT1의 접합점의 수는 2개이다. 한편, 각 와이어(W5)와 메인 단자용 리드 MTL은, 접합점(P3)에서 접속되어 있다. 즉, 각 와이어(W5)와 메인 단자용 리드 MTL의 접합점의 수는 1개이다. 이와 같이 하여, 반도체 장치(50A)가 구성되어 있다.
이에 비해, 도 21은, 지금까지의 파워 MOSFET을 포함하는 반도체 장치(50B)의 구성을 모식적으로 나타내는 도면이다. 도 21에 나타낸 바와 같이, 드레인이 되는 다이패드(DP) 위에는, 파워 MOSFET이 형성된 반도체 칩(CHP2)이 탑재되어 있다. 그리고, 반도체 칩(CHP2)의 표면에는, 소스 단자(ST)와 게이트 단자(GT)가 형성되어 있다. 또한, 밀봉체 MR의 한 변을 따라 게이트 단자용 리드(GL)와 소스 단자용 리드(SL)가 배치되어 있다. 여기서, 게이트 단자(GT)와 게이트 단자용 리드(GL)는 와이어(W1)로 전기적으로 접속되어 있는 한편, 소스 단자(ST)와 소스 단자용 리드(SL)는 와이어(W3)로 전기적으로 접속되어 있다. 여기서, 도 21에 나타낸 바와 같이, 복수의 와이어(W3)의 각각은, 소스 단자(ST)와 복수 개소에서 접합되어 있다. 예를 들어, 각 와이어(W3)와 소스 단자(ST1)는, 접합점(P1) 및 접합점(P2)에서 접속되어 있다. 즉, 각 와이어(W3)와 소스 단자(ST1)의 접합점의 수는 2개이다. 한편, 각 와이어(W3)와 소스 단자용 리드(SL)는, 접합점(P3)에서 접속되어 있다. 즉, 각 와이어(W3)와 소스 단자용 리드(SL)의 접합점의 수는 1개이다. 이와 같이 하여, 반도체 장치(50B)가 구성되어 있다.
도 20과 도 21을 보아 알 수 있는 바와 같이, 쌍방향 사이리스터가 형성된 반도체 칩(CHP1)의 게이트 단자(GT)의 배치 위치와, 파워 MOSFET이 형성된 반도체 칩(CHP2)의 게이트 단자(GT)의 배치 위치가 역으로 되어 있다. 이 결과, 반도체 장치(50A)에 있어서의 게이트 단자용 리드(GL)와 메인 단자용 리드 MTL의 배열과, 반도체 장치(50B)에 있어서의 게이트 단자용 리드(GL)와 소스 단자용 리드(SL)의 배열이 다르다. 따라서, 현 상황의 반도체 장치(50A)와 반도체 장치(50B)에서는, 복수의 리드의 배치 레이아웃의 공통화는 곤란한 것을 알 수 있다. 이 점에 관하여, 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃에 관한 고안점을 적용하면, 쌍방향 사이리스터를 포함하는 반도체 장치(50A)와 파워 MOSFET을 포함하는 반도체 장치(50B)에 있어서, 복수의 리드의 배치 레이아웃의 공통화를 도모할 수 있다. 이하에, 이 점에 대하여 설명한다.
먼저, 도 6에는, 파워 MOSFET이 형성된 반도체 장치에 관하여 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용한 반도체 장치(10)가 나타나 있다.
한편, 도 22에는, 쌍방향 사이리스터가 형성된 반도체 장치에 관하여, 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용한 반도체 장치(60A)가 나타나 있다.
도 6과 도 22의 양쪽을 비교하면 알 수 있는 바와 같이, 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용함으로써, 파워 MOSFET을 포함하는 반도체 장치(10)와 쌍방향 사이리스터를 포함하는 반도체 장치(60A)의 양쪽이 실현 가능한 것을 알 수 있다.
특히, 도 22에 나타내는 다기능 단자용 리드(FL)는, 쌍방향 사이리스터를 포함하는 반도체 장치(60A)에 있어서는, 와이어(W5A)를 통해 메인 단자 MT1과 전기적으로 접속되도록 구성된다. 한편, 이 다기능 단자용 리드(FL)는, 파워 MOSFET을 포함하는 반도체 장치(10)에 있어서는, 와이어(W2)를 통해 켈빈 단자(KT)와 접속되는 켈빈 단자용 리드(KL)로서 기능한다. 이에 의해, 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용함으로써, 파워 MOSFET을 포함하는 반도체 장치(10)와 쌍방향 사이리스터를 포함하는 반도체 장치(60A)의 양쪽이 실현된다. 즉, 본 실시 형태에 의하면, 파워 MOSFET을 포함하는 반도체 장치(10)와 쌍방향 사이리스터를 포함하는 반도체 장치(60A)의 양쪽에 있어서, 다기능 단자용 리드(FL)를 적절히 사용함으로써, 복수의 리드의 배치 레이아웃의 공통화가 가능해지는 것을 알 수 있다. 따라서, 본 실시 형태에 있어서의 기술적 사상은, 서로 다른 기능을 갖는 반도체 장치에서의 복수의 리드의 배치 레이아웃의 공통화를 도모할 수 있는 점에서 범용성이 우수하다고 할 수도 있다.
또한, 도 22에 나타낸 바와 같이, 와이어(W5A)는, 메인 단자 MT1과 복수 개소에서 접합되어 있다. 예를 들어, 와이어(W5A)와 메인 단자 MT1은, 접합점(P1) 및 접합점(P2)에서 접속되어 있다. 즉, 와이어(W5A)와 메인 단자 MT1의 접합점의 수는 2개이다. 한편, 와이어(W5A)와 다기능 단자용 리드(FL)는, 접합점(P3A)에서 접속되어 있다. 즉, 와이어(W5A)와 다기능 단자용 리드(FL)의 접합점의 수는 1개이다.
또한, 도 22에 나타낸 바와 같이, 와이어(W5B)는, 메인 단자 MT1과 복수 개소에서 접합되어 있다. 예를 들어, 와이어(W5B)와 메인 단자 MT1은, 접합점(P1) 및 접합점(P2)에서 접속되어 있다. 즉, 와이어(W5B)와 메인 단자 MT1의 접합점의 수는 2개이다. 한편, 와이어(W5B)와 메인 단자용 리드 MTL은, 접합점(P3B)에서 접속되어 있다. 즉, 와이어(W5B)와 메인 단자용 리드 MTL의 접합점의 수는 1개이다.
또한, 도 22에는, 쌍방향 사이리스터가 형성된 반도체 장치에 관하여, 본 실시 형태에 있어서의 복수의 리드의 배치 레이아웃을 적용한 반도체 장치(60A)가 나타나 있지만, 이에 한정되지 않고, 예를 들어 도 23에 나타내는 반도체 장치(60B)와 같이 구성할 수도 있다. 이 경우, 반도체 장치(60B)에 포함되는 와이어(W5B)에는 굴곡 부위가 존재하지 않는 점에서, 반도체 장치(60A)보다도 온 저항을 저감할 수 있다고 생각된다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
CHP: 반도체 칩
CHP1: 반도체 칩
CHP2: 반도체 칩
CLP: 클립
DP: 다이패드
KT: 켈빈 단자(센스 단자)
KL: 켈빈 단자용 리드(센스 단자용 리드)
FL: 다기능 단자용 리드
GT: 게이트 단자
GL: 게이트 단자용 리드
P1: 접합점
P2: 접합점
P3: 접합점
P3A: 접합점
P3B: 접합점
P4: 접합점
P5: 접합점
P6: 접합점
P7: 접합점
P8: 접합점
RBN: 리본
RBN1: 리본
RBN2: 리본
ST: 소스 단자(포스 단자)
SL: 소스 단자용 리드(포스 단자용 리드)
W1: 와이어(본딩 와이어)
W2: 와이어(본딩 와이어)
W3: 와이어(본딩 와이어)
W4: 와이어(본딩 와이어)
W5A: 와이어(본딩 와이어)
W5B: 와이어(본딩 와이어)

Claims (20)

  1. 다이패드와, 상기 다이패드 위에 탑재된 반도체 칩과, 평면에서 보아 상기 반도체 칩의 제1 변을 따라 배치된 복수의 리드와, 상기 반도체 칩과 상기 복수의 리드를 전기적으로 접속하는 복수의 접속 부재를 포함하고, 상기 반도체 칩은, 게이트 단자와, 센스 단자와, 상기 게이트 단자와 상기 센스 단자 사이에 위치하는 부분을 포함하는 포스 단자를 갖고, 상기 복수의 리드는, 상기 복수의 접속 부재 중 게이트 단자용 접속 부재를 통해, 상기 게이트 단자와 전기적으로 접속된 게이트 단자용 리드와, 상기 복수의 와이어 중 센스 단자용 접속 부재를 통해, 상기 센스 단자와 전기적으로 접속된 센스 단자용 리드와, 평면에서 보아 상기 게이트 단자용 리드와 상기 센스 단자용 리드 사이에 위치하고, 또한 상기 복수의 접속 부재 중 포스 단자용 접속 부재를 통해, 상기 포스 단자와 전기적으로 접속된 포스 단자용 리드를 갖는, 반도체 장치.
  2. 제1항에 있어서, 상기 포스 단자용 접속 부재는, 상기 제1 변이 연장되는 제1 방향과 직교하는 제2 방향으로 연장되는 직선 형상으로 구성되어 있는, 반도체 장치.
  3. 제1항에 있어서, 상기 포스 단자용 접속 부재는, 상기 제1 변이 연장되는 제1 방향과 직교하는 제2 방향으로만 연장되는 형상으로 구성되어 있는, 반도체 장치.
  4. 제3항에 있어서, 상기 포스 단자용 접속 부재는, 금(Au) 또는 구리(Cu)를 포함하는 와이어인, 반도체 장치.
  5. 제4항에 있어서, 상기 게이트 단자용 접속 부재와 상기 게이트 단자의 접합점의 수는 1개이고, 상기 센스 단자용 접속 부재와 상기 센스 단자의 접합점의 수는 1개이고, 상기 포스 단자용 접속 부재와 상기 포스 단자의 접합점의 수는 2개 이상인, 반도체 장치.
  6. 제5항에 있어서, 상기 포스 단자용 접속 부재의 수는, 상기 게이트 단자용 접속 부재 및 상기 센스 단자용 접속 부재의 각각의 수보다도 많은, 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 장치는, 300A의 전류를 흐르게 하는 것이 가능하게 구성되어 있는, 반도체 장치.
  8. 제1항에 있어서, 상기 포스 단자용 접속 부재는, 알루미늄(Al)을 포함하는 리본인, 반도체 장치.
  9. 제8항에 있어서, 상기 게이트 단자용 접속 부재와 상기 게이트 단자의 접합점의 수는 1개이고, 상기 센스 단자용 접속 부재와 상기 센스 단자의 접합점의 수는 1개이고, 상기 포스 단자용 접속 부재와 상기 포스 단자의 접합점의 수는 2개 이상인, 반도체 장치.
  10. 제9항에 있어서, 상기 반도체 장치는, 300A의 전류를 흐르게 하는 것이 가능하게 구성되어 있는, 반도체 장치.
  11. 제1항에 있어서, 상기 포스 단자용 접속 부재는 구리(Cu)를 포함하는 클립인, 반도체 장치.
  12. 제11항에 있어서, 상기 게이트 단자용 접속 부재와 상기 게이트 단자의 접합점의 수는 1개이고, 상기 센스 단자용 접속 부재와 상기 센스 단자의 접합점의 수는 1개이고, 상기 포스 단자용 접속 부재와 상기 포스 단자의 접합점의 수는 1개인, 반도체 장치.
  13. 제12항에 있어서, 상기 반도체 장치는, 300A의 전류를 흐르게 하는 것이 가능하게 구성되어 있는, 반도체 장치.
  14. 제1항에 있어서, 상기 반도체 칩에는 파워 MOSFET이 형성되고, 상기 센스 단자는 켈빈 단자이고, 상기 포스 단자는 소스 단자인, 반도체 장치.
  15. 제14항에 있어서, 상기 반도체 칩은, 주면과, 상기 주면과는 반대측의 이면을 갖고, 상기 파워 MOSFET의 게이트 전극과 전기적으로 접속된 상기 게이트 단자는, 상기 주면 위에 형성되고, 상기 파워 MOSFET의 소스 영역과 전기적으로 접속된 상기 센스 단자는, 상기 주면 위에 형성되고, 상기 파워 MOSFET의 상기 소스 영역과 전기적으로 접속된 상기 포스 단자는 상기 주면 위에 형성되고, 상기 파워 MOSFET의 드레인 전극은 상기 이면에 형성되어 있는, 반도체 장치.
  16. 제1항에 있어서, 상기 복수의 리드는 상기 제1 변측에만 배치되어 있는, 반도체 장치.
  17. 다이패드와, 상기 다이패드 위에 탑재된 반도체 칩과, 평면에서 보아 상기 반도체 칩의 제1 변을 따라 배치된 복수의 리드와, 상기 반도체 칩과 상기 복수의 리드를 전기적으로 접속하는 복수의 접속 부재를 포함하고, 상기 반도체 칩은, 게이트 단자와, 복수의 기능에 사용 가능한 다기능 단자와, 상기 게이트 단자와 상기 다기능 단자 사이에 위치하는 부분을 포함하는 포스 단자를 갖고, 상기 복수의 리드는, 상기 복수의 접속 부재 중 게이트 단자용 접속 부재를 통해, 상기 게이트 단자와 전기적으로 접속된 게이트 단자용 리드와, 상기 복수의 접속 부재 중 다기능 단자용 접속 부재를 통해, 상기 다기능 단자와 전기적으로 접속된 다기능 단자용 리드와, 평면에서 보아 상기 게이트 단자용 리드와 상기 다기능 단자용 리드 사이에 위치하고, 또한 상기 복수의 접속 부재 중 포스 단자용 접속 부재를 통해, 상기 포스 단자와 전기적으로 접속된 포스 단자용 리드를 갖고, 상기 반도체 칩에 파워 MOSFET이 형성되어 있는 경우, 상기 다기능 단자는 켈빈 단자이고, 상기 반도체 칩에 쌍방향 사이리스터가 형성되어 있는 경우, 상기 다기능 단자는 상기 포스 단자이고, 또한 상기 다기능 단자용 리드는 상기 포스 단자용 리드와 동일한 기능을 갖는 다른 리드인, 반도체 장치.
  18. 제17항에 있어서, 상기 포스 단자용 접속 부재는, 상기 제1 변이 연장되는 제1 방향과 직교하는 제2 방향으로 연장되는 직선 형상으로 구성되어 있는, 반도체 장치.
  19. 제12항에 있어서, 상기 포스 단자용 접속 부재는, 상기 제1 변이 연장되는 제1 방향과 직교하는 제2 방향으로만 연장되는 형상으로 구성되어 있는, 반도체 장치.
  20. 제19항에 있어서, 상기 반도체 장치는, 300A의 전류를 흐르게 하는 것이 가능하게 구성되어 있는, 반도체 장치.
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