JP5151537B2 - パワー半導体素子 - Google Patents

パワー半導体素子 Download PDF

Info

Publication number
JP5151537B2
JP5151537B2 JP2008038636A JP2008038636A JP5151537B2 JP 5151537 B2 JP5151537 B2 JP 5151537B2 JP 2008038636 A JP2008038636 A JP 2008038636A JP 2008038636 A JP2008038636 A JP 2008038636A JP 5151537 B2 JP5151537 B2 JP 5151537B2
Authority
JP
Japan
Prior art keywords
die pad
lead terminal
source
emitter
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008038636A
Other languages
English (en)
Other versions
JP2009200148A (ja
Inventor
勝彦 後藤
秀夫 榎本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2008038636A priority Critical patent/JP5151537B2/ja
Publication of JP2009200148A publication Critical patent/JP2009200148A/ja
Application granted granted Critical
Publication of JP5151537B2 publication Critical patent/JP5151537B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Wire Bonding (AREA)

Description

この発明はＭＯＳＦＥＴなどを用いた半導体素子に関し、特に半導体素子内に異なる電極が繰り返し並んで配置されたパワー半導体素子に関する。
パワーＭＯＳＦＥＴ等の半導体素子は、スイッチング駆動用等として広く使用されている。
このような高出力半導体素子は、例えば、特開２００４−１０４００３号公報図４（特許文献１参照）に開示されているように絶縁性樹脂からなる封止体（パッケージ）１２に組み込まれており、封止体１２の一端からヘッダ１３が突き出し、他端は、ゲート（Ｇ）、中央にドレイン（Ｄ）、ソース（Ｓ）の各リード１４が突き出している。封止樹脂の内部には半導体チップ１がヘッダ１３の上面にドレイン電極を介して固定されている。中央のドレインのリードはヘッダ１３と一体になっており、ゲートおよびソースのリード１４はヘッダ１３から分離されており先端部分は樹脂の内部に埋め込まれている。半導体チップ１のゲートパッド３とゲートのリードの先端部分の間及びソースパッド４とソースのリードの先端部分の間は、それぞれ導電性のワイヤ１６で接続されている。
また、特開２００７−１７３７３１号公報図１（特許文献２参照）には、多数のＭＯＳトランジスタが密に並んでいる構成のＭＯＳパワートランジスタが開示されている。ＭＯＳトランジスタ集合部５１とゲート用アルミ配線パターン５４とを有する。ゲート用アルミ配線パターン５４は、ＭＯＳトランジスタ集合部５１を囲む枠部５５と、この枠部５５をＹ１−Ｙ２方向に横切る複数のゲート上面延在配線部６０−１〜６０−４とを有する。ゲート上面延在配線部６０−１〜６０−４は、ゲートＧの上面を覆う絶縁層７３の上面に、ゲートＧに沿って延在しており、一端は第１のＸ方向延在パターン部５６とつながっており、他端は第２のＸ方向延在パターン部５７とつながっている。
特開２００４−１０４００３号公報（第４図）
特開２００７−１７３７３１号公報（第１図）
しかし、特許文献１に記載のものは、半導体チップ１のゲートパッド３とゲートのリードの先端部分の間及びソースパッド４とソースのリードの先端部分の間は、それぞれ導電性のワイヤ１６で接続されているものの、半導体チップ１内にソース電極とゲート電極とが繰り返し並んで配置された構成については記載されていない。
また、特許文献２に記載のものは、多数のＭＯＳトランジスタが密に並んでいる構成のＭＯＳパワートランジスタが開示されているものの、ソース用パッド２６とドレイン用パッド２８はそれぞれソース用アルミ配線層２５、ドレイン用アルミ配線層２７で配線され、且つコンタクトホールでパターン間を接続しているのでＭＯＳトランジスタの構成が複雑であるという課題があった。
この発明は上記のような課題を解決するためになされたもので、互いに異なる電極が繰り返し並んで配置されている半導体素子内の電流の偏りを軽減し、過電流や熱集中による不都合が生じないパワー半導体素子を提供することを目的とする。
請求項１の発明に係るパワー半導体素子は、表面に、ゲート電極領域とソース電極領域とが交互に複数形成され、前記ゲート電極領域ごとに形成された複数のゲート電極パッドと前記ソース電極領域ごとに形成され、直線的に配置された複数のソース電極パッドとを有し、裏面をドレイン領域としたＭＯＳ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、ドレインリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のソース電極パッドに沿って平行に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させソースリード端子とした金属フレームのソース用インナーリードと、前記ゲート電極パッド周辺の前記ダイパッドの外側他端に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させゲートリード端子とした金属フレームのゲート用インナーリードと、前記複数のソース電極パッドと前記ソース用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のゲート電極パッドと前記ゲート用インナーリードとをそれぞれ電気接続する複数の第２金属線と、前記ダイパッド、ソース用インナーリード、ゲート用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記ドレイン用リード端子、前記ソース用リード端子及び前記ゲート用リード端子は露出させた封止体とを備え、前記複数のソース電極パッドは、前記ソース用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のゲート電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたものである。
請求項２の発明に係るパワー半導体素子は、表面に、ベース電極領域とエミッタ電極領域とが交互に複数形成され、前記ベース電極領域ごとに形成された複数のベース電極パッドと前記エミッタ電極ごとに形成され、直線的に配置された複数のエミッタ電極パッドとを有し、裏面をコレクタ領域としたバイポーラ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、コレクタリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のエミッタ電極パッドに沿って平行に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させエミッタリード端子とした金属フレームのエミッタ用インナーリードと、前記ベース電極パッド周辺の前記ダイパッドの外側他端に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させベースリード端子とした金属フレームのベース用インナーリードと、前記複数のエミッタ電極パッドと前記エミッタ用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のベース電極パッドと前記ベース用インナーリードとをそれぞれ電気接続する複数の第２金属線と、前記ダイパッド、エミッタ用インナーリード、ベース用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記コレクタ用リード端子、前記エミッタ用リード端子及び前記ベース用リード端子は露出させた封止体とを備え、前記複数のエミッタ電極パッドは、前記エミッタ用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のベース電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたものである。
請求項３の発明に係るパワー半導体素子は、表面に、ゲート電極領域とソース電極領域とが交互に複数形成され、前記ゲート電極領域ごとに形成され、直線的に配置された複数のゲート電極パッドと前記ソース電極領域ごとに形成され、直線的に配置された複数のソース電極パッドとを有し、裏面をドレイン領域としたＭＯＳ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、ドレインリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のソース電極パッドに沿って平行に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させソースリード端子とした金属フレームのソース用インナーリードと、前記ダイパッドの外側他端に前記複数のゲート電極パッドに沿って平行に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させゲートリード端子とした金属フレームのゲート用インナーリードと、前記複数のソース電極パッドと前記ソース用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のゲート電極パッドと前記ゲート用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第２金属線と、前記ダイパッド、ソース用インナーリード、ゲート用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記ドレイン用リード端子、前記ソース用リード端子及び前記ゲート用リード端子は露出させた封止体とを備え、前記複数のソース電極パッドは、前記ソース用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のゲート電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたものである。
請求項４の発明に係るパワー半導体素子は、表面に、ベース電極領域とエミッタ電極領域とが交互に複数形成され、前記ベース電極領域ごとに形成され、直線的に配置された複数のベース電極パッドと前記エミッタ電極領域ごとに形成され、直線的に配置された複数のエミッタ電極パッドとを有し、裏面をコレクタ領域としたバイポーラ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、コレクタリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のエミッタ電極パッドに沿って平行に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させエミッタリード端子とした金属フレームのエミッタ用インナーリードと、前記ダイパッドの外側他端に前記複数のベース電極パッドに沿って平行に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させベースリード端子とした金属フレームのベース用インナーリードと、前記複数のエミッタ電極パッドと前記エミッタ用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のベース電極パッドと前記ベース用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第２金属線と、前記ダイパッド、エミッタ用インナーリード、ベース用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記コレクタ用リード端子、前記エミッタ用リード端子及びベース用リード端子は露出させた封止体とを備え、前記複数のエミッタ電極パッドは、前記エミッタ用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のベース電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたものである。
請求項５の発明に係るパワー半導体素子は、互いに平行する複数の前記第１金属線が等間隔で接続することを特徴とする請求項１乃至４のいずれか１項に記載のものである。
請求項１に係る発明によれば、ＭＯＳ型の半導体素子の表面に複数のソース電極パッドとソース用インナーリードとを互いに平行する金属線を用いて電気接続し、ソース用リード端子を経由させて電流を流すので、大電力の電流がドレインとソース間に流れても過電流や熱集中によるソース電極パッドの剥がれや金属線の溶断を防止できる効果がある。
請求項２に係る発明によれば、バイポーラ型の半導体素子の表面に複数のエミッタ電極パとエミッタ用インナーリードとを互いに平行する金属線を用いて電気接続し、エミッタ用リード端子を経由させて電流を流すので、大電力の電流がコレクタとエミッタ間に流れても過電流や熱集中によるエミッタ電極パッドの剥がれや金属線の溶断を防止できる効果がある。
請求項３に係る発明によれば、ＭＯＳ型の半導体素子の表面に複数のゲート電極パッドと複数のソース電極パッドとを対向して設置し、互いに平行する金属線を用いてゲート電極パッドとゲート用インナーリード、及びソース電極パッドとソース用インナーリードをそれぞれ接続し、ゲート用リード端子及びソース用リード端子を経由させて電流を流すので、ゲート回路のインダクタンスを低下させると共にゲート回路の信号線路に大きな静電気や大電力の電流が流れても過電流や熱集中によるゲート電極パッドの剥がれや金属線の溶断を防止できる効果がある。
請求項４に係る発明によれば、バイポーラ型の半導体素子の表面に複数のベース電極パッドと複数のエミッタ電極パッドとを対向して設置し、互いに平行する金属線を用いてベース電極パッドとベース用インナーリード、及びエミッタ電極パッドとエミッタ用インナーリードをそれぞれ接続し、ベース用リード端子及びエミッタ用リード端子を経由させて電流を流すので、ベース回路のインダクタンスを低下させると共にベース回路の信号線路に大きな静電気や大電力の電流が流れても過電流や熱集中によるベース電極パッドの剥がれや金属線の溶断を防止できる効果がある。
請求項５に係る発明によれば、互いに平行して接続される金属線は等ピッチで接続されるので、安定した金属線のワイヤボンド接続が可能で、局所的に変化するインナーリードのインダクタンスの差異が緩和され、インナーリード領域に流れる金属線の電流が均一になり安定した電流経路を形成できる効果がある。
実施の形態１．
以下、この発明の実施の形態１について図１を用いて説明する。図１は実施の形態１によるパワー半導体素子の構成図であり、図１（ａ）はパワー半導体素子の平面図、図１（ｂ）はパワー半導体素子の断面図である。図１において、１は裏面をドレイン領域としたＭＯＳ型の半導体チップ（高出力絶縁ゲート電界効果トランジスタ 高出力ＭＯＳＦＥＴとも呼ぶ）であり、１ａは半導体チップ１の表面に形成したソース電極パッド、１ｂは半導体チップ１の表面に形成したゲート電極パッドである。２は半導体チップ１のドレイン領域を導電性ダイボンド材などで接着して載置すると共に一方側に延在させ突出部を形成した燐青銅板や金属ブロックなどの金属フレームで構成したダイパッド、２ａはダイパッド２の細長形状の突出部であり、ドレインリード端子と呼ぶ。
３はダイパッド２の外側一端周辺にソース電極パッド１ａに沿って平行に配置すると共に一方の終端をドレインリード端子２ａに沿って延在させ突出部を形成した金属フレームで構成した数ミリ幅のソース用インナーリード、３ａはソース用インナーリード３の突出部であり、ソースリード端子と呼ぶ。
４はゲート電極パッド１ｂ周辺のダイパッド２の外側他端に配置すると共に一方の終端を前記ドレインリード端子２ａに沿って延在させ突出部を形成した金属フレームで構成したゲート用インナーリード、４ａはゲート用インナーリード４の突出部であり、ゲートリード端子と呼ぶ。
５はソース電極パッド１ａとソース用インナーリード３とを電気接続する３０μｍφ〜５０μｍφ程度のアルミ線や金線などの線材を用いた互いに平行なワイヤ（第１金属線）、６はゲート電極パッド１ｂとゲート用インナーリード４とを電気接続するアルミ線や金線などの線材を用いたワイヤ（第２金属線）、７はダイパッド２、ソース用インナーリード３、ゲート用インナーリード４をエポキシ樹脂などの絶縁性樹脂で固着すると共に第１金属線５及び第２金属線６を絶縁性樹脂で封止し、ドレイン用リード端子２ａ、ソース用リード端子３ａ及びゲート用リード端子４ａを露出させた封止体（パッケージ）である。図中、同一符号は同一又は相当部分を示す。
次に構成及び動作について説明する。パッケージ７は一端からドレインリード端子２ａソースリード端子３ａ、ゲートリード端子４ａが露出している。また、パッケージ７の内部には半導体チップ１がダイパッド２の上面にドレイン電極（ドレイン領域）を介して固定されている。中央のドレインリード端子２ａはダイパッド２と一体になっている。ソースリード端子３ａはパッケージ７の内部で半導体チップ１に沿って平行に延びたソース用インナーリード３と一体になっており、ゲートリード端子４ａも同様にパッケージ７の内部で半導体チップ１に平行に延びたゲート用インナーリード４と一体になっている。半導体チップ１の上面のソース電極パッド１ａとソース用インナーリード３との間はワイヤ５ａ〜５ｆにより接続されており、同様にゲート電極パッド１ｂとゲート用インナーリード４との間もワイヤ６ａ〜６ｅにより接続されている。
図２は、図１で示したパワー半導体素子の半導体チップ周囲の部分拡大平面図である。図２において、９は半導体チップ１表面のソース側電極領域（ソース領域）、１０は半導体チップ１表面のゲート側電極領域（ゲート領域）である。半導体チップ１にはソース領域９とゲート領域１０とが交互に配置されている。各ソース領域９にはワイヤボンディングエリアとしてソース電極パッド１ａがあり、同様にゲート電極にはゲート電極パッド（ボンディングエリア）１ｂがある。ソース電極パッド１ａ、ゲート電極パッド１ｂは半導体チップ１の辺から等距離の位置に等間隔で配置されている。ソース用インナーリード３はチップに沿ってチップの辺に平行に延びている。各ソース電極パッド１ａとソース用インナーリード３の間はワイヤ５によって接続されているが、各ソース電極パッド１ａとソース用インナーリード３との距離は一定なのでワイヤ５の長さはすべて同じ長さとなる。ゲート側のワイヤ６に関してもソース側の場合と同様ですべて同じ長さとなる。図中、図１と同一符号は同一又は相当部分を示す。
ワイヤは抵抗（Ｒ）やインダクタンス（Ｌ）成分を持っており、ワイヤが長いほどその値が大きくなる。インダクタンス成分は交流(角周波数ω)に対してインピーダンスｊωＬを持つため、その分、電流が流れにくくなる。また、ＭＯＳＦＥＴが動作しているとき、電流はドレイン−ソース間に流れる。
以上から実施の形態１によれば、ソース領域９へのワイヤ５の長さがすべて同じなので、各ワイヤ５のインピーダンスが均等なので電流が特定のワイヤ５に偏って集中することがなく、その結果、局所的な温度上昇による接合破壊、焼損故障は軽減される。
すなわち、インピーダンスは同一になり、各ソース領域に均一に電流が分配されるため、特定のソース領域に電流が集中することが無い。なおソース用インナーリード３は数ミリ幅の幅広サイズなのでワイヤ５の径に較べて大きいため、ソース用インナーリード３の抵抗損失は低く無視できる。
実施の形態２．
実施の形態１では、電界効果トランジスタ（ＭＯＳＦＥＴ）の場合について説明したが、ソースをエミッタとし、ゲートをベースとし、ドレインをコネクタとすることによりバイポーラ・ジャンクション・トランジスタ（ＢＪＴ）などのバイポーラ型のパワー半導体素子であっても実施の形態１で説明した効果と同様の効果を奏する。
実施の形態３．
実施の形態１ではゲート用インナーリードはソース用インナーリードと対称構成とし、ワイヤも平行して電気接続させたが実施の形態３ではゲート用インナーリードを短くしてゲート電極パッドとゲート用インナーリードとをワイヤで接続する場合について説明する。
図３は実施の形態３によるパワー半導体素子の半導体チップ周囲の部分拡大平面図である。図３において、２０はゲート電極パッド１ｂ周辺のダイパッド２の外側他端に配置すると共に一方の終端を実施の形態１に準じてドレインリード端子２ａ（図示せず）に沿って延在させ突出部を形成した金属フレームで構成したゲート用インナーリードである。６０はゲート電極パッド１ｂとゲート用インナーリード２０とを電気接続するアルミ線や金線などの線材を用いたワイヤ（第２金属線）である。その他の構成は実施の形態１で説明した構造に準ずるものとする。図中、図１と同一符号は同一又は相当部分を示す。
次に動作について説明する。図３ではゲート用インナーリード２０は個別に配置されたゲート電極パッド１ｂのそれぞれからワイヤ６０ａ、６０ｂ、６０ｃにより集中的に電気接続した構造となっている。ゲート用インナーリード２０はゲート回路から入力された微少信号をゲート信号入力として取り扱うので大電流が流れることはない。信号線路に大きな静電気やノイズ電力の影響がある場合にはサージアブゾーバなどの保護用素子をゲート回路の信号線路に挿入することで対処可能である。従ってパワー半導体素子はドレインーソース間の大電流の集中による不都合を防止するために使用しても良い。
以上からＭＯＳ型の半導体素子の表面に複数のソース電極パッドとソース用インナーリードとを互いに平行する金属線を用いて電気接続し、ソース用リード端子を経由させて電流を流すことで大電力の電流がドレインとソース間に流れても過電流や熱集中によるソース電極パッドの剥がれや金属線の溶断を防止できる効果がある。
実施の形態４．
実施の形態３では、電界効果トランジスタ(ＭＯＳＦＥＴ)の場合について説明したが、ソースをエミッタとし、ゲートをベースとし、ドレインをコネクタとすることによりバイポーラ・ジャンクション・トランジスタ（ＢＪＴ）などのバイポーラ型のパワー半導体素子であっても実施の形態３で説明した効果と同様の効果を奏する。
この発明の実施の形態１によるパワー半導体素子の構成図であり、図１（ａ）は平面図、図１（ｂ）は断面図である。 この発明の実施の形態１によるパワー半導体素子の半導体チップ周囲の部分拡大平面図である。 この発明の実施の形態３によるパワー半導体素子の半導体チップ周囲の部分拡大平面図である。
符号の説明
１・・半導体チップ １ａ・・ソース電極パッド １ｂ・・ゲート電極パッド
２・・ダイパッド ２ａ・・ドレインリード端子
３・・ソース用インナーリード ３ａ・・ソースリード端子
４・・ゲート用インナーリード ４ａ・・ゲートリード端子
５・・第１金属線（ワイヤ） ６・・第２金属線（ワイヤ）
７・・封止体（パッケージ）
９・・ソース電極領域（ソース領域） １０・・ゲート電極領域（ゲート領域）
２０・・ゲート用インナーリード ６０・・第２金属線（ワイヤ）

Claims (5)

  1. 表面に、ゲート電極領域とソース電極領域とが交互に複数形成され、前記ゲート電極領域ごとに形成された複数のゲート電極パッドと前記ソース電極領域ごとに形成され、直線的に配置された複数のソース電極パッドとを有し、裏面をドレイン領域としたＭＯＳ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、ドレインリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のソース電極パッドに沿って平行に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させソースリード端子とした金属フレームのソース用インナーリードと、前記ゲート電極パッド周辺の前記ダイパッドの外側他端に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させゲートリード端子とした金属フレームのゲート用インナーリードと、前記複数のソース電極パッドと前記ソース用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のゲート電極パッドと前記ゲート用インナーリードとをそれぞれ電気接続する複数の第２金属線と、前記ダイパッド、ソース用インナーリード、ゲート用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記ドレイン用リード端子、前記ソース用リード端子及び前記ゲート用リード端子は露出させた封止体とを備え、前記複数のソース電極パッドは、前記ソース用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のゲート電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたパワー半導体素子。
  2. 表面に、ベース電極領域とエミッタ電極領域とが交互に複数形成され、前記ベース電極領域ごとに形成された複数のベース電極パッドと前記エミッタ電極ごとに形成され、直線的に配置された複数のエミッタ電極パッドとを有し、裏面をコレクタ領域としたバイポーラ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、コレクタリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のエミッタ電極パッドに沿って平行に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させエミッタリード端子とした金属フレームのエミッタ用インナーリードと、前記ベース電極パッド周辺の前記ダイパッドの外側他端に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させベースリード端子とした金属フレームのベース用インナーリードと、前記複数のエミッタ電極パッドと前記エミッタ用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のベース電極パッドと前記ベース用インナーリードとをそれぞれ電気接続する複数の第２金属線と、前記ダイパッド、エミッタ用インナーリード、ベース用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記コレクタ用リード端子、前記エミッタ用リード端子及び前記ベース用リード端子は露出させた封止体とを備え、前記複数のエミッタ電極パッドは、前記エミッタ用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のベース電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたパワー半導体素子。
  3. 表面に、ゲート電極領域とソース電極領域とが交互に複数形成され、前記ゲート電極領域ごとに形成され、直線的に配置された複数のゲート電極パッドと前記ソース電極領域ごとに形成され、直線的に配置された複数のソース電極パッドとを有し、裏面をドレイン領域としたＭＯＳ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、ドレインリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のソース電極パッドに沿って平行に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させソースリード端子とした金属フレームのソース用インナーリードと、前記ダイパッドの外側他端に前記複数のゲート電極パッドに沿って平行に配置すると共に一方の終端を前記ドレインリード端子に沿って延在させゲートリード端子とした金属フレームのゲート用インナーリードと、前記複数のソース電極パッドと前記ソース用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のゲート電極パッドと前記ゲート用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第２金属線と、前記ダイパッド、ソース用インナーリード、ゲート用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記ドレイン用リード端子、前記ソース用リード端子及び前記ゲート用リード端子は露出させた封止体とを備え、前記複数のソース電極パッドは、前記ソース用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のゲート電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたパワー半導体素子。
  4. 表面に、ベース電極領域とエミッタ電極領域とが交互に複数形成され、前記ベース電極領域ごとに形成され、直線的に配置された複数のベース電極パッドと前記エミッタ電極領域ごとに形成され、直線的に配置された複数のエミッタ電極パッドとを有し、裏面をコレクタ領域としたバイポーラ型の半導体チップと、この半導体チップを載置すると共に一方側に延在させて細長の突出部を形成し、コレクタリード端子とした金属フレームのダイパッドと、このダイパッドの外側一端に前記複数のエミッタ電極パッドに沿って平行に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させエミッタリード端子とした金属フレームのエミッタ用インナーリードと、前記ダイパッドの外側他端に前記複数のベース電極パッドに沿って平行に配置すると共に一方の終端を前記コレクタリード端子に沿って延在させベースリード端子とした金属フレームのベース用インナーリードと、前記複数のエミッタ電極パッドと前記エミッタ用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第１金属線と、前記複数のベース電極パッドと前記ベース用インナーリードとをそれぞれ電気接続し、互いに平行する複数の第２金属線と、前記ダイパッド、エミッタ用インナーリード、ベース用インナーリードをエポキシ樹脂で固着すると共に前記第１金属線及び前記第２金属線をエポキシ樹脂で封止し、前記コレクタ用リード端子、前記エミッタ用リード端子及びベース用リード端子は露出させた封止体とを備え、前記複数のエミッタ電極パッドは、前記エミッタ用インナーリードが形成された前記ダイパッドの外側一端寄りに形成され、前記複数のベース電極パッドは、前記ダイパッドの外側一端に対して反対側である前記ダイパッドの外側他端寄りに形成されたパワー半導体素子。
  5. 互いに平行する複数の前記第１金属線は等間隔で接続することを特徴とする請求項１乃至４のいずれか１項に記載のパワー半導体素子。
JP2008038636A 2008-02-20 2008-02-20 パワー半導体素子 Expired - Fee Related JP5151537B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008038636A JP5151537B2 (ja) 2008-02-20 2008-02-20 パワー半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008038636A JP5151537B2 (ja) 2008-02-20 2008-02-20 パワー半導体素子

Publications (2)

Publication Number Publication Date
JP2009200148A JP2009200148A (ja) 2009-09-03
JP5151537B2 true JP5151537B2 (ja) 2013-02-27

Family

ID=41143369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008038636A Expired - Fee Related JP5151537B2 (ja) 2008-02-20 2008-02-20 パワー半導体素子

Country Status (1)

Country Link
JP (1) JP5151537B2 (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3675603B2 (ja) * 1997-03-19 2005-07-27 株式会社ルネサス東日本セミコンダクタ 半導体装置

Also Published As

Publication number Publication date
JP2009200148A (ja) 2009-09-03

Similar Documents

Publication Publication Date Title
US8629467B2 (en) Semiconductor device
JP5413471B2 (ja) 電力用半導体装置
JP4459883B2 (ja) 半導体装置
JP5272191B2 (ja) 半導体装置および半導体装置の製造方法
JP5029078B2 (ja) 電力用半導体装置
US10037932B2 (en) Semiconductor device and method of manufacturing the same
JP2015076562A (ja) パワーモジュール
JP2011129875A (ja) 半導体装置及びそのリードフレーム
US20210037674A1 (en) Packaged power electronic device, in particular bridge circuit comprising power transistors, and assembling process thereof
JPWO2016024445A1 (ja) 半導体装置
KR20150038364A (ko) 전력용 반도체 장치
US20220254764A1 (en) Semiconductor device
KR100773289B1 (ko) 반도체 장치
US9842795B2 (en) Lead and lead frame for power package
JP2020519027A (ja) 半導体モジュール
JP5151537B2 (ja) パワー半導体素子
JP2008131017A (ja) 半導体装置
JP2019212828A (ja) 半導体装置
US20240170375A1 (en) Semiconductor device
JP2013187266A (ja) リードフレーム及び半導体モジュール
WO2023176332A1 (ja) 電子装置
WO2023140046A1 (ja) 半導体装置
WO2022153902A1 (ja) 半導体装置
WO2023112743A1 (ja) 電子装置
WO2023112735A1 (ja) 電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120524

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120724

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121011

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151214

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees