JP2021047057A - 半導体装置、および、パワーデバイス - Google Patents

Abstract

【課題】出力電流及び／又は過電流検出を備えた半導体装置の回路面積を小さくする。【解決手段】半導体装置は、負荷に電力供給を行う出力トランジスタと、出力トランジスタの負荷電流を検出するためのセンストランジスタと、センストランジスタの出力に並列に接続される第１と第２のトランジスタと、反転入力が出力トランジスタの出力に接続され、非反転入力がセンストランジスタの出力に接続され、出力が第１と第２のトランジスタのゲートに接続される増幅器と、第１のトランジスタの出力に接続される第１の電圧変換器と、第１の電圧変換器の出力電圧と所定電圧とを比較する比較器と、を備える。【選択図】図２

Description

本発明は半導体装置に関し、特にＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）に関する。

自動車のモータやＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）といった負荷を駆動するためにＩＰＤが使用される。ＩＰＤでは、負荷へ電力供給を行うパワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）で構成されるチップと、パワーＭＯＳＦＥＴを制御するための制御回路で構成されるチップとが１つのパッケージとなっている。

ＩＰＤで負荷を駆動する際、２つの理由で負荷に流れる電流、すなわちパワーＭＯＳＦＥＴに流れる電流を監視する必要がある。１つ目の理由は、負荷を高精度で電流制御するためである。例えば負荷がモータの場合、負荷に流れる電流が所定の電流値となるようにＰＷＭ制御が行われる。従って、パワーＭＯＳＦＥＴに流れる電流を高精度で検出する必要がある。もう１つの理由は、過電流保護のためである。例えば負荷に短絡故障が発生すると、パワーＭＯＳＦＥＴに過電流が流れ損傷する可能性がある。従って、パワーＭＯＳＦＥＴに所定値以上の電流が流れていないかを検出する必要がある。

特許文献１には負荷電流を検出するための技術が記載されている。また、特許文献２と特許文献３には、過電流を検出するための技術が記載されている。

特開２０１６−２００５７０号公報 特開２０１３−２５５１１７号公報 特開２０１０−１９３０３４号公報

いずれの特許文献も、パワーＭＯＳＦＥＴに流れる電流の検出は、パワーＭＯＳＦＥＴと並列に設けられるセンスＭＯＳを用いて行われる。上述した負荷電流の検出と過電流の検出とを同時に実現するための技術についての記載はないが、センスＭＯＳを２つ設けることで２つの電流検出の実現は可能である。しかしながらこの場合、チップ面積の増大につながる。

その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。

一実施の形態に係る半導体装置は、負荷に電力供給を行う出力トランジスタと、出力トランジスタの負荷電流を検出するためのセンストランジスタと、センストランジスタの出力に並列に接続される第１と第２のトランジスタと、反転入力が前記出力トランジスタの出力に接続され、非反転入力が前記センストランジスタの出力に接続され、出力が前記第１と第２のトランジスタのゲートに接続される増幅器と、前記第１のトランジスタの出力に接続される第１の電圧変換器と、前記第１の電圧変換器の出力電圧と所定電圧とを比較する比較器と、を備える。

一実施の形態に係る半導体装置では、出力電流検出及び／又は過電流検出を備えた半導体装置において回路面積を小さくすることが可能となる。

図１は実施の形態１に係る電子制御装置のブロック図である。 図２は実施の形態１に係るＩＰＤの回路図である。 図３は実施の形態１に係るＳＲラッチの回路図である。 図４は実施の形態１に係る定電圧源の回路図である。 図５は実施の形態１に係る定電圧源の回路図である。 図６は実施の形態１に係るＩＰＤの構造図である。 図７は実施の形態１に係るＩＰＤの断面図である。 図８は実施の形態１に係るＩＰＤの動作を示すタイミングチャートである。 図９は実施の形態１に係るＩＰＤの動作を示すタイミングチャートである。 図１０は変形例１に係る電子制御装置のブロック図である。 図１１は変形例２に係るＩＰＤの回路図である。 図１２は変形例２に係るＩＰＤの動作を示すタイミングチャートである。 図１３は変形例２に係るＩＰＤの動作を示すタイミングチャートである。 図１４は実施の形態２に係るＩＰＤの回路図である。 図１５は実施の形態２に係るＩＰＤの接続図である。 図１６は実施の形態２に係るＩＰＤの接続図である。 図１７は実施の形態２に係るＩＰＤの接続図である。 図１８は実施の形態２に係るＩＰＤの接続図である。 図１９は実施の形態２に係るＩＰＤの接続図である。 図２０は実施の形態２に係るＩＰＤの接続図である。

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。

［実施の形態１］
（電子制御装置の構成）
図１は、実施の形態１に係る電子制御装置１０の構成を示すブロック図である。

電子制御装置１０は、図１に示されるように、電力制御ユニット１１、バッテリ１４、負荷１５で構成される。電力制御ユニット１１は、例えば車載用のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）であり、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１２とＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）１３で構成される。

ＩＰＤ１３は、バッテリまたは上流側の電力制御ユニットから電力が供給され、ＭＣＵ１２からの制御により負荷１５への電力供給を制御する。ＩＰＤ１３は、パワーＭＯＳＦＥＴやＩＧＢＴ等のパワー半導体素子、制御回路、出力回路を備えたパワーデバイスである。詳細は後述する。

ＭＣＵ１２は、制御対象の負荷１５(例えばモータやＬＥＤ)が所望の動作となるようにＩＰＤ１３に対して制御信号を出力する。また、制御の際にはＩＰＤ１３からの出力信号（フィードバック信号）を参照する。詳細は後述する。

図２は、ＩＰＤ１３の詳細回路図である。ＩＰＤ１３は、出力回路と制御回路とを備える。本実施の形態では、出力回路と制御回路のそれぞれは別のチップで構成されるため、それぞれを第１のチップ（以下、出力チップと称する）１６、第２のチップ（以下、制御チップと称する）１７と呼ぶ。出力チップ１６と制御チップ１７とは、チップ間ボンディングワイヤ２４〜２８で接続される。

出力チップ１６は、負荷１５への電力供給を行うための回路であり、第１のパワートランジスタ２２を有する。更に、後述する制御チップ１７で負荷１５への出力電流を検知するために第２のパワートランジスタ２３を有する。第１のパワートランジスタ２２と第２のパワートランジスタ２３はパワーＭＯＳＦＥＴやＩＧＢＴで構成されるが、ここでは簡略化のため、それぞれ出力ＭＯＳ２２、センスＭＯＳ２３と呼ぶ。出力ＭＯＳ２２は、負荷１５に直接電力供給を行う出力トランジスタである。センスＭＯＳ２３は、出力ＭＯＳ２２に流れる負荷電流を検出するためのセンストランジスタである。ここで、センスＭＯＳ２３は、出力ＭＯＳ２２と相似構造、すなわちチャネル幅のみが異なり、断面構造及び単位チャネル幅当たりの特性が等しいものである。

電源端子２０には外部電源１８（バッテリや上流の電力制御ユニット）が接続される。出力チップ電源１９は、外部電源１８から供給される電源電圧であり、出力ＭＯＳ２２、センスＭＯＳ２３に電源電圧が供給される。なお、本実施の形態ではいわゆる縦型のパワーデバイス構造を用いる（詳細は後述）。出力ＭＯＳ２２とセンスＭＯＳ２３のドレインはデバイスの裏面に位置することになるため、出力チップ電源１９と電源端子２０とは裏面を経由して接続される（裏面接続３０）。

出力ＭＯＳ２２のドレインは出力チップ電源１９に接続され、ゲートはチップ間ボンディングワイヤ２７を経由して制御チップのコントローラ３４に接続される。センスＭＯＳ２３のドレインとゲートも出力ＭＯＳ２２と同様である。出力ＭＯＳ２２の出力信号は、出力端子２１に接続される負荷１５と、チップ間ボンディングワイヤ２４を経由して制御チップ１７とに出力される。センスＭＯＳ２３の出力信号は、チップ間ボンディングワイヤ２５、２６を経由して制御チップ１７に出力される。

出力チップ電源１９は、チップ間ボンディングワイヤ２８を経由して制御チップ１７に接続され、制御チップ電源２９として使われる。制御チップ電源２９は、制御チップ１７内の後述する各回路に供給される。

次に制御チップ１７について説明する。制御チップ１７は、出力チップ１６の制御と、負荷１５への出力電流を検知する回路である。制御チップ１７は、増幅器（以下、アンプと称する）３１、Ｐ型トランジスタ３２、３３、コントローラ３４、ラッチ回路であるＳＲラッチ３５、比較器（以下、コンパレータと称する）３６、定電圧源３７、第１の電圧変換器（以下、抵抗と称する）３８を有する。Ｐ型トランジスタ３２は第２のトランジスタと言うことができ、Ｐ型トランジスタ３３は第１のトランジスタと言うことができる。

コントローラ３４は、入力端子３９に接続されたＭＣＵ１２からの制御信号に応じて、出力ＭＯＳ２２とセンスＭＯＳ２３のゲート駆動信号を生成する。なお、ゲート駆動信号は実際にはチャージポンプにより生成されるが、図２では省略している。また、コントローラ３４は、ＳＲラッチ３５の出力信号に基づいて、出力ＭＯＳ２２が過電流出力状態になっているかどうかを判断する機能も有する。過電流出力状態と判断した場合は、異常信号４３を出力端子である外部端子４１からＭＣＵ１２に出力する。詳細は後述する。

トランジスタ３２と３３のソースは、チップ間ボンディングワイヤ２６を経由してセンスＭＯＳ２３の出力であるソースに並列に接続される。トランジスタ３２のドレインは、抵抗３８の一端に接続される。抵抗３８の他端はコントローラ３４に接続されるとともに、リード−チップ間ボンディングワイヤを介して外部端子４０に接続される。外部端子４０はグランドに接続される。トランジスタ３３のドレインは、リード−チップ間ボンディングワイヤを介して外部端子４１に接続される。外部端子４１は、ＭＣＵ１２が接続されるとともに、第２の電圧変換器（以下、外部抵抗と称す）４２を介してグランドに接続される。

抵抗３８の一端（ノードＮ１）は、コンパレータ３６の−端子に接続される。抵抗３８の他端は、定電圧源３７を介してコンパレータ３６の＋端子に接続される。コンパレータ３６の出力は、ＳＲラッチ３５のＳ（セット）端子に接続される。ＳＲラッチのＱ出力は、コントローラ３４に接続される。

アンプ３１の非反転入力（＋）は、チップ間ボンディングワイヤ２４を経由して出力ＭＯＳ２２の出力であるソースに接続される。アンプ３１の反転入力（−）は、チップ間ボンディングワイヤ２５を経由してセンスＭＯＳ２３の出力であるソースに接続される。アンプ３１の出力は、トランジスタ３２と３３のゲートに接続される。

ここで、アンプ３１とトランジスタ３２、３３の接続関係に着目すると、アンプ３１は、トランジスタ３２、３３を介して負帰還となっている。従って、イマジナリーショートにより、アンプ３１は、非反転入力（出力ＭＯＳ２２のソース）と反転入力（センスＭＯＳ２３のソース）とが同電位となるように、トランジスタ３２、３３のゲート電圧を制御する。結果として、出力ＭＯＳ２２のソースとセンスＭＯＳ２３のソースは同電位となり、出力ＭＯＳ２２のドレインとセンスＭＯＳ２３のドレインは同電位となり、出力ＭＯＳ２２のゲートとセンスＭＯＳ２３のゲートは同電位となる。上述した通り、出力ＭＯＳ２２とセンスＭＯＳ２３はチャネル幅のみ異なる。出力ＭＯＳ２２のチャネル幅をＷ２２、センスＭＯＳ２３のチャネル幅をＷ２３とすると、出力ＭＯＳ２２に流れる電流ＩＯＵＴとセンスＭＯＳ２３に流れる電流ＩＳの関係は、ＩＳ＝ＩＯＵＴ×Ｗ２３／Ｗ２２（式１）となる。

センスＭＯＳ２３に流れる電流ＩＳは、トランジスタ３２、３３に分流する。トランジスタ３３に流れる電流をＩＳ１、トランジスタ３２に流れる電流をＩＳ２とすると、ＩＳ＝ＩＳ１＋ＩＳ２（式２）となる。また、トランジスタ３２と３３は、ソースとゲートが共通になっている。トランジスタ３２と３３をチャネル幅のみ異なる相似構造とし、トランジスタ３２のチャネル幅をＷ３２、トランジスタ３３のチャネル幅をＷ３３とすると、ＩＳ２＝ＩＳ１×Ｗ３２／Ｗ３３（式３）となる。

（式２）（式３）から、ＩＳ１＝ＩＳ／（１＋Ｗ３２／Ｗ３３）となる。外部抵抗４２の抵抗値をＲ４２とすると、ＭＣＵに出力される電圧（ノードＮ２の電圧）は、Ｒ４２×ＩＳ１＝Ｒ４２×ＩＳ／（１＋Ｗ３２／Ｗ３３）となる。これは（式１）により、Ｒ４２×（ＩＯＵＴ×Ｗ２３／Ｗ２２）／（１＋Ｗ３２／Ｗ３３）となる。よって、ＭＣＵ１２は、出力された電圧値から電流ＩＯＵＴを算出することが可能となる。ＭＣＵ１２は電流ＩＯＵＴを検知することで、負荷１５の制御精度を上げることが可能となる。なお、言うまでもないが、電圧値の計測には、ＭＣＵ１２内蔵あるいは外付けのＡ／Ｄコンバータ（いずれも不図示）が使用される。

次にコンパレータ３６に着目する。抵抗３８の抵抗値をＲ３８とすると、コンパレータ３６の−端子の電圧（ノードＮ１の電圧）は、Ｒ３８×ＩＳ２となる。これは、（式１）（式２）（式３）より、Ｒ３８×（ＩＯＵＴ×Ｗ２３／Ｗ２２）／（１＋Ｗ３３／Ｗ３２）となる。よって、定電圧源３７の電圧Ｖ３７を所定の値に設定することにより、コンパレータ３６は、電流ＩＯＵＴが所定の値（Ｒ３８、Ｗ２２、Ｗ２３、Ｗ３２、Ｗ３３とで決まる値）以上となっているかどうかを検出することになる。本実施の形態では、電圧Ｖ３７は、負荷１５に短絡故障が発生したことを検知できるような電圧値に設定する。負荷１５で短絡故障、例えば地絡故障が発生すると、出力端子２１からグランドに向けて大電流が流れ、電流ＩＯＵＴが増大する（過電流出力状態）。電圧Ｖ３７を通常動作では発生しえない電圧値とすることで、負荷１５の短絡故障を検出することが可能となる。つまり、コンパレータ３６の比較結果に応じて、負荷１５への過電流を検出することができる。

ＳＲラッチ３５は、Ｓ（セット）端子にコンパレータ３６の出力信号が接続され、Ｒ（リセット）端子にＭＣＵ１２からのリセット信号が接続される（不図示）。図３は、ＳＲラッチ３５の一例である。図３が示す通り、ＳＲラッチ３５は、Ｒ端子がロウレベル（以下、Ｌｏと記す）の時はハイレベル（以下、Ｈｉと記す）を出力する（リセット状態）。ＳＲラッチ３５は、Ｒ端子がＨｉ、Ｓ端子がＨｉの時はＨｉを出力するが、Ｈｉ出力はラッチしない。ＳＲラッチ３５は、Ｒ端子がＨｉ、Ｓ端子がＬｏの時はＬｏを出力し、かつＬｏ出力をラッチする。つまりＬｏ出力をラッチした状態でＳ端子がＬｏからＨｉに変わっても、ＳＲラッチの出力はＬｏのままである。すなわち、ＳＲラッチ３５は、ＭＣＵ１２によってリセットされた後、コンパレータ３６がＶ３７＜Ｒ３８×ＩＳ２を検出した場合に、Ｌｏをラッチすることになる。本実施の形態では、上述した通り、負荷１５で短絡故障が発生すると、ＳＲラッチ３５にＬｏがラッチされることになる。

トランジスタ３２と３３は、センスＭＯＳ２３が流すことができる電流値を上回る電流能力であるとする。また、抵抗３８は、電流ＩＳ２を電圧変換するためのもので、ゲート−ドレインをショートさせたディプレッション型ＮＭＯＳトランジスタを用いてもよい。

図４は、定電圧源３７の一例である。制御チップ電源２９に接続された定電流源４４と、カソードがグランドに接続されたダイオード４５との中間電位を出力電圧とした回路である。図５は、定電流源４４として、ゲートとソースを接続したディプレッション型ＮＭＯＳトランジスタ４６を用いた場合の定電圧源３７の一例である。

再び、コントローラ３４について説明する。上述した通り、ＳＲラッチ３５は、負荷１５に短絡故障が発生するとＬｏがラッチされる。コントローラ３４は、ＳＲラッチ３５にＬｏがラッチされたことに応じて、過電流出力状態を検知することができる。コントローラ３４は、過電流出力状態を検知したら、出力ＭＯＳ２２をオフとし、異常信号４３を出力端子４１からＭＣＵ１２に出力する。

次にＭＣＵ１２について説明する。ＭＣＵ１２は、モータやＬＥＤなどの負荷１５が所望の動作となるように制御信号を入力端子３９からコントローラ３４に出力する。例えば、ＰＩＤ（Ｐｒｏｐｏｔｉｏｎａｌ−Ｉｎｔｅｇｒａｌ−Ｄｉｆｆｅｒｅｎｔｉａｌ）制御が行われる。ＰＩＤ制御のために、ＭＣＵ１２は、外部抵抗４２の一端（ノードＮ２）の電圧値を使用する。上述した通り、ＭＣＵ１２は、ノードＮ２の電圧値から負荷１５への出力電流ＩＯＵＴを検出することができるからである。

（ＩＰＤの構造）
図６、７は本実施の形態に係るＩＰＤ１３の構造を示している。図６で示すように、本実施の形態におけるＩＰＤ１３は、リードフレーム４７、出力チップ１６、制御チップ１７を有している。出力チップ１６は、電源端子２０となるリードフレームのアイランド５４上に搭載されている。出力チップ１６は複数の出力セル５０を有している。出力セル５０は、第１方向に伸びており、第２方向に沿って並ぶように配置される。複数の出力セルのそれぞれは、ボンディングパッド５１とリード−チップ間ボンディングワイヤ５２を介して、出力端子２１となるリードフレーム５３に接続されている。

図２でも説明した通り、出力チップ１６の５つのボンディングパッド４８と、制御チップ１７の５つのボンディングパッド４９とが、チップ間ボンディングワイヤ２４−２８で接続される。

図７は、図６のＡ−Ａ’間の断面図である。図７で示される通り、出力チップ１６は半導体基板によって構成される。半導体基板は、ドレイン領域６１、ベース領域５７、複数のゲート電極６０、バックゲートコンタクト領域５８、ソース領域５６を有している。ドレイン領域６１の裏面側には、裏面電極６２が設けられている。ベース領域５７は、ドレイン領域６１の主面上に設けられている。複数のゲート電極６０のそれぞれは、トレンチ構造であり、ベース領域５７の主面側からドレイン領域６１に達するように形成されている。

各ゲート電極６０はゲート酸化膜５９によって覆われている。バックゲートコンタクト領域５８は、隣接するゲート電極６０間の中央に設けられている。ソース領域５６は、バックゲートコンタクト領域５８と各ゲート電極６０との間に設けられている。半導体基板の主面上には、出力ＭＯＳ２２用のソース電極６３と、センスＭＯＳ２３用のソース電極６４とが設けられる。ソース電極６３とソース電極６４とは分離されている。ソース電極６３、６４は、バックゲートコンタクト領域５８とソース領域５６に接している。ただし、ソース電極６３、６４には、ゲート６０に接しないように絶縁層５５が設けられる。なお、出力ＭＯＳ２２は、ＭＯＳＦＥＴに限らず、ＩＧＢＴなどを用いることが可能である。

制御チップ１７も、半導体基板で構成され、出力チップ１６の上に絶縁体を挟んで接着される。制御チップ１７は、一般的なＣＭＯＳ素子、コンデンサ、ダイオード、抵抗等で構成され、出力チップ１６のような出力セルを有しない。

（電子制御装置の動作）
次に本実施の形態に係るＩＰＤ１３の動作について説明する。図８はＩＰＤ１３の正常動作時のタイミングチャートである。また、図９は負荷１５で短絡故障が発生した場合のＩＰＤ１３のタイミングチャートである。

まず、ＩＰＤ１３の正常時の動作について、図８を用いて説明する。ＭＣＵ１２は、負荷１５が所望の動作となるように、制御信号を入力端子３９からコントローラ３４に出力する。図８では、時刻ｔ１〜ｔ２、ｔ３〜ｔ４で、負荷１５に対して電流を流すための制御信号Ｈｉを出力している。

ＭＣＵ１２から制御信号を受けたコントローラ３４は、チップ間ボンディングワイヤ２７を介して出力ＭＯＳ２２とセンスＭＯＳ２３にゲート駆動信号を出力する。出力ＭＯＳ２２は、ゲート駆動信号に応じて負荷１５に電流を流す。図８では、ｔ１〜ｔ２、ｔ３〜ｔ４でＨｉとなった制御信号に応じて、電流ＩＯＵＴが流れ、出力端子２１の電圧がＨｉになっていることを示している。

負荷１５が正常状態では、電流ＩＯＵＴは過電流とはならず、過電流と判断するための過電流検出閾値（Ｉｏｃ）以下である。また、ノードＮ１の電圧も電圧Ｖ３７（Ｉｏｃに対応する電圧値）以下である。従って、ＳＲラッチ３５はＨｉのままである。

コントローラ３４は、ＳＲラッチ３５がＨｉのままであるため、異常信号４３をＬｏとし、負荷１５に対する制御を継続する。

次に、負荷１５に短絡故障が発生した場合を図９で説明する。図９では、時刻ｔ５で負荷１５に短絡（地絡）故障が発生したことを示している。負荷１５で短絡故障が発生すると、出力端子２１の電圧が下がるとともに、電流ＩＯＵＴが急激に増大する。電流ＩＯＵＴが増大し過電流検出閾値を超えると、ノードＮ１の電圧も増大し電圧Ｖ３７を超えるため、ＳＲラッチ３５にＬｏがラッチされる。

コントローラ３４は、ＳＲラッチ３５がＬｏ、すなわち過電流出力状態を検知すると、出力ＭＯＳ２２とセンスＭＯＳ２３へのゲート駆動信号をオフとし、異常信号４３をＭＣＵ１２に出力する。

時刻ｔ６で、ＭＣＵ１２からの制御信号がＬｏになると、ＳＲラッチ３５はＨｉにリセットされる。

負荷１５が短絡故障となっている間に、ＭＣＵ１２からの制御信号が再度Ｈｉになったとき（時刻ｔ７）、電流ＩＯＵＴが再び急激に増大するため、ＳＲラッチ３５はＬｏをラッチし、コントローラ３４は、異常信号４３をＭＣＵ１２に出力する。

（効果）
以上のように、本実施の形態に係る電子制御装置１０では、センスＭＯＳ２３の出力電流（ＩＳ）をアンプ３１、トランジスタ３２、３３を使って２つの電流ＩＳ１とＩＳ２に分けている。そして電流ＩＳ１を負荷１５への出力電流（ＩＯＵＴ）の検知用として使い、電流ＩＳ２を過電流検出用として使うことにより、チップ面積の削減とチップ間ボンディングワイヤ及びボンディングパッドを削減することで可能となる。

［変形例１］
（電子制御装置の構成）
図１０は、変形例１に係る電子制御装置１０ａの構成を示すブロック図である。

図１０が示す通り、本実施の形態では１つの電力制御ユニット１１が、他の電力制御ユニット１１に対して電力供給を行うことが可能である。この場合、負荷１５に対する制御方法が変わるだけで、実施の形態１におけるＩＰＤ１３と同じ構成、動作となる。

［変形例２］
図１１は、変形例２に係るＩＰＤ１３の回路図である。図２との違いは、外部端子４１がＭＣＵ１２に接続されていないことである。外部端子４１以外の構成は図２と同じである。

外部端子４１が未接続となるため、動作中、電流ＩＳ１は０となり、電流ＩＳ２＝ＩＳとなる。つまり、実施の形態１と比べて、電流ＩＳ２の電流値のレンジが拡大することになる。言い換えれば、電流ＩＯＵＴの少しの変化でも、電流ＩＳ２は大きく変化することになる。これにより、実施の形態１と比べて、電流ＩＯＵＴが低い値でも過電流出力状態を検出することができるようになる。

図１２は、変形例２における正常時のタイミングチャートである。図８との違いは、ノードＮ１の電圧の変化である。図８と比べて図１２では、電流ＩＯＵＴが少し増えただけでも、電圧Ｖ３７の近傍まで上昇している。変形例２では、実施の形態１と比べて、電流ＩＳ２が増えるためである。

図１３は、変形例２において負荷１５に短絡故障が発生した場合のタイミングチャートである。図９と同様に時刻ｔ５で負荷１５に短絡故障が発生したことを示している。時刻ｔ５で、電流ＩＯＵＴが増大するが、電流ＩＯＵＴが少し増大した時点でノードＮ１の電圧がＶ３７を超える。これ以降のＳＲラッチ３５、コントローラ３４の動作は実施の形態１と同様であるため説明は省略する。

（変形例２の効果）
より低い負荷電流ＩＯＵＴで、負荷１５の短絡故障を検出することができる。ＭＣＵ１２によるフィードバック制御よりも、短絡故障検出を重要とするようなアプリケーションの場合に、本変形例２が有効である。また、半導体テスタを用いてＩＰＤを検査する際、従来は過電流検出機能をテストするために大電流を流さなければならなかった。これは大電流測定モジュールが必要になるため、設備コストが高くなる。本変形例２によれば、小電流で過電流検出機能をテストすることができるため、設備コスト、検査コストを低く抑えることが可能となる。

［実施の形態２］
（電子制御装置の構成）
図１４は、実施の形態２に係るＩＰＤ１３の詳細回路図である。図２との違いは、Ｐ型トランジスタ６５と、外部端子６６が追加されていることである。トランジスタ６５は、トランジスタ３２、３３と相似構造でありチャネル幅のみ異なる。トランジスタ６５は、第３のトランジスタと言うことができる。トランジスタ６５は、トランジスタ３２、３３に並列に接続される。

トランジスタ６５のソースは、チップ間ボンディングワイヤ２６を介してセンスＭＯＳ２３のソースに接続される。トランジスタ６５のゲートは、アンプ３１の出力に接続される。外部端子６６はリード−チップ間ボンディングワイヤを介してトランジスタ６５のドレインに接続される。

図１４では、外部端子６６と外部端子４１に外部抵抗４２が接続され、外部端子４０はグランドに接続されているが、端子の接続を変更することで、種々の接続形態をとることが可能である。図１５〜２０に接続例を示す。

図１５では、外部端子４０がグランドに接続されている。また、外部端子６６と外部端子４１に外部抵抗４２が接続され、接続ノードがＭＣＵ１２に接続されている。この場合、センスＭＯＳ２３に流れる電流ＩＳが、トランジスタ３２、３３、６５のチャネル幅に応じた、電流ＩＳ１、ＩＳ２、ＩＳ３に分かれる（ＩＳ＝ＩＳ１＋ＩＳ２＋ＩＳ３）。外部抵抗４２には、ＩＳ１＋ＩＳ３が流れるため、ＭＣＵ１２は、ＩＳ１＋ＩＳ３に応じた出力電流検出能力を持つことになる。また、コントローラ３４は電流ＩＳ２に応じた過電流検出能力を持つことになる。

図１６では、外部端子４０と外部端子４１がグランドに接続されている。また、外部端子６６が外部抵抗４２に接続され、接続ノードがＭＣＵ１２に接続されている。図１５と同様、ＩＳ＝ＩＳ１＋ＩＳ２＋ＩＳ３である。この場合、ＭＣＵ１２は、電流ＩＳ３に応じた出力電流検出能力を持つことになる。また、コントローラ３４は、電流ＩＳ２に応じた過電流検出能力を持つことになる。

図１７では、外部端子４０がグランドに接続されている。また、外部端子６６が外部抵抗４２に接続され、接続ノードがＭＣＵ１２に接続されている。外部端子４１は未接続である。この場合、電流ＩＳ１は流れない。ＭＣＵ１２は、電流ＩＳ３に応じた出力電流検出能力を持つことになる。また、コントローラ３４は、電流ＩＳ２に応じた過電流検出能力を持つことになる。ただし、ＩＳ＝ＩＳ２＋ＩＳ３であるから、ＩＳ２（図１７）＞ＩＳ２（図１６）、ＩＳ３（図１７）＞ＩＳ３（図１６）となる。

図１８では、外部端子４０と外部端子６６がグランドに接続されている。また、外部端子４１が外部抵抗４２に接続され、接続ノードがＭＣＵ１２に接続されている。図１５、１６と同様、ＩＳ＝ＩＳ１＋ＩＳ２＋ＩＳ３である。この場合、ＭＣＵ１２は、電流ＩＳ１に応じた出力電流検出能力を持つことになる。また、コントローラ３４は、電流ＩＳ２に応じた過電流検出能力を持つことになる。

図１９では、外部端子４０がグランドに接続されている。また、外部端子４１が外部抵抗４２に接続され、接続ノードがＭＣＵ１２に接続されている。外部端子６６は未接続である。この場合、電流ＩＳ３は流れない。ＭＣＵ１２は、電流ＩＳ１に応じた出力電流検出能力を持つことになる。また、コントローラ３４は、電流ＩＳ２に応じた過電流検出能力を持つことになる。ただし、ＩＳ＝ＩＳ１＋ＩＳ２であるから、ＩＳ１（図１９）＞ＩＳ１（図１８）、ＩＳ２（図１９）＞ＩＳ２（図１８）となる。

図２０では、外部端子４０がグランドに接続される。外部端子４１と外部端子６６は未接続である。この場合は、実施の形態１の変形例２と同じ構成となる。すなわち、ＭＣＵ１２は出力電流の検出はできないが、ＩＳ＝ＩＳ２であるから、コントローラ３４は、最大の過電流検出能力（最小の出力電流で過電流が検出できる能力）を持つことになる。

図１５〜２０では、外部端子４０、４１、６６と、グランド、外部抵抗４２、ＭＣＵ１２との接続を変更しているが、リード−チップ間ボンディングワイヤの接続を変更することでも同じことが実現可能である。

本実施の形態では、センスＭＯＳ２３に３つのトランジスタ３２、３３、６５を接続しているが、これに限られない。トランジスタの数を増やすことで、より多くのパターンの出力電流／過電流検出能力を実現することが可能となる。

（効果）
以上のように、本実施の形態２に係る電子制御装置では、接続を変更することで、出力電流／過電流検出能力を変更することが可能となる。負荷１５の種類、負荷１５に対する制御方法、ＭＣＵ１２が有するＡ／Ｄコンバータの分解能に合わせて、出力電流／過電流検出能力をカスタマイズすることができる。

なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。

１０、１０ａ 電子制御装置
１１ 電力制御ユニット
１２ ＭＣＵ
１３ ＩＰＤ
１４ バッテリ
１５ 負荷
１６ 出力チップ
１７ 制御チップ
１８ 外部電源
１９ 出力チップ電源
２０ 電源端子
２１ 出力端子
２２ 出力ＭＯＳ
２３ センスＭＯＳ
２４、２５、２６、２７、２８ チップ間ボンディングワイヤ
２９ 制御チップ電源
３０ 裏面接続
３１ アンプ
３２、３３、６５ トランジスタ
３４ コントローラ
３５ ＳＲラッチ
３６ コンパレータ
３７ 定電圧源
３８ 抵抗
３９ 入力端子
４０、４１、６６ 外部端子
４２ 外部抵抗
４３ 異常信号
４４ 定電流源
４５ ダイオード
４６ ディプレッショントランジスタ
４７、５３ リードフレーム
４８、４９、５１ ボンディングパッド
５０ 出力セル
５２ リード−チップ間ボンディングワイヤ
５４ アイランド
５５ 絶縁膜
５６ ソース
５７ ベース
５８ バックゲートコンタクトエリア
５９ ゲート酸化膜
６０ ゲート
６１ ドライン
６２ 裏面電極
６３ ソース（出力ＭＯＳ用）
６４ ソース（センスＭＯＳ用）

Claims (18)

1. 負荷に電力供給を行う出力トランジスタと、
   前記出力トランジスタの負荷電流を検出するためのセンストランジスタと、
   前記センストランジスタの出力に並列に接続される第１と第２のトランジスタと、
   反転入力が前記出力トランジスタの出力に接続され、非反転入力が前記センストランジスタの出力に接続され、出力が前記第１と第２のトランジスタのゲートに接続される増幅器と、
   前記第１のトランジスタの出力に接続される第１の電圧変換器と、
   前記第１の電圧変換器の出力電圧と所定電圧とを比較する比較器と、
   を備える半導体装置。
2. 第１と第２のチップを有し、
   前記出力トランジスタと前記センストランジスタとは前記第１のチップ内で構成され、
   前記第１と第２のトランジスタと前記増幅器と前記第１の電圧変換器と前記比較器とは前記第２のチップ内で構成され、
   前記第１と第２のチップはチップ間ボンディングワイヤで接続される、
   請求項１に記載の半導体装置。
3. 前記比較器の比較結果に応じて、負荷への過電流を検出する、
   請求項２に記載の半導体装置。
4. 前記比較器の出力に接続されるラッチ回路を更に備える、
   請求項３に記載の半導体装置。
5. 前記出力トランジスタと前記センストランジスタのゲート駆動信号を生成するコントローラを更に備え、
   前記コントローラは負荷への過電流を検出した場合は、前記出力トランジスタをオフとし、異常信号を出力する、
   請求項２に記載の半導体装置。
6. 前記第２のトランジスタの出力には第２の電圧変換器が接続される、
   請求項２に記載の半導体装置。
7. 前記第１と第２のトランジスタに並列に接続される第３のトランジスタを更に備える、
   請求項２に記載の半導体装置。
8. 前記出力トランジスタと前記センストランジスタは相似構造であり、前記第１と第２のトランジスタは相似構造である、
   請求項２に記載の半導体装置。
9. 前記第２のトランジスタの出力を前記第１のトランジスタの出力に接続するか否かで、負荷への過電流を検出する能力を変更する、
   請求項３に記載の半導体装置。
10. ドレインが電源に接続され、ゲートに制御信号が入力されて負荷に電力供給を行う第１のパワートランジスタと、
    ドレインが前記電源に接続され、ゲートに前記制御信号が入力される第２のパワートランジスタと、
    前記第２のパワートランジスタのソースに並列に接続される第１と第２のトランジスタと、
    反転入力が前記第１のパワートランジスタのソースに接続され、非反転入力が前記第２のパワートランジスタのソースに接続され、出力が前記第１と第２のトランジスタのゲートに接続される増幅器と、
    前記第１のトランジスタの出力に接続される第１の電圧変換器と、
    前記第１の電圧変換器の出力電圧と所定電圧とを比較する比較器と、
    を備えるパワーデバイス。
11. 第１と第２のチップを有し、
    前記第１と第２のパワートランジスタは前記第１のチップ内で構成され、
    前記第１と第２のトランジスタと前記増幅器と前記第１の電圧変換器と前記比較器とは前記第２のチップ内で構成され、
    前記第１と第２のチップはチップ間ボンディングワイヤで接続される、
    請求項１０に記載のパワーデバイス。
12. 前記比較器の比較結果に応じて負荷への過電流を検出する、
    請求項１１に記載のパワーデバイス。
13. 前記比較器の出力に接続されるラッチ回路を更に備える、
    請求項１１に記載のパワーデバイス。
14. 前記制御信号を生成するコントローラを更に備え、
    前記コントローラは負荷への過電流を検出した場合は、前記第１のパワートランジスタをオフにし、異常信号を出力する、
    請求項１１に記載のパワーデバイス。
15. 前記第２のトランジスタの出力には第２の電圧変換器が接続される、
    請求項１１に記載のパワーデバイス。
16. 前記第１と第２のトランジスタに並列に接続される第３のトランジスタを更に備える、
    請求項１１に記載のパワーデバイス。
17. 前記第１と第２のパワートランジスタは相似構造であり、前記第１と第２のトランジスタは相似構造である、
    請求項１１に記載のパワーデバイス。
18. 前記第２のトランジスタの出力を前記第１のトランジスタの出力に接続するか否かで、負荷への過電流を検出する能力を変更する、
    請求項１２に記載のパワーデバイス。

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