JPH02296369A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH02296369A JPH02296369A JP11711589A JP11711589A JPH02296369A JP H02296369 A JPH02296369 A JP H02296369A JP 11711589 A JP11711589 A JP 11711589A JP 11711589 A JP11711589 A JP 11711589A JP H02296369 A JPH02296369 A JP H02296369A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置製造方法に関するもので、特にＩ
Ｃ中のＦＥＴトランジスタゲート電極形成方法に適用さ
れる。
Ｃ中のＦＥＴトランジスタゲート電極形成方法に適用さ
れる。
第３図は、ＭＯ８型ＩＣのゲート電極から配線全引き出
すプロセスフローを示している。ゲート電極で用いられ
る配線材料は、製造工程上高温の熱処理にさらされるた
め、高耐熱性が要求される。そのため、電極材料として
近年Ｗ。
すプロセスフローを示している。ゲート電極で用いられ
る配線材料は、製造工程上高温の熱処理にさらされるた
め、高耐熱性が要求される。そのため、電極材料として
近年Ｗ。
Ｍｏ、Ｔｉ等のシリサイド系合金が使用されている。ま
たシリサイドを使用する場合、下地の酸化膜（２）への
影響を考慮し、ポリシリコン１３）ヲシリサイドの下地
にしたポリサイド構造を採用する場合が多い。このポリ
サイド構造でＭＯ８型トランジスタのゲート電＆を形成
する＠記ポリサイド構造上に層間絶縁膜（４）を堆積す
る（第８図１ｄ１ ）。これ全ドライエツチングにより
コンタクトホール１５）全開口しく第３図１０１ ）
、その上から配線材料としてアルミ合金１６１を堆積す
る（第８図１ｄ１）。
たシリサイドを使用する場合、下地の酸化膜（２）への
影響を考慮し、ポリシリコン１３）ヲシリサイドの下地
にしたポリサイド構造を採用する場合が多い。このポリ
サイド構造でＭＯ８型トランジスタのゲート電＆を形成
する＠記ポリサイド構造上に層間絶縁膜（４）を堆積す
る（第８図１ｄ１ ）。これ全ドライエツチングにより
コンタクトホール１５）全開口しく第３図１０１ ）
、その上から配線材料としてアルミ合金１６１を堆積す
る（第８図１ｄ１）。
シリサイド合金とアルミ合金はいずれもスパッタ法番で
よって成膜される。こン）時膜界面では双方の合金によ
る界面反応が生じ、化合物が生＋ｉされる。
よって成膜される。こン）時膜界面では双方の合金によ
る界面反応が生じ、化合物が生＋ｉされる。
この唄向は、グレインサイズが小さく接Ｉ１１虫而相の
増大する時顕著になる。
増大する時顕著になる。
膜表面のグレインサイズは各種の製造グミセス上の要因
によって変化するため、膜密着性全悪化する要因となり
やすい。
によって変化するため、膜密着性全悪化する要因となり
やすい。
シリサイド膜表面のグレインサイズは成金時又は後工程
の処理条件の微妙な変化によって大きさに差異ができる
。一般にアルミ合金はシリサイドと界面反応を起し、接
合面で化合物を生じる。ところが、第４図に示すように
グレインサイズの小さな場合、その表面の凹凸が多くな
り、接合部分の面積が増え界面反応による生成物が増加
する。この化合物に一般にもろいため接合部の膜密着性
を弱め、剥れの原因となる。
の処理条件の微妙な変化によって大きさに差異ができる
。一般にアルミ合金はシリサイドと界面反応を起し、接
合面で化合物を生じる。ところが、第４図に示すように
グレインサイズの小さな場合、その表面の凹凸が多くな
り、接合部分の面積が増え界面反応による生成物が増加
する。この化合物に一般にもろいため接合部の膜密着性
を弱め、剥れの原因となる。
しかし、コンタクトホール内でのグレインサイズ制［相
］に確立された方法がなく、これを原因とする剥れを生
じる場合がある。
］に確立された方法がなく、これを原因とする剥れを生
じる場合がある。
この発明による半導体装置の製造方法は、シリサイド層
の形成後、シリサイド合金部をレーザーアニール処理２
行なうようにしたものである。
の形成後、シリサイド合金部をレーザーアニール処理２
行なうようにしたものである。
シリサイド層の形成後、シリサイド合金表面ケＪ＾処理
すると表面のグレインサイズが成長する。この結果、表
面の凹凸は陳少し、比較的平坦なシリサイド合金向が形
成きれる。この面上に配線層？成膜すると、接合面槙ケ
少なく抑えることが可能となる。これば、界面での合金
量反応を減少させることとなる。これによって膜密着性
を向上させ、信頼性の高い電極を形成する。
すると表面のグレインサイズが成長する。この結果、表
面の凹凸は陳少し、比較的平坦なシリサイド合金向が形
成きれる。この面上に配線層？成膜すると、接合面槙ケ
少なく抑えることが可能となる。これば、界面での合金
量反応を減少させることとなる。これによって膜密着性
を向上させ、信頼性の高い電極を形成する。
以下この発明の詳細な説明する。
第１図はこの発明の一実施例であるゲート箪樟コンタク
トホール都付近形成のフロセスフローである。ポリサイ
ド構造から成る第一層目の配線（ゲート電極）形成後Ｃ
第１図ｔＪＬｌ ） 、層間膜を堆積しく第１図１ｂ＋
） ）コンタクトホールを開口する（第１図１０：）
。そして下層である第一層目の配−のうちコンタクトホ
ールに露出した部分？レーザーアニールする（第１図１
ｄ））。これによりコンタクトホール露出部のシリサイ
ド表面のみ分熱処理し、第２図で示すように粒径ゲ犬き
く成長させる。この時の熱処理は、下地への影響（シリ
サイド組成変化、熱膨張係数の雨具から生じる膜応力？
）を考慮し、表面のみにとどめる必要がある。そして第
２層目の配線で６るＡ１合合金金スパッタ法によって堆
積する（第１図１ｂ＋ ）。この時、シリサイド表面は
比較的平坦であるため、界面でＡ１合金と接合する面積
は少なくなり、界面での化合物反応は最少にｐ（Ｊえら
れる。その結果、膜密着性が向上する。
トホール都付近形成のフロセスフローである。ポリサイ
ド構造から成る第一層目の配線（ゲート電極）形成後Ｃ
第１図ｔＪＬｌ ） 、層間膜を堆積しく第１図１ｂ＋
） ）コンタクトホールを開口する（第１図１０：）
。そして下層である第一層目の配−のうちコンタクトホ
ールに露出した部分？レーザーアニールする（第１図１
ｄ））。これによりコンタクトホール露出部のシリサイ
ド表面のみ分熱処理し、第２図で示すように粒径ゲ犬き
く成長させる。この時の熱処理は、下地への影響（シリ
サイド組成変化、熱膨張係数の雨具から生じる膜応力？
）を考慮し、表面のみにとどめる必要がある。そして第
２層目の配線で６るＡ１合合金金スパッタ法によって堆
積する（第１図１ｂ＋ ）。この時、シリサイド表面は
比較的平坦であるため、界面でＡ１合金と接合する面積
は少なくなり、界面での化合物反応は最少にｐ（Ｊえら
れる。その結果、膜密着性が向上する。
なお上記実施例ではゲート電極におけるコンタクトホー
ルについて述べたが、その他の導電層間のコンタクトに
ついても利用出来ることはいうまでもない。
ルについて述べたが、その他の導電層間のコンタクトに
ついても利用出来ることはいうまでもない。
゛また、配線材料においてもＡＪ合金１摸以外の金属に
ついて応用出来ることはいうまでもない。
ついて応用出来ることはいうまでもない。
この発Ｆ３Ａｌｌ″ｊ：、シリサイド合金と配線層の密
着性金高め、信頼性の高い蛋＆ヲ形成することが期待で
きる。
着性金高め、信頼性の高い蛋＆ヲ形成することが期待で
きる。
第１図は本発明の一実施例を示すゲート電極コンタクト
ホール部の形成フローを順次追った工程図である。 第２図は本発明の一実施例を示すコンタクトホール部の
断面図及び、電極表面の拡大図である。 ＄８図は従来のゲート電極コンタクトホール部の形成フ
ローを順次追った工程図である。 第４図は従来のコンタクトホール部の断面図及び電極表
面の拡大図である。 図においてＩｌ＋は配線（アルミ合金） 、 １２＋は
層間膜、（３）に電極（シリサイド白金）、＋４１にポ
リシリコン膜、＋５）は膜はがれ（空洞） 、＋ａ＋け
電極長面グレインである。 なお各図中同一符号は１凸］−１又は相当部分を不す〇
ホール部の形成フローを順次追った工程図である。 第２図は本発明の一実施例を示すコンタクトホール部の
断面図及び、電極表面の拡大図である。 ＄８図は従来のゲート電極コンタクトホール部の形成フ
ローを順次追った工程図である。 第４図は従来のコンタクトホール部の断面図及び電極表
面の拡大図である。 図においてＩｌ＋は配線（アルミ合金） 、 １２＋は
層間膜、（３）に電極（シリサイド白金）、＋４１にポ
リシリコン膜、＋５）は膜はがれ（空洞） 、＋ａ＋け
電極長面グレインである。 なお各図中同一符号は１凸］−１又は相当部分を不す〇
Claims (1)
- 半導体基板上にシリサイド層を形成する工程、前記シリ
サイド層にレーザーを照射する工程、及び前記照射され
たシリサイド層上に配線層を形成する工程を含むことを
特徴とする半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11711589A JPH02296369A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11711589A JPH02296369A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296369A true JPH02296369A (ja) | 1990-12-06 |
Family
ID=14703795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11711589A Pending JPH02296369A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02296369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013117A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1989
- 1989-05-10 JP JP11711589A patent/JPH02296369A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013117A (ja) * | 2005-05-31 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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