JPH06285622A - はんだ付け方法 - Google Patents

はんだ付け方法

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JPH06285622A
JPH06285622A JP9841093A JP9841093A JPH06285622A JP H06285622 A JPH06285622 A JP H06285622A JP 9841093 A JP9841093 A JP 9841093A JP 9841093 A JP9841093 A JP 9841093A JP H06285622 A JPH06285622 A JP H06285622A
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JP
Japan
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soldering
solder
soldered
powder
roughness
Prior art date
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Withdrawn
Application number
JP9841093A
Other languages
English (en)
Inventor
Toshimasa Oomura
豪政 大村
Hideaki Yoshida
秀昭 吉田
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Mitsubishi Materials Corp
Original Assignee
Mitsubishi Materials Corp
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Filing date
Publication date
Application filed by Mitsubishi Materials Corp filed Critical Mitsubishi Materials Corp
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Publication of JPH06285622A publication Critical patent/JPH06285622A/ja
Withdrawn legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3478Applying solder preforms; Transferring prefabricated solder patterns
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps

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  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 プリフォームはんだを用いて強固にはんだ付
けする方法を提供する。 【構成】 プリフォームはんだを用いてはんだ付けする
に際し、被接合物のはんだ付け面の表面粗さをJIS規
格B−0601で規定される十点平均粗さRz:10〜
200μmとすることを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、プリフォームはんだ
を用いて強固にはんだ付けする方法に関するものであ
る。
【0002】
【従来の技術】一般に、半導体組立工程において、I
C,LSIなどのSiチップを、基板、リードフレー
ム、セラミックパッケージにダイボンディングしたり、
セラミックパッケージを金属製あるいはセラミック製リ
ッドで封止する場合、被接合物の間にプリフォームはん
だを挟み、このプリフォームはんだを溶融させてはんだ
付けしている。これらプリフォームはんだの表面には、
厚さ:50〜100オングストローム程度の酸化膜が形
成されていることも知られており、かかる酸化膜を有す
るプリフォームはんだを溶融してはんだ付けすると、酸
化膜がはんだ溶融時に被接合物のはんだ付け面に密着
し、密着した部分は溶融はんだが触れなくなるところか
ら、ボイドが発生し、はんだ付け強度が低下する原因と
なっている。
【0003】かかる酸化膜によるはんだ付け強度の低下
を防止するために、治具を用いてプリフォームはんだ表
面に傷を付け、酸化膜を破壊したのち非酸化性雰囲気中
でプリフォームはんだを溶融することによりはんだ付け
する方法も提案されている(特開平4−82234号公
報参照)。
【0004】
【発明が解決しようとする課題】しかし、プリフォーム
はんだの厚さが薄くなるほど、または細くなるほど治具
でプリフォームはんだの表面に適切な傷を付けることは
難しく、傷の量によってはプリォームはんだ送給中に切
断などのトラブルが発生するなどの課題があった。
【0005】
【課題を解決するための手段】そこで、本発明者等は、
一層簡単な方法で密着性の優れたはんだ付け接合部を得
る方法を開発すべく研究を行っていたところ、通常使用
されている半導体装置組立用部品の表面粗さはJIS規
格B−0601で規定される十点平均粗さRz(以下、
単にRzと記す)の値が7μm以下の平滑な面を有して
おり、この平滑な面を有する半導体装置組立用部品をプ
リフォームはんだではんだ付けしようとすると、はんだ
溶融時に酸化膜が破壊することなくはんだ付け面に密着
し、ボイドが発生してはんだ付け接合部の強度が低下す
るものであるところから、はんだ付け面の表面粗さを積
極的に粗くし、はんだ付け面のRzを10μm以上に粗
くすると、通常の非酸化性雰囲気中ではんだ付けして
も、プリフォームはんだの表面に形成されている酸化膜
ははんだ溶融時に破壊され、従来のような傷付け処理を
施さなくとも優れたはんだ付け部が得られるという知見
を得たのである。
【0006】この発明は、かかる知見にもとづいてなさ
れたものであって、はんだ付け面の表面粗さRzを10
〜200μmとし、ブリフォームはんだを挟んではんだ
付けする方法に特徴を有するものである。
【0007】上記はんだ付け面の表面粗さはRz≧10
μmあればよいが、Rzがあまり大きくなるとパッケー
ジなどのハンドリングや組立時に、はんだ付け面の山の
先端部が折れてキャビティ内に破片が入り、Au線のシ
ョートなどを引き起こすことからRzの上限は200μ
mに限定した。
【0008】上記はんだ付け面の表面をRzが10〜2
00μmの範囲内になるように荒すには、サンドペーパ
ーを用いて機械的に荒すこともできるが、はんだ濡れ性
のよいAu粉末、Ag粉末、Ni粉末を付着する方法、
高電流密度の湿式メッキなどを用いる方法などを採用す
ることもできる。
【0009】
【実施例】
実施例1 幅:10mm、厚さ:2.0mm、十点平均粗さRz:2μ
mを有するNi冷間圧延テープを用意し、このテープの
表面を種々の粗さのサンドペーパーで研磨しまたは研磨
せずに表1に示される粗面テープを作製し、この粗面テ
ープと粗面テープの間にたて:10mm、横:10mmの寸
法を有し表1に示される厚さのPb−10%Snはんだ
薄板を挟み、押圧力:1kgf で加圧固定し、アルゴン雰
囲気中、温度:350℃、5分間保持の条件ではんだ付
けすることにより本発明はんだ付け法(以下、本発明法
という)1〜10、比較はんだ付け法(以下、比較法と
いう)1〜2および従来はんだ付け法(以下、従来法と
いう)1を実施した。
【0010】上記本発明法1〜10、比較法1〜2およ
び従来法1により得られたNi冷間圧延テープはんだ付
け複合板の粗面テープを引き剥してはんだ付け層を露出
し、このはんだ付け層表面をSEMで観察し、はんだ薄
板を挟んだ部分のボイドの面積率を測定し、その測定結
果を表1に示した。
【0011】
【表1】
【0012】表1に示される結果から、本発明法1〜1
0により得られたはんだ付け部のボイド面積率は従来法
1により得られたはんだ付け部のボイド数に比べて格段
に少なく、したがって本発明法1〜10により得られた
はんだ付け部の強度は、従来法1により得られたはんだ
付け部の強度よりも格段に優れていることがわかる。
【0013】しかし、粗面テープのRzが10μm末端
ではボイドの面積率が増加し、一方、粗面テープのRz
が200μmを越えるとPb−10%Snはんだの厚さ
を極端に厚くしない限り粗面によるボイドが多数発生
し、好ましくないことがわかる。
【0014】実施例2 (1) 厚さ:0.3mmの42冷間圧延テープの片面
に、Niワット浴を用い20A/dm2 で平均層厚:30
μmのNiメッキ層を形成した。そのNiメッキ層のR
zは18μmであった。上記Niメッキされた42冷間
圧延テープをたて:30mm、横:30mmの寸法に打抜い
て、金属製ハーメチックシール蓋を作製した。
【0015】(2) 92%Al2 3 のグリーンシー
ト上に平均粒径:1μmのW粉末ペーストを、外寸法:
30mm×30mm、内寸法:28mm×28mmの窓枠状に印
刷し、これの窓枠状印刷外周部を32mm×32mm角に打
抜き、焼結して得られたWメタライズ面に、厚さ:2μ
mのNiメッキ層を形成し、さらにその上に厚さ:2μ
mのAuメッキ層を形成した。
【0016】その後、固体パラフィン(分解蒸発温度:
250℃)を工業用ガソリンに溶かした溶液中に平均粒
径:20μmのAg粉末を5vol %混ぜて得られたペー
ストを上記Auメッキ層上にスクリーン印刷した後乾燥
し、はんだ付け面にAg粉末がまんべんなく付着したR
z:20μmを有するセラミックス製ハーメチックシー
ル蓋を作製した。
【0017】(3) 92%Al2 3 のグリーンシー
ト上に、平均粒径:20μmの非定形W粉末:5vol
%、残り平均粒径:1μmのW粉末からなるW粉末を混
練したペーストを、外寸法:30mm×30mm、内寸法:
28mm×28mmの窓枠状に印刷し、これの内部を27mm
×27mm角の寸法に打抜いたものをLCCパッケージの
最上層とし、あとは通常の方法で3層のセラミックス製
パッケージを焼成し作製した。
【0018】上記(1)で作製した金属製ハーメチック
シール蓋と(3)で作製したセラミックス製パッケージ
の間に、外寸法:30mm×30mm、内寸法28mm×28
mm、厚さ:70μmの窓枠状Pb−10%Snはんだを
挟み、押え力:500gfのクリップで固定し、露点−6
0℃以下のN2 +H2 混合ガス雰囲気中、温度:350
℃、5分間のピーク温度保持の条件でパッケージ封止
し、本発明法11を実施した。本発明法11で作製した
20個の封止パッケージを熱サイクル試験機に設置し、
−45℃(30分保持)後125℃(30分保持)の熱
サイクルを500サイクル行ったのち、フロリナート液
に浸漬し、60秒間肉眼で観察するグロスリークテスト
を行ったが泡の上昇は見られなかった。上記グロスリー
クテストを行った後、さらに上記熱サイクルを施した封
止パッケージをヘリウムボンビング装置に入れ、真空に
引いたのちHeガスを6kgf /cm2 の圧力で6時間保持
し、その後、装置から取出してヘリウムディテクターに
入れ、リーク量を測定するヘリウムリークテストを行な
ったところ、試料全数がリーク量は1.0×10-7atm
・cc/sec 未満であり、合格の値が得られた。
【0019】次に、上記(2)で作製したセラミックス
製ハーメチックシール蓋と(3)で作製したセラミック
ス製パッケージを用い、同様にしてパッケージを封止
し、本発明法12を実施した。
【0020】得られた封止パッケージ20個について、
同上の条件で熱サイクルを加えたのち、グロスリークテ
ストを行ったが泡の上昇は観察されず、さらにヘリウム
リークテストを行ったところ試料全てのリーク量は1.
0×10-7 atm・cc/sec未満であり、合格値が得ら
れた。
【0021】一方、比較のために、42アロイの片面に
Niを熱間クラッドで接合し、全厚:0.3mmになるま
で冷間圧延して得られたNi層の厚さ:20μm、粗さ
Rz:2μmの複合板を、縦:30mm、横:30mmの寸
法に打抜いて、表面平滑な金属製ハーメチックシール蓋
を作製し、この表面平滑な金属製ハーメチックシール蓋
と、上記(3)で最上層のはんだ付け部の印刷を平均粒
径:1μmのW粉末のみを含むペーストを印刷し焼成し
て得られたセラミックス製パッケージとの間に、外寸
法:30mm×30mm、内寸法:28mm×28mm、厚さ:
70mmの窓枠状Pb−10%Snはんだを挟み、この窓
枠状Pb−10%Snハンダを全く同じ条件で加熱溶融
し、パッケージを封止することにより従来法2を実施し
た。
【0022】この従来法2で封止したパッケージ20個
に同上の条件で熱サイクルを加えたのち、グロスリーク
テストを行ったところ、20個のうち8個は連続的な泡
の上昇が観察されたので、以降のヘリウムリークテスト
は行なわなかった。残り12個にさらにヘリウムリーク
テストを行ったところ、試料残数(12個)全部がリー
ク量:1.0×10-7 atm・cc/sec 以上となり、不
合格となった。
【0023】上述の結果から、本発明法11〜12によ
り得られたはんだ付け部は熱サイクルが付加されてもグ
ロスリークテストおよびヘリウムリークテストに合格し
ているところから、耐熱疲労特性に優れたろう付け部が
得られることがわかる。しかし、はんだ付け面を平滑な
ままろう付けする従来法2では耐熱疲労特性が劣ること
がわかる。
【0024】
【発明の効果】この発明のはんだ付け方法によると、は
んだ付け面に簡単な前処理を施すだけでボイドの少ない
強度の優れたはんだ付け部が得られ、産業上すぐれた効
果を奏するものである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/48 K

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 プリフォームはんだを用いてはんだ付け
    するに際し、被接合物のはんだ付け面の表面粗さをJI
    S規格B−0601で規定される十点平均粗さRz:1
    0μm〜200μmとすることを特徴とするはんだ付け
    方法。
JP9841093A 1993-04-02 1993-04-02 はんだ付け方法 Withdrawn JPH06285622A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9841093A JPH06285622A (ja) 1993-04-02 1993-04-02 はんだ付け方法

Applications Claiming Priority (1)

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JP9841093A JPH06285622A (ja) 1993-04-02 1993-04-02 はんだ付け方法

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JPH06285622A true JPH06285622A (ja) 1994-10-11

Family

ID=14219065

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JP9841093A Withdrawn JPH06285622A (ja) 1993-04-02 1993-04-02 はんだ付け方法

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JP (1) JPH06285622A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877079A (en) * 1996-12-02 1999-03-02 Fujitsu Limited Method for manufacturing a semiconductor device and a method for mounting a semiconductor device for eliminating a void
WO2003075341A1 (fr) * 2002-03-06 2003-09-12 Sumitomo Electric Industries, Ltd. Embase et dispositif semi-conducteur
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