CN1917158A - 功率半导体封装方法和结构 - Google Patents

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Abstract

一种半导体芯片封装结构，包括电介质膜(10)，该电介质膜(10)具有与至少一个功率半导体芯片(21)的一个或多个接触垫(22)和(23)对准的一个或多个通孔(11)。邻近电介质膜(10)的图案化的导电层(40)具有一个或多个导电柱(41)，其延伸通过与接触垫(22)和(23)对准的该一个或多个通孔(11)，以将导电层(40)电耦接至接触垫(22)和(23)。在特定实施例中，可在电介质膜(10)和该至少一个功率半导体芯片(21)的有源表面(24)之间形成一个或多个空气隙(91)。还公开了用于制备该半导体芯片封装结构的方法。

Description

功率半导体封装方法和结构
技术领域
本申请总体上涉及用于封装功率半导体器件的结构和方法。
背景技术
宽带隙半导体器件，例如SiC器件，对于一些功率电子应用具有在高度升高的温度下工作的能力，而没有使器件的性能退化或产生限制工作寿命的失效机制。该性质具有使得在高温环境下高功率工作、而不需要如果必须保持较低的工作温度所需要的昂贵的冷却结构和材料的潜在优点。然而，在高温下运行宽带隙功率器件对封装、组装、互连材料、工艺和结构有严格的限制。
过去，设计了半导体封装技术用于硅和砷化镓器件的已知温度限制，其接近125℃至150℃范围。用于这种器件的封装结构一般并入聚合物材料和线接合互连技术，其可以在较低的温度下使用而没有承受热损伤。并入这些技术的封装结构一般不能经受相对高温度的连续曝光，而没有遇到退化和可靠性的问题。
传统的封装技术一般采用有机粘附层，其一般具有相对高的CTE值，例如从约30变化到约60ppm/C。对于涉及很冷温度或宽热循环的应用，使用这些有机粘附层会对封装结构产生不希望有的热应力水平。
由于聚合物易于吸收湿气，所以在未密闭密封的封装结构中使用聚合物还会产生高湿气环境的问题。吸收湿气会具有不希望有的效应，包括升高聚合物的介电常数和增加寄生电容。
没有包含有机聚合物材料的封装方式一般是复杂的、昂贵的且具有差的电性能。这些无机基的封装通常是装配到陶瓷基板上的线接合器件，其包括装配在垫下面的一个或多个互连结构和管芯。然而，在陶瓷基板上并入互连结构一般会导致使用非最佳的导热陶瓷基板材料，其又会产生具有非最佳热通路的模块。
而且，线接合器件具有许多缺点，包括高串联电阻、高电感、高水平的电磁干扰(EMI)、施加到器件的机械应力、和聚集在器件表面上的电流。线接合组装的其它缺点包括需要大的封装高度和大的基板占用空间来容纳基板上的线接合垫。另外，由于许多原因，包括线接合的形状、一般用于制作接合的金金属和接合本身的极度脆性，用电介质涂敷线接合来获得电压隔离可能是很难的。由于用于研究高功率应用所使用的相对高的电流和电压的原因，所以获得线接合的电介质隔离的困难越发变成一个问题。
发明内容
本申请针对多种功率半导体封装结构和制造封装结构的方法。公开的各个实施例可具有一个或多个以下优点：在涉及宽的热循环或高的湿气环境下的应用期间，去除有机粘附材料和/或其它有机材料可能在某些升高的温度下限制器件工作或产生不希望有的应力；采用一个或多个空气隙作为部分电介质结构；封装互连结构产生减小的寄生电容；坚固的互连结构能够耐受由在升高的温度下操作引起的热应力；在平面状电介质膜上形成封装互连结构；没有性能受限的线接合互连该芯片至互连结构；或低的热阻冷却通路。
本申请的一个实施例针对一种制备功率半导体芯片封装结构的方法。该方法包括提供具有第一表面和第二表面的电介质膜。还提供了具有有源表面和相对的背表面的至少一个功率半导体芯片，该有源表面具有一个或多个接触垫。邻近电介质膜的第一表面施加粘合层，并且通过使有源表面与粘附层物理接触，将电介质膜粘附到该至少一个功率半导体芯片的有源表面上。邻近电介质膜的第二表面形成图案化的导电层，该导电层延伸通过形成在电介质膜中的一个或多个通孔，以电接触该一个或多个接触垫。去除粘附层，以在电介质膜和该至少一个功率半导体芯片的有源表面之间形成一个或多个空气隙。
本申请的另一实施例针对一种功率半导体芯片封装结构，包括具有有源表面和相对的背表面的至少一个功率半导体芯片，该有源表面具有一个或多个接触垫。电介质膜与功率半导体芯片相邻，该电介质膜具有与该一个或多个接触垫对准的一个或多个通孔。图案化的导电层与电介质膜相邻，该导电层具有一个或多个导电柱，其延伸通过与接触垫对准的一个或多个通孔以将导电层电耦接至接触垫。一个或多个空气隙位于电介质膜和该至少一个功率半导体芯片的有源表面之间。
在实施例的详细描述中将更充分地论述这些和其它实施例。
附图说明
附图，其并入和构成该说明书的一部分，示出了示范性实施例，其和书面描述一起，用于说明本发明的原理。要理解，对于各图所选择的特定视图仅是为了说明的目的，并且不旨在限制本发明的范围。各图通常仅是描述的器件的相关部分的图，并且足够详细以说明有关该申请的概念。另外，各图中结构的特定定向不旨在表示制备期间结构的定向，并且不应当被解释为限制了权利要求。
在图中：
图1和2是根据本申请的一个实施例，具有多个通孔的电介质膜的顶侧图和截面图。
图3是根据本申请的一个实施例，电介质膜和功率半导体芯片以及施加到该电介质膜的底表面上的粘附层的截面图。
图4是根据本申请的一个实施例，利用粘附层附着到电介质膜上的功率半导体芯片的截面图。
图5是根据本申请的一个实施例，在导电层邻近电介质膜形成并形成在通孔中以与功率半导体芯片形成电接触之后，图4的封装结构的截面图。
图6是根据本申请的一个实施例，在图案化导电层之后图5的封装结构的截面图。
图7是根据本申请的一个实施例，与功率基板对准的图6的封装结构的截面图。
图8是根据本申请的一个实施例，在封装结构附着到功率基板上之后，图7的封装结构的截面图。
图9A是根据本申请的一个实施例，在去除了粘附层之后，图8的封装结构的截面图。
图9B是根据本申请的一个实施例，示出空气隙的图9A中所示的封装结构的一部分的放大图。
图10和11是根据本申请的实施例，与图8的实施例相似的封装结构的截面图，其包括沿着电介质膜和功率基板之间的功率半导体芯片一侧设置的一个或多个导电隔离物。
图12A至12C示出了根据本申请的一个实施例，在与图10所示相似的封装结构上方形成多级互连结构的方法的截面图。
图13至16示出了根据本申请的一个实施例，多芯片功率模块的各顶视图和侧视图。
图17示出了根据本申请的另一实施例，除了已去除电介质膜之外，与图9中所示出的实施例相似的封装结构的截面图。
图18至20示出了形成根据本申请的另一实施例的封装结构的方法的截面图，除了在形成导电层之前在第一电介质膜上形成第二电介质膜以及随后去除粘附层和第一电介质膜之外，其与图3、6和9的实施例相似。
图21示出了根据本申请的另一实施例，除了粘附层结构上改变成高温稳定的玻璃之外，与图8的封装结构相似的封装结构的截面图。
图22A至23B示出了根据本申请的实施例，形成导电隔离物的方法，其可用于图10和11中所示的封装结构。
图24是根据本申请的一个实施例，图5的封装结构的截面图，描绘了邻近电介质膜形成并形成在通孔中以与功率半导体芯片形成电接触的多层导电层。
具体实施方式
在以下描述中，参考附图，这些附图借助说明示出了其中可实施本发明的具体示范性实施例。足够详细地描述这些实施例，以能够使本领域技术人员实施本发明，并且要理解，可利用其它实施例并且在不脱离本发明的范围的情况下可进行改变。因此，以下描述不应被理解为限制意义。无论在什么地方，整个附图中使用相同的参考数字来表示相同或相似的部分。
其中，可连续使用任何给定的半导体封装结构的温度取决于在封装结构中使用的材料和该结构耐受热应力的能力。一般而言，无机材料通常能够比有机材料耐受的温度高，且通常具有较低的热膨胀系数(CTE)，其可能导致封装结构中较低的热应力水平。然而，由于有机材料相比于仅使用无机封装通常导致减少的成本，所以希望使用工作温度允许的有机材料。
因此，由于在最终结构中使用的材料，所以可在比其它实施例高的温度下使用本申请的特定实施例。例如，在本申请中公开的特定封装结构可在高达150℃或200℃的温度下连续使用，而其它的可在高达例如250℃、300℃、350℃或更高的较高温度下连续使用。
本申请的结构不限于用在高温应用中，而且还可用在希望由某些材料的膨胀或收缩引起的减小应力的其它应用中。在将在以下更详细论述的本申请的一些实施例中，去除粘附层可减小或消除在低温应用期间或实现宽的热循环期间粘附层可能施加于至芯片接触垫的金属连接的应力。这种应用的例子包括在例如约70K或更低的低温温度下使用功率器件，或者功率器件遇到100℃或更高的温度变化，例如从例如约-40℃至约+150℃变化的温度之间的热循环。相似地，本申请的结构在高湿气应用中也是有利的，在高湿气应用中有机粘附层会吸收湿气、膨胀以及进一步加压力于至芯片接触垫的金属连接。
本申请的结构可用于提供封装给任何类型的功率半导体器件，例如、但不限于二极管和功率晶体管，包括例如M0SFET(金属氧化物场效应晶体管)和IGBT(绝缘栅双极晶体管)。这些功率半导体器件可包括任何合适的半导体材料，例如Si或GaAs。在一个实施例中，半导体器件包括宽带隙半导体材料，例如SiC器件，其能够耐受高温。在封装或互连之前，这些器件通常处于半导体芯片的形式。
图1至9B示出了针对制造功率半导体器件封装结构的方法以及所得到的封装结构的一个实施例，所得到的封装结构示于图9A中。图9A的芯片21代表可用在本申请的封装结构中的半导体功率芯片。当芯片21被示为MOSFET器件时，应当理解芯片21可包括任何类型的功率半导体器件，如上所述包括IGBT和二极管。
如图3所示，芯片21具有有源表面24和背表面25。一般而言，有源表面21可具有形成于其上的一个或多个接触垫，如由接触垫22和23所代表的。如所描绘的，功率芯片21具有MOSFET器件的典型的两个顶侧接触垫，包括大功率垫22，被称为源极垫、和较小的控制垫23，被称为栅极垫。背表面25还可包括背表面接触，被称为漏极垫(未示出)，这在本领域中是公知的。芯片21可通过被制作成所述一个或多个接触垫和背表面接触的电接触电耦接至封装互连结构，这将在下面更详细地描述。
图1和2示出了具有多个通孔11的电介质膜10的一个实施例的顶侧图和截面图，该多个通孔11延伸通过该膜的厚度。要理解的是，图1和2仅示出了结合单芯片位置形成的电介质膜10的一部分，如图3至9所看到的。如图14至16所示，电介质膜10可覆盖多芯片模块中的多个这种芯片位置。当示出电介质膜10具有矩形形状时，电介质膜10可具有适合用于形成本申请的结构的任何希望的形状或尺寸。
电介质膜10可具有任何所希望的厚度。例如，电介质膜10可具有从1到1000微米、或更优选从50至500微米、以及在其间的所有子范围变化的厚度。在一个实施例中，电介质膜10具有贯穿该膜的长度和宽度的均匀厚度。
在一个实施例中，通孔11具有带垂直侧壁的圆形形状，如图1和2所示。然而，通孔11的形状不受限制，并且可以是任何合适的形状。例如，通孔11可具有带圆角的椭圆形形状或正方形形状、或另外更复杂的形状。在另一实施例中，通孔11可具有锥形侧壁。
电介质膜10可由适合用于半导体封装结构的任何电介质材料制成，包括无机或有机电绝缘材料。可使用的无机材料包括例如玻璃、陶瓷或适合用于功率封装结构的其它无机绝缘体。这类无机材料的具体例子包括Al2O3；BeO；Si3N4；AlN；SiC；氮化镓；金刚石；类金刚石碳，如由纽约布法罗(Buffalo)的Advanced RefractoryTechnologies制造的Dylyn；和多晶硅。在一个优选实施例中，电介质膜是低温共烧陶瓷(LTCC)。
可用作电介质膜10的有机材料包括适合用于半导体封装结构的任何电绝缘有机材料。在一个实施例中，电介质膜10可以是在150℃以上的温度下连续使用的稳定的电绝缘聚合物。合适材料的例子包括聚酰亚胺，如KAPTON(E.I.DuPont de Nemours and Co.的商标)；高温聚合物，如聚喹啉、聚喹喔啉(polyquinoxaline)、和聚醚酮(polyetherkeytone)；由Mitsubishi Gas Chemical制造的BT(bismaleimide-triazine，双马来酰亚胺-三嗪)树脂；聚酯；焊料抗蚀剂；环氧树脂；硅氧烷基材料；和热塑性树脂，如ULTEMTM聚醚酰亚胺树脂(ULTEM是通用电气公司的商标)。
在一个实施例中，在处理期间，在框架(未示出)上支撑电介质膜10。当电介质膜10包括柔性材料时，该框架提供支撑以保持电介质膜10处于所希望的平面形状，并且使得易于处理。
电介质膜10可包括具有宽范围的CTE值的电介质材料。例如，可使用具有约0至约30ppm/C、以及其间的所有子范围的CTE值的材料。在特定实施例中，例如采用具有高弹性模量和高机械硬度的无机电介质的实施例，对于电介质膜10希望使用具有与芯片21的CTE相似的CTE的材料，以减小在加热和冷却期间由芯片21和电介质膜10的相对膨胀和收缩引起的应力。在一个这种实施例中，用于电介质膜10的材料具有分别与芯片21的x轴和y轴CTE相同或相似的x轴和y轴CTE，其中x轴和y轴CTE限定了与图8中所示的芯片21的顶表面平行的膜的平面中的电介质膜的CTE。例如，在芯片21由具有约3ppm/C的CTE的SiC制成的情况下，该电介质膜也可以是SiC，或者是另一具有约3ppm/C的CTE的材料。在其它实施例中，可以优选使用具有较高CTE的材料来减小导电层40中的应力，其一般具有从约15变化到约20ppm/C的CTE，尤其是如果电介质膜10具有低的弹性模量或低的机械强度，并且没有将高CTE引起的应力施加到芯片21上时。例如，在一个实施例中，可采用具有约10至约25ppm/C的CTE的电介质材料，来提供与导电层40的CTE相似的CTE。在又一实施例中，电介质膜10可具有从约0变化到约9ppm/C的CTE值，并且更优选从约2变化到约5ppm/C。
通常功率器件主要是从背表面冷却。然而，在希望从有源表面冷却的特定实施例中，对于电介质膜10希望使用具有高热导率的材料，例如SiC、SiN或AlN，以使得热量从芯片21的有源表面24通过电介质膜10被更有效地带走。
其中，通孔的尺寸和数量可以取决于接触垫22和23的尺寸以及芯片21的电流需要量。例如，如图9A所示，导电层40通过多个相对小的通孔接触接触垫22，以满足芯片21所需的电流需要量。在另一实施例中，可采用具有较大开口的较少通孔，以满足相同所需的电流需要量。例如，单个大通孔可代替与图9A实施例中的接触垫22对准的该多个通孔。在一个实施例中，通孔11具有从例如100变化到5000微米以及其间的所有子范围的直径。
在一个实施例中，形成电介质膜10的方法包括通过任意合适的方式获得所希望的材料的平面状电介质膜和在其中形成通孔11。在一个示范性实施例中，电介质膜10为陶瓷，并且通孔11通过适合的机械方法形成，例如机械穿孔或使用喷射水流，同时电介质膜10处于预烧制状态(即，未烧结状态(green-state))。在另一实施例中，在通过例如机械钻孔、激光钻孔、化学蚀刻技术、或其它用于在烧制时的陶瓷中形成孔的合适方法形成通孔11之前，烧制电介质膜。由于处于预烧状态的膜通常在烧制时收缩，其可能使得难以精确地定位通孔，所以如果在电介质膜中定位通孔需要窄容限，则可优选在烧制状态下形成孔。
图3示出了具有邻近电介质膜10的表面施加的聚合粘附层20的电介质膜10的截面图。粘附层20的目的是将电介质膜10临时粘附到功率半导体芯片21的有源表面直至在随后图4所示的处理步骤中形成导电层40为止。一旦形成了导电层40，导电层40则将电介质膜10有效地接合到芯片21上以便不再需要粘附层20。
粘附层20可包括任何可去除的粘附材料，其将提供适合的临时粘附，允许在电介质膜10和芯片21的接触垫之间的通孔11的所希望的侧壁结构，并且其另外适合于用在功率封装结构中。适合的材料的例子包括聚酯、焊料抗蚀剂、聚酰亚胺、硅氧烷和环氧树脂。在一个实施例中，粘附层20可以是热固性树脂、热塑性树脂、或热固性树脂和热塑性树脂的混合物。可接受的热塑性树脂的一个例子是ULTEMTM聚醚酰亚胺树脂(ULTEM是通用电气公司的商标)。
粘附层的厚度可以是任意希望的厚度，其将提供适合的粘附并且将允许芯片接触垫22和23的垂直高度。例如，粘附层可高达5密耳厚，且更优选从0.2密耳至2.0密耳，以及其间的所有子范围。
粘附层20可通过任何适当的方法施加到电介质膜10的表面。例如，粘附层20可通过弯月面涂敷、喷涂、真空沉积、或层叠技术来施加。在一个实施例中，粘附层20包括层叠在真空室中的聚醚酰亚胺树脂。
在图1、2和3中所示的实施例中，在形成通孔11之后，将粘附层20施加到电介质膜10上。在替换实施例中，在形成通孔11之前，将粘附层20施加到电介质膜10的表面上。然后利用任何适合的技术，例如以上提到的机械钻孔、激光钻孔或化学蚀刻技术，形成通过电介质膜10和粘附层20的通孔11。在该实施例中，可在将电介质膜10粘附到芯片21之前或之后，形成通孔11。
在施加粘附层20之后，使芯片21的有源表面24与粘附层20接触，以使得通孔11与接触垫22和23对准，如图3所示。在一个示范性实施例中，利用拾取和放置机器将芯片21设置在粘附层20上。然后将芯片21接合到电介质膜10上。在一个实施例中，可利用任何合适的方法通过加热或其它方式固化粘附层20来完成接合。在一个实施例中，在真空炉中执行加热步骤以防止在粘附层20内形成汽袋。
在一个实施例中，粘附层20是热塑性树脂，并且通过升高温度直至在该热塑性树脂中出现足够的流动以允许发生接合为止来完成接合。在另一实施例中，粘附层20是热固性树脂，并且通过升高粘附层的温度直至出现交联为止来完成接合。
在粘附层20是热固性树脂的实施例中，可通过充分地交联该热固性材料以形成所希望的键来完成接合。然而，在出现充分交联之后，通常粘附层20将更难以去除。因此，在一个替换实施例中，通过升高粘附层20的温度以去除挥发物，然后在出现显著的交联之前降低粘附层20的温度，来仅部分地固化热固性材料。这将使得在该工艺中临时粘附层随后将被更容易地去除。在特定实施例中希望继续加热粘附层20直至出现部分的、但不充分的交联为止，以便在制造工艺期间形成足够强的键以允许芯片21保持接合到电介质膜10直至形成导电层40为止，同时仍允许相对容易地去除粘附层20。
在又一实施例中，单层可用作电介质膜10和粘附层20。例如，可采用单层热塑性树脂层，例如ULTEMTM聚醚酰亚胺树脂，作为电介质膜10和粘附层。尽管该实施例相比于利用分离粘附层20的工艺需要更高的接合温度以将芯片21接合到电介质膜10上，但其具有利用单层来代替两个分离层、由此减少了所需材料和处理步骤的数量、并节省了时间和/或费用的优点。
图5示出了在形成导电层40之后附着到电介质膜10的芯片21的截面图。电介质膜10提供了其上可形成导电层40的平面表面，结果在电介质膜10的上表面上形成了平面互连结构。导电层40填充通孔11以形成导电柱41，其将导电层40电耦接至接触垫22和23。
导电柱41提供必需的粘附以将电介质膜10和导电层40固定到功率半导体芯片21。在一个实施例中，还在芯片21的无源区上方形成电介质膜10中的一个或多个通孔，以使得将另外的金属柱附著到无源区以提供增加的机械粘附力。
导电层40可包括适合用于功率半导体器件互连的任何导电材料。在一个实施例中，导电层40可包括难熔金属、贵金属、或难熔和/或贵金属的合金。这类金属和金属合金的例子包括钨、钼、钛/钨、金、铂、钯、金/铟、和金/锗。在另一实施例中，可采用铜、铝、或者铜或铝的合金。可选择耐受预期功率芯片工作的温度的金属层所使用的材料。例如，可选择耐受在约150℃以上的连续工作温度的金属，例如250℃、300℃、350℃、和更高的温度。在一个实施例中，可在约350℃以下的温度下使用铜。在又一实施例中，可在比约350℃高的温度下采用难熔金属、贵金属、或难熔和/或贵金属的合金，例如以上列出的那些。
导电层40的所需厚度取决于所需的电流量，而且金属化的宽度沿图案化的导电层延伸。在一个实施例中，导电层40的总厚度能够承载对于以相对低的电阻损耗工作的功率芯片来说典型的相对高的电流。例如，导电层40可形成为10微米或更大的厚度，例如从15变化到500微米、或20变化到250微米、以及其间的所有子范围的厚度。
在一个实施例中，导电柱41填充通孔11，如图5所示。然而，取决于通孔11的尺寸以及电介质层10和粘附层20的厚度，导电柱41可以与通孔更共形，以覆盖通孔侧壁和芯片接触垫22和23以及仅部分填充的通孔11。
导电层40可通过溅射、化学汽相沉积、无电电镀、或任何其它适当的方法形成。在一个实施例中，导电层40包括单层。在替换实施例中，导电层40包括多层。例如，导电层40可包括薄金属晶种(seed)层和形成于该晶种层上的较厚金属层。在又一实施例中，导电层40可包括阻挡金属层和/或粘附层。可用作粘附层的材料的例子包括钛、金、和钨。也可采用这些层的组合来提供所希望的粘附，例如金层在钨层之上。在一个实施例中，钛薄层可用作阻挡层和粘附层。代替或除了以上列出的材料外，可采用其它合适的阻挡和/或粘附层。
例如，在一个实施例中，如图24所示，利用溅射/电镀工艺形成多层导电层40。在该工艺中的第一步骤是通过溅射工艺将相对薄的阻挡金属层241施加到电介质膜10的顶表面上方，包括通孔11的侧壁上和在通孔11底部暴露的部分接触垫22和23上。阻挡金属层241可包括任何适合的阻挡金属，例如钛。阻挡金属层241可形成为例如500至5000埃以及其间的所有子范围的厚度。然后通过溅射在阻挡金属层241上形成晶种层242，之后通过电镀沉积较厚的金属层243。尽管可使用任何晶种层，其将提供用于在电镀期间出现的所希望的晶核形成，但晶种层242通常由将在电镀步骤中沉积的材料制成。例如，铜晶种层242可被沉积为从2000埃变化到1微米、以及其间的所有子范围的厚度，之后电镀另外的铜来将层243形成为例如25至200微米、以及其间的所有子范围的所需厚度。
在又一实施例中，没有使用阻挡层。代替地，通过溅射或无电电镀在电介质膜10上直接形成铜晶种层，之后如上所述电镀另外的铜至所需厚度。
图6示出了在图案化导电层40之后附着到电介质膜10上的芯片21的截面图。通过选择性地去除部分导电层来图案化导电层40以形成封装结构互连。对于经常存在于功率半导体器件中的高电流，所得到的包括导电柱41和邻近电介质膜10的上表面形成的布线42的互连结构可以提供低电阻和低电感互连。
可通过任何适合的方法图案化导电层40。利用例如在Eichelberger等人的美国专利No.4,835,704中描述的被称为适应光刻的技术，可以精确地控制金属化图案化。在此并入在Eichelberger中找到的适应光刻的描述作为参考。可采用常规的图案化和蚀刻技术，例如减去式蚀刻(subtractive etching)。例如，可将光掩模材料施加在导电层40的表面上方，之后将该光掩模材料光显影成所希望的互连图案，然后利用标准的湿法腐蚀槽蚀刻导电层40的暴露部分。
在替换实施例中，导电层40可通过半加成处理技术形成，其也是本领域中公知的。例如，可在电介质膜10上形成薄金属晶种层。在薄金属晶种层的表面上方施加光掩模材料，之后光显影该光掩模材料以使得在要形成所希望的互连图案的地方暴露薄金属晶种层。然后采用电镀工艺在暴露的晶种层上选择性地沉积另外的金属以形成较厚层，之后去除剩余的光掩模材料并蚀刻暴露的薄金属晶种层。
图7示出了附着到芯片21的电介质膜10的截面图，其与功率模块基板70对准。功率模块基板70包括具有可电耦接至芯片21的一个或多个导电基板接触72的绝缘基板71，如图8所示。例如，芯片21可通过任何适合的方法用焊料74焊接至基板接触72。绝缘基板71也可具有背侧导电层73，其可通过任何适合的方法便于将功率模块附着至热沉(未示出)。
绝缘基板71可包括适合用于功率模块基板的任何绝缘材料。这种材料的例子是无机绝缘材料，例如陶瓷，包括Al2O3和BeO，以及其它绝缘材料，例如AlN、Si3N4和SiC。
在一个实施例中，绝缘基板71具有第一主表面和相对的第二主表面，该第一和第二主表面基本上是平面。该一个或多个导电基板接触72邻近第一主表面形成，如图7所示。背侧导电层73可形成在第二主表面上。
应当选择耐受芯片21工作的温度的焊料74。例如，在某些较低的温度应用中，可采用锡铅(SnPb)焊料。在一个实施例中，锡铅可具有高铅含量，例如90％重量比的铅。在较高的温度，可优选高温焊料，例如金锡(AuSn)、金锗(AuGe)或金铟(AuIn)。在其它实施例中，该焊料可从锡银铜、锡铜、和锡铋中选择。代替焊接，还可采用其它适合的高温管芯附着技术，例如铜焊、或利用铜镓的扩散接合。
基板接触72和背侧导电层73可包括适合用于功率半导体器件接触结构的任何导电材料。可选择所使用的材料为耐受预期功率芯片工作的温度。在一个实施例中，例如，可采用难熔金属、贵金属或包括难熔和/或贵金属的合金，例如钨、钼、金、铂、钯、和钛-钨。在另一实施例中，可采用铜、铝、或者铜或铝的合金。例如，在一个实施例中，基板接触72是铜，并且背侧导电层73是铜钼(CuMo)。
图9A示出了功率半导体芯片封装结构的一个实施例的截面图，与图8中所示的结构相似，并且去除了粘附层20。可在芯片21附着至功率基板70之前或之后，去除粘附层20。去除粘附层20导致在电介质膜10和功率半导体芯片21的有源表面之间形成一个或多个空气隙91。空气隙的尺寸将取决于去除的粘附层20的厚度。如图9B中更清楚示出的，可将空气隙形成为具有电介质膜10和芯片21的有源表面之间的距离x的高度。在一个实施例中，距离x可具有从约0.01密耳变化到约5密耳、以及其间的所有子范围的高度。例如，距离x可具有从约0.2密耳变化到约2密耳的高度。
在一个实施例中，横向的空气隙92围绕电介质膜10和基板70之间的芯片21的至少一个横向边缘。要理解，该器件的横向边缘可包括未示出的另外的层，例如下面更详细描述的电压隔离电介质。在一个实施例中，空气隙92围绕由封装结构封装的一个或多个器件的整个外围。
空气隙92可在封装结构中的各个器件的横向边缘之间延伸。例如，如图10所示，空气隙92在芯片21和导电隔离物100之间延伸，其将在下面更详细地描述。空气隙92还可在图15和16所示的器件130和131以及多芯片模块的隔离物100之间延伸，其也将在下面更详细地描述。
再次参考图9A，去除粘附层20将增加可连续使用封装结构的温度范围。通常，相比在图9的封装结构中使用的其它材料，用于粘附层20的材料在相对低的温度下开始退化和分解。例如，粘附层20可在约125℃的温度下开始分解。因此，去除粘附层将把可连续使用封装结构的温度范围增加到最高温度，低于该最高温度封装结构中的其它材料将不分解，其在下面被更详细地讨论。
粘附层20可通过任何适合的方法去除。在一个实施例中，通过蚀刻，例如通过湿法化学腐蚀、等离子体蚀刻、或其它适合的蚀刻技术，来去除临时粘附。在替换实施例中，通过利用溶剂溶解该层来去除粘附层20。
在又一实施例中，通过升华去除粘附层20。在该实施例中，用于粘附层20的材料可以是任何适合的可升华材料。这类材料可包括例如低熔融蜡状物、蒽醌、蒽醌的可升华衍生物，例如茜素，以及其它可升华的有机固体，例如脂肪酸和其它的二羧酸。许多可以容易地用作粘附层20的其它可升华材料的描述，可在Handbook of Chemistry andPhysics的第60版，第C-722至C-723页中找到，并且在此并入这些可升华材料的描述作为参考。
粘附层20的升华可通过任何适合的方法来完成，其适用于升华所使用的材料并且其将不会损伤芯片或封装结构。这些方法在本领域中是公知的，并且可包括例如升高温度和/或减小压力以提供发生升华所必需的条件。
在可升华材料用于粘附层20的实施例中，优选选择在预期去除可升华材料之前的处理步骤的温度和压力参数来最小化该材料的升华。
所得到的图9A的封装结构具有平面互连结构。另外，在电介质膜10为无机材料的实施例中，封装结构不包含温度限制聚合物或其它有机材料，并且由此可以在高达350℃或可能更高的温度下连续工作。
在替换实施例中，在电介质膜10包括有机材料的情况下，在没有引起热损伤的情况下器件可连续工作的温度可取决于所使用的特定材料。例如，聚合物，如一些聚酰亚胺，可在高达约200℃的温度下连续工作而没有受到损伤，同时可在高达约250℃或可能更高的温度下使用以上列出的高温聚合物。当显影可以耐受较高温度的聚合物时，本公开的封装结构中聚合物的可用温度范围将增加。
图10示出了具有形成在电介质膜10和功率半导体芯片21之间的空气隙91的功率半导体芯片封装结构的一个实施例的截面图，除了图10的实施例还包括导电隔离物100之外，与图9A的实施例相似。导电隔离物100邻近基板接触72形成并将芯片21的背表面25电耦接至形成于电介质膜10的上表面上的背表面接触40c。这使得至芯片21的所有功率信号和控制通过邻近芯片21的有源表面的接触40a、40b和40c。由于接触40a、40b和40c都位于同一平面上(例如，电介质膜10的表面)，所以封装结构的互连结构可位于电介质膜10的表面上，由此消除了在功率基板70上形成互连的需要。在该实施例中，绝缘基板71可包括具有高热导率的材料，例如SiC，以增加封装结构的热通路的热导率。如果需要，可将热沉(未示出)装配在功率基板的底部上，由此提供用于增加的热传导的热通路。
在替换实施例中，如图11所示，导电隔离物100可以将芯片21的接触垫22和/或23电耦接至基板70上的导电基板接触72a。这使得至功率芯片的所有功率信号和控制通过邻近芯片21的背侧表面的互连结构。由于互连结构的大部分邻近功率基板70，而不是电介质膜10，所以该实施例将允许优化通过邻近芯片21的有源表面的材料的热通路，其包括电介质膜10和接触40a和40b。另外，其将允许接近电介质膜10以及接触40a和40b装配热沉(未示出)的可能性。
在一个实施例中，导电隔离物100可具有近似等于芯片21的厚度的厚度，如图10和11所示。可利用例如焊料附着74将导电隔离物100附着到功率基板70的基板接触72上，与上述关于图8用于将芯片21附着到功率基板70的工艺相似。
图22A至23B示出了形成导电隔离物100的两个示范性方法。在图22A和22B的实施例中，导电隔离物100由导电材料薄片101形成。该导电材料可包括例如金属，如Cu、Al、W或不锈钢，或金属复合材料，如Cu:Mo、Cu:镍铁合金(Invar)、Al:SiC或石墨增强Al。如图22A所示的薄片101具有近似等于如图10所示的芯片21的厚度的厚度。如图22B所示，薄片101可被切割成单个隔离物100。薄片101可通过任何适合的、例如机械切割、激光切割或喷射水流切割来切割。
可替换地，在图23A和23B所示的实施例中，可将导电隔离物100制备成更复杂的结构，例如具有金属馈通的塑料或陶瓷材料。在该实施例中，薄片101包括具有延伸通过非导电材料101a的厚度的多个导电馈通101b的非导电材料101a。薄片101被切割成多个导电隔离物100，每个包含至少一个导电馈通101b。非导电材料101a可包括有机电介质材料，例如填充的或未填充的聚合物、环氧树脂、硅氧烷、或其混合物；或无机材料，例如陶瓷或玻璃。导电馈通101b可包括金属，例如Cu、Al、W或不锈钢，或金属复合材料，例如Cu:Mo、Cu:镍铁合金、Al:SiC或石墨增强Al。
在一个实施例中，图23A的复合薄片101可通过将导电馈通101b周围的非导电材料101a模制成所希望的厚度的薄片或随后被切片成所希望的厚度的薄片的厚块来制备。在该实施例中可采用适合于模制的任何非导电材料。这类材料的例子可包括有机电介质材料，例如填充的或未填充的聚合物、环氧树脂、硅氧烷、或上述材料的混合物。
在用于形成可优选用在高温下使用的封装结构中的导电隔离物的一个实施例中，非导电材料是无机的，例如陶瓷或玻璃，并且导电馈通101b包括难熔或贵金属，例如钨、钼、钛-钨、金、铂、钯、金/铟、和金/锗。在该实施例中，复合薄片101可利用任何适合的方法形成，例如陶瓷烧制法、或已知的熔融和冷却玻璃的方法。
多级互连结构，其能够形成更复杂的互连电路作为部分封装结构，可用于本申请的封装结构。多级互连结构的一个实施例示于图12A至12C中。多级互连结构包括层间电介质层94，如图12A所示，其沉积在电介质膜10和接触40a、40b和40c的暴露区域上方。电介质层94可包括例如无机电介质，如玻璃、陶瓷、氧化物或其它可以在能够损伤功率器件或互连结构的温度以下的温度下沉积的适合的无机材料。层间电介质层94可通过任何适合的方法形成，例如通过涂敷且然后蚀刻以形成其中形成导电插塞96的一个或多个通孔95，或通过在顶表面的所需区域上方选择性地沉积电介质层94以留下一个或多个通孔95。然后通过任何适合的方法形成图12B中所示的导电插塞96，该导电插塞96将接触垫40c电耦接至第二电介质层94的顶部。如图12C所示，然后在电介质层94的顶表面的部分上方设置导电层97，形成与导电插塞96的电接触。如果电路的复杂性需要，则可形成另外的层间电介质层和导电层来提供另外的互连级。除了接触垫40c外，还可形成导电插塞至接触垫40a和40b，用于电接触多级互连结构的互连。
本申请的半导体芯片封装结构可包含一个或多个功率半导体芯片。当封装结构被制备有多于一个功率芯片时，可以以任何适合的结构布置这些芯片以提供所需的电路。例如，图13示出了具有多于一个功率半导体芯片的多芯片功率模块(为了清楚，未示出电介质膜10和图案化的导电层40)的一个实施例的顶视图。该模块包括具有栅极接触垫23和源极接触垫22的FET 130、以及具有源极接触132的二极管131。该模块还包括导电隔离物100。
图14至16示出了用于图13的多芯片功率模块的互连结构的顶视图和侧视图。导电柱41电耦接电介质膜10的上表面上的图案化导电层40与模块中的各个芯片。
在图14所示的实施例中，采用I/O带151来提供用于将该功率模块电连接至例如电路板的装置。在一个实施例中，如图15更清楚示出的，带151是基板接触72的延伸，带和接触由同一片导电材料形成。在该实施例中，带151可通过任何合适的方法形成。例如，在附着到基板71之前，可通过利用标准的金属弯曲方法控制曲率半径，将形成带151和接触72的导电材料弯曲成所希望的形状。可替换地，形成带151和接触72的材料可以以平面形式施加到基板上并且在附着之后弯曲成所希望的形式。该后一方法简化了附着工艺，但必须注意不将应力施加于带与基板的接合。在又一实施例中，带151和接触72通过例如在基板71上形成接触72，然后利用任何合适的方法例如焊接、铜焊或熔接将带151附着到接触72，来分别形成。
在其它实施例中，带151可以是导电层40的延伸，带151和接触40通过与前述段中描述的那些相似的方法由同一片导电材料形成。可替换地，带151可通过例如焊接、铜焊或熔接附着至导电层40。在又一实施例中，I/O结构可包括附着至或是基板接触72的延伸的一个或多个I/O带，和附着至或是导电层40的延伸的一个或多个I/O带。
还可采用其它适合的I/O结构和技术，包括、但不限于压力接触技术或直接焊接附着至互连结构，例如印刷电路板或陶瓷基板。如本领域中所公知的，通常基于特定功率电路应用的系统级要求来选择I/O结构。
图13至16针对用于功率模块的可能的多芯片结构的一个例子，并且本领域普通技术人员将容易理解，许多其它的替换结构是可以的。本领域普通技术人员还应当理解，可配置本申请的多芯片功率模块以形成任何希望的功率器件，例如功率开关、功率半桥、功率桥、功率整流器、和复杂的功率功能。
在一个实施例中，该功率模块可装配到形成密闭密封的功率模块的密封外壳中。可使用的一个示范性密封外壳是用密封的导电引线形成至模块互连的电连接的陶瓷封装。用于提供这种密闭密封的外壳的方法和结构在本领域中是公知的。
图17示出了本申请的另一实施例的截面图，除了去除了电介质膜10、留下空气隙91之外，其与图9A的实施例相似。在该实施例中空气隙91的高度y近似等于粘附层20和电介质膜10的组合厚度，其可从约25变化至约100微米。在该实施例中，空气隙用作电介质代替电介质膜10。
由于在该实施例中要去除电介质膜10，所以用于电介质膜10的材料可以是任何可去除的材料，其在模块制备期间在电介质膜10将经受的处理温度和环境条件下是稳定的。可选择电介质膜10的材料使得相对容易去除。例如，在该实施例中的电介质膜10可以是有机膜，例如以上列出的用于图1-9B的实施例的描述中的电介质膜10的有机膜中的任何一种。对于该实施例的优选材料包括由Mitsubishi GasChemical制造的BT(双马来酰亚胺-三嗪)树脂，以及可分解的材料，例如聚酯、焊料抗蚀剂、或ULTEMTM聚醚酰亚胺树脂(ULTEM是通用电气公司的商标)。
除了去除电介质膜10之外，用于形成图17的实施例的方法与以上关于图1至9B描述的方法相似。在一个实施例中，可在与粘附层20相同的步骤中去除电介质膜10。在替换实施例中，可在不同于粘附层20的单独步骤中去除电介质膜10。可通过任何适合的方法去除电介质膜10。例如，可通过利用湿法化学腐蚀或等离子体蚀刻技术蚀刻电介质膜10来完成该去除工艺。
可替换地，在电介质膜10是可分解的材料的情况下，其可通过溶剂中的溶解来去除。例如，当电介质膜10是聚醚酰亚胺树脂时，其可利用选自二氯甲烷、苯甲醚、n-甲基-吡咯烷酮、苯乙酮、邻二氯苯、甲酚、甲苯基酸和浓硫酸中的一种或多种溶剂来溶解。溶剂中聚合物层的反应性一般通过加热来提高，因此使用例如热喷射技术来施加溶剂可能是有利的。
在替换实施例中，通过升华去除电介质膜10。在该实施例中，用于电介质膜10的材料可包括任何适合的可升华材料。这类材料可包括例如低熔融蜡状物、蒽醌、蒽醌的可升华衍生物，例如茜素，以及其它可升华的有机固体，例如脂肪酸和其它的二羧酸。许多可容易用作电介质膜10的其它可升华材料的描述，可在Handbook of Chemistryand Physics的第60版、第C-722至C-723页中找到，并且在此并入这些可升华材料的描述作为参考。
可通过适用于升华所使用的材料且不会损伤芯片或封装结构的任何方法来完成升华。这些方法在本领域中是公知的，并且可包括例如，升高温度和/或减小压力以提供发生升华所必需的条件。
在可升华材料用于电介质膜10的实施例中，优选选择在预期去除可升华材料之前所使用的处理步骤的温度和压力参数，以最小化该材料的升华。
图18-20示出了用于形成封装结构的又一实施例的截面图，除了代替单电介质膜10使用多层电介质180外，其与以上结合图1至9B所描述的相似。图20进一步示出了电压隔离层190，其在下面更详细地描述。然而，要理解的是，可代替电压隔离层190形成其它结构，例如以上参考图12A至12C描述的多级互连结构。
参考图18，多层电介质180包括电介质膜10和电介质膜181。如图20所示，最终去除了电介质膜10，而电介质膜181保持在原位，覆盖接近芯片21的有源表面的导电层40的表面，由此提供保护以防空气电介质击穿。可选择电介质膜181和10以允许选择性地去除电介质膜10。另外，可选择电介质膜181以包括耐受芯片21工作的连续温度的材料。
在一个实施例中，电介质膜10可包括有机材料，以及电介质膜181可包括无机材料。在该实施例中可用作电介质膜10的无机材料的例子包括在此描述的以上用作电介质膜10的有机材料中的任何一种，包括例如聚酰亚胺，如KAPTON，(E.I.DuPont de Nemours and Co的商标)；热固性树脂；热塑性树脂，如ULTEMTM聚醚酰亚胺(ULTEM是通用电气公司的商标)；由Mitsubishi Gas Chemical制造的BT(双马来酰亚胺-三嗪)树脂；聚酯；焊料抗蚀剂；高温聚合物，如聚喹啉、聚喹喔啉、和聚醚酮；环氧树脂；以及硅氧烷基材料。可用作电介质膜181的无机材料的例子包括在此描述的以上用作电介质膜10的无机材料中的任何一种，包括例如玻璃或陶瓷材料，如Al2O3；BeO；Si3N4；AlN；SiC；氮化镓；金刚石，如由低温沉积技术沉积的金刚石膜；类金刚石碳，如Dylyn，其由纽约布法罗的Advanced RefractoryTechnologies制备；和多晶硅。
参考图18，将粘附层20施加到多层电介质180的电介质膜10的表面。然后，如图19所示，形成导电层40，之后图案化导电层40，与以上结合图5和6描述的相似。去除粘附层20和电介质膜10，留下在图案化的导电层40下面的层181，以制造图20中所示的封装结构。去除粘附层20和电介质膜10可在芯片21附着到功率基板70之前或之后进行，该附着工艺与以上结合图6至8描述的附着工艺相似。
可在同一步骤或单独的步骤中去除粘附层20和电介质膜10。粘附层20和电介质膜10可通过任何适合的方法去除，例如蚀刻、溶剂中的溶解、或升华，如以上图17中用于去除电介质膜1 0所公开的。选择在该实施例中使用的去除步骤以允许电介质膜181留下。因此，例如，当使用蚀刻时，如相比于电介质膜181，该蚀刻工艺优选选择性地蚀刻电介质膜10。
在通过升华去除电介质膜10的情况下，可使用在此描述的以上用于图17的实施例的描述中的形成和去除电介质膜10的可升华材料和用于升华的方法中的任何一种。在该实施例中，可选择电介质膜181为任何适合的电介质材料，其不会因升华电介质膜10必需的条件而被去除或另外被损伤，例如，在前教导的用作电介质膜10的有机材料和无机材料中的任何一种，除了可升华材料。
在图20的封装结构中，电介质膜181和空气隙91都用于提供在导电层40和芯片21之间所希望的电绝缘。因此，可选择组合的空气隙91的高度z和电介质膜181的厚度，以提供所希望的电绝缘，已知电介质膜181的击穿特性和施加的电压。电介质膜181的存在可有助于提供保护以防可能在例如高湿气环境中发生的空气电介质击穿。
图21示出了与以上结合图1至9B描述的实施例相似的又一实施例的截面图，除了代替去除粘附层20外，粘附层20被转变成在相对高的温度下稳定的材料。例如，可施加粘附层20作为有机材料，其随后转变成基本无机的材料，例如玻璃。可采用的一种类型的材料的例子是无机-有机混合聚合物，例如ORMOCER(Fraunhofer-Gesellschaft zur Frderung der angewandten Forschung e.V.München的商标)。ORMOCER材料可以通过旋涂或其它液体分配技术被施加在电介质膜10上并且被部分地固化以形成粘附层20。将芯片21设置在ORMOCER粘附层20上之后，封装结构的温度升高到ORMOCER的固化点，其在没有硬化剂的情况下为约170℃以及在有硬化剂的情况下为约70℃。该材料交联成可以耐受300℃或更高的环境的密封的、无机或基本无机的结构。短语“基本无机的”指的是尽管可保留一些有机功能团和/或有机交联单元，但该层主要包括无机结构单元网。例如，在固化无机-有机混合聚合物之后，可包括10％重量比或更少的有机结构单元。
以上描述的本申请的封装结构产生图案化的导电层40，其相比于传统地用于封装的线接合相对易于用电介质涂敷以获得电压隔离。为了在本申请的封装结构中提供电压隔离，可将电压隔离电介质层形成为邻近图案化的导电层40以及其它电压敏感区，例如基板接触72的暴露部分、焊料附着74以及芯片21的电压敏感区。例如，返回参考图20的实施例，将电压隔离层190形成为邻近图案化的导电层40和电介质层181的部分暴露的顶表面。虽然仅结合图20的实施例示出了电压隔离层190，但要理解的是，可在本申请中公开的所有封装结构中采用这种电压隔离层。
在一个实施例中，电压隔离电介质层可包括无机材料，例如类金刚石碳(DLC)、氧化铝、陶瓷合成物、玻璃、氮化镓和氧化物以及氮化物。可用作电压隔离电介质的DLC层的一个例子是DYLYN，其由纽约布法罗的Advanced Refractory Technologies制成。DYLYN具有耦合材料，例如用化学方法紧固原生氧化物(native oxide)的硅烷，由此允许良好的粘附。可采用适合于提供电压隔离的其它电介质材料。在一个实施例中，可采用具有相对低CET的电介质材料来防止对器件和/或封装结构的不希望有的热应力。电压隔离电介质层可通过任何适合的方法沉积，例如，化学汽相沉积或等离子体增强化学汽相沉积。
在一个实施例中，在沉积电压隔离电介质层之前沉积粘附层，以增加电介质层与下面的导电层40、以及与其上可形成电压隔离电介质层的封装结构的其它暴露表面的粘附。粘附层可具有任何提供所希望的粘附的适合的厚度。例如，粘附层可具有从约50埃变化到约2000埃的厚度。可用作粘附层的材料的例子包括金、钼和钛/钨。用于形成这种粘附层的方法在本领域中是公知的。
虽然在此已结合特定实施例和详细的描述公开了本发明，但对本领域技术人员来说清楚的是，可以在不脱离本发明的一般概念的情况下进行这种细节的修改或改变。因此本发明将受限于权利要求，并且不受以上提供的实施例和详细描述的限制。
部件列表
10      电介质膜
11      通孔
20      粘附层
21      功率半导体芯片
22，23  接触垫
24      有源表面
25      背表面
40      导电层
40a、40b、40c    接触
41      导电柱
42      布线
70    功率模块基板
71    绝缘基板
72、72a    基板接触
73    背侧导电层
74    焊料附着
91    空气隙
92    横向空气隙
94    层间电介质层
95    通孔
96    导电插塞
97    导电层
100   导电隔离物
101   薄片
101a  非导电材料
101b  导电馈通
130   FET
131   二极管
132   源极接触
151   I/O带
180   多层电介质结构
181   电介质膜
190   电压隔离层
241   阻挡金属层
242   晶种层
243   金属层

Claims (10)

1.一种制备功率半导体芯片封装结构的方法，包括：
提供具有第一表面和第二表面的电介质膜(10)；
提供具有有源表面(24)和相对的背表面(25)的至少一个功率半导体芯片(21)，该芯片(21)具有在有源表面(24)上的一个或多个接触垫(22)和(23)；
邻近电介质膜(10)的第一表面施加粘附层(20)；
通过使该有源表面与粘附层(20)物理接触，将电介质膜(10)粘附到该至少一个功率半导体芯片(21)的有源表面；
邻近电介质膜(10)的第二表面形成图案化的导电层(40)，该导电层(40)延伸通过形成在电介质膜(10)中的一个或多个通孔(11)，以形成与该一个或多个接触垫(22)和(23)的电接触；以及
去除粘附层(20)，以在电介质膜(10)和该至少一个功率半导体芯片(21)的有源表面(24)之间形成一个或多个空气隙(91)。
2.如权利要求1的方法，进一步包括：
邻近第一电介质膜的第二表面形成第二电介质膜(181)，以在形成导电层(40)之前提供多层电介质(180)，使得在该形成步骤期间邻近多层电介质(180)的第二电介质膜(181)来形成导电层(40)；以及
除了去除粘附层(20)以外还去除第一电介质膜(10)，以形成该一个或多个空气隙(91)，在去除第一电介质膜(10)之后，剩下第二电介质膜(181)作为封装结构的一部分。
3.如权利要求1的方法，进一步包括去除电介质膜(10)。
4.一种功率半导体芯片封装结构，包括：
具有有源表面(24)和相对的背表面(25)的至少一个功率半导体芯片(21)，该芯片(21)具有在有源表面(24)上的一个或多个接触垫(22)和(23)；
邻近功率半导体芯片(21)的电介质膜(10)，该电介质膜(10)具有与该一个或多个接触垫(22)和(23)对准的一个或多个通孔(11)；
邻近电介质膜(10)的图案化的导电层(40)，该导电层(40)具有一个或多个导电柱(41)，其延伸通过与接触垫(22)和(23)对准的该一个或多个通孔(11)，以将导电层(40)电耦接至接触垫(22)和(23)；以及
在电介质膜(10)和该至少一个功率半导体芯片(21)的有源表面(24)之间的一个或多个空气隙(91)。
5.如权利要求4的功率半导体芯片封装结构，其中电介质膜(10)包括玻璃或陶瓷。
6.如权利要求4的功率半导体芯片封装结构，其中该封装结构不包含有机材料。
7.一种功率模块，包括：
具有有源表面(24)和相对的背表面(25)的至少一个功率半导体芯片，该芯片具有在有源表面(24)上的一个或多个接触垫(22)和(23)；
具有布线部分(42)和将导电层(40)电耦接至接触垫(22)和(23)的一个或多个导电柱(41)的图案化的导电层(40)，该布线部分(42)在基本平行于有源表面(24)的平面上从柱(41)横向延伸；
在导电层(40)的布线部分(42)和该至少一个功率半导体芯片(21)的有源表面(24)之间的一个或多个空气隙(91)；以及
功率模块基板(70)，其电耦接至该至少一个功率半导体芯片(21)的背表面(25)。
8.一种制备功率半导体芯片封装结构的方法，包括：
提供具有第一表面和第二表面的电介质膜(10)；
提供具有有源表面(24)和相对的背表面(25)的至少一个功率半导体芯片(21)，该芯片(21)具有在有源表面上的一个或多个接触垫(22)和(23)；
邻近电介质膜(10)的第一表面施加粘附层(20)，该粘附层(20)包括第一材料；
通过使有源表面(24)与粘附层(20)物理接触，将电介质膜(10)粘附到该至少一个功率半导体芯片(21)的有源表面(24)；
邻近电介质膜(10)的第二表面形成图案化的导电层(40)，该导电层(40)延伸通过形成在电介质膜(10)中的一个或多个通孔(11)，以形成与该一个或多个接触垫(22)和(23)的电接触；以及
将粘附层(20)转变成可以耐受约300℃或更高的连续工作温度的第二材料。
9.如权利要求8的方法，其中第一材料是无机-有机混合聚合物，并且该转变步骤包括固化该无机-有机混合聚合物以将它转变成无机或基本无机的材料。
10.一种功率半导体芯片封装结构，包括：
具有有源表面(24)和相对的背表面(25)的至少一个功率半导体芯片(21)，其具有在有源表面(24)上的一个或多个接触垫(22)和(23)；
具有第一表面和第二表面的均匀厚度的电介质膜(10)，该第一表面邻近功率半导体芯片(21)的有源表面(24)，以及该第二表面形成在越过功率半导体芯片(21)的外围的所有方向上延伸的平面表面，该电介质膜(10)具有与该一个或多个接触垫(22)和(23)对准的一个或多个通孔(11)；
设置在电介质膜(10)和该至少一个功率半导体芯片(21)之间的粘附层(20)，该粘附层(20)包括无机或基本无机的材料；以及
邻近电介质膜(10)的第二表面的图案化的导电层(40)，该导电层(40)具有一个或多个导电柱(41)，其延伸通过与接触垫(22)和(23)对准的该一个或多个通孔(11)，以将导电层(40)电耦接至接触垫(22)和(23)。
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