JP2009224547A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009224547A JP2009224547A JP2008067249A JP2008067249A JP2009224547A JP 2009224547 A JP2009224547 A JP 2009224547A JP 2008067249 A JP2008067249 A JP 2008067249A JP 2008067249 A JP2008067249 A JP 2008067249A JP 2009224547 A JP2009224547 A JP 2009224547A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- semiconductor element
- semiconductor
- support substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
【課題】半導体装置の生産性を向上させる。
【解決手段】複数のキャビティ１０ａを有した支持基板１０と、支持基板１０の主面に選択的に配置された複数の配線１２と、キャビティ１０ａ内に搭載された半導体素子２０ａ，２０ｂと、キャビティ１０ａ内に搭載され、半導体素子２０ａ，２０ｂを制御する少なくとも一つの制御用素子（半導体素子２１）と、半導体素子２０ａ，２０ｂと制御用素子、または、半導体素子２０ａ，２０ｂ若しくは制御用素子と配線１２とを一括して電気的に接続できる、少なくとも一つの導電性パターン４０と、を備える。これにより、半導体装置の生産性が向上する。
【選択図】図１
【解決手段】複数のキャビティ１０ａを有した支持基板１０と、支持基板１０の主面に選択的に配置された複数の配線１２と、キャビティ１０ａ内に搭載された半導体素子２０ａ，２０ｂと、キャビティ１０ａ内に搭載され、半導体素子２０ａ，２０ｂを制御する少なくとも一つの制御用素子（半導体素子２１）と、半導体素子２０ａ，２０ｂと制御用素子、または、半導体素子２０ａ，２０ｂ若しくは制御用素子と配線１２とを一括して電気的に接続できる、少なくとも一つの導電性パターン４０と、を備える。これにより、半導体装置の生産性が向上する。
【選択図】図１
Description
本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール構造の半導体装置、及びそのような半導体装置の製造方法に関する。
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
中でも、パワー半導体素子や、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
特開２００３−２１８３０９号公報
しかし、上記の先行例で開示されたデバイスに於いては、複数の素子間や素子と配線間を多数のボンディングワイヤにて配線している。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置（マルチチップパワーデバイス）及び当該半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様では、複数のキャビティを有した支持基板と、前記支持基板の主面に選択的に配置された複数の第１の配線と、前記キャビティ内に搭載された少なくとも一つの第１の半導体素子と、前記キャビティ内に搭載され、前記半導体素子を制御する少なくとも一つの第２の半導体素子と、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを電気的に接続する、少なくとも一つの第２の配線と、を備えたことを特徴とする半導体装置が提供される。
また、上記の半導体装置を製造するために、本発明の一態様では、連続し、複数のキャビティを有した支持基板の主面に複数の第１の配線を選択的に配置する工程と、前記キャビティ内に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、複数の第２の配線が選択的に固着された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、前記配線支持基材と前記第２の配線とを離反させる工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、生産性の高い半導体装置及び当該半導体装置の製造方法を実現することができる。更に、薄型化・小型化形状の半導体装置及び当該半導体装置の製造方法を実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１ａの断面が示されている。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１ａの断面が示されている。
図示するように、半導体装置１ａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが略並列状に構成され、夫々のキャビティ１０ａ内に、例えば、鉛フリーの半田（錫（Ｓｎ）−銀（Ａｇ）系半田）層１１を介して、半導体素子２０ａ，２０ｂ，２１が実装されている。
ここで、支持基板１０に於いては、電極や配線、樹脂層が多層構造となって積層された、所謂プリント配線板（回路基板）が適用されている。そして、当該樹脂としては、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が挙げられる。
また、このような支持基板１０は、上記のプリント配線板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
更に、ウエハプロセスにて半導体装置１ａを作製する場合には、その母材であるシリコン（Ｓｉ）ウエハを基材としたシリコン配線板を支持基板としてもよい。
或いは、絶縁膜被覆金属配線板を支持基板としてもよい（後述）。
或いは、絶縁膜被覆金属配線板を支持基板としてもよい（後述）。
また、図（Ｂ）に示す如く、支持基板１０下には、必要に応じて、金属製の放熱板（ヒートスプレッダ）１０ｈを固着させてもよい。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂに於いては、例えば、縦型のパワー半導体素子が適用されている。具体的には、一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂに於いては、例えば、縦型のパワー半導体素子が適用されている。具体的には、一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。
また、半導体素子２０ａ，２０ｂの間に位置する半導体素子（第２の半導体素子）２１は、制御用ＩＣチップであり、当該半導体素子２１は、半導体素子２０ａ，２０ｂの少なくとも何れかのＯＮ−ＯＦＦ制御等をする。
また、半導体素子２０ａ，２０ｂの間に位置する半導体素子（第２の半導体素子）２１は、制御用ＩＣチップであり、当該半導体素子２１は、半導体素子２０ａ，２０ｂの少なくとも何れかのＯＮ−ＯＦＦ制御等をする。
尚、半導体装置１ａに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
また、半導体装置１ａにあっては、半導体素子２０ａ，２０ｂ，２１が実装されていない支持基板１０の主面（上面側）に、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１２が複数個、選択的に配置されている。これらの配線１２は、例えば、銅（Ｃｕ）を主たる成分により構成されている。
また、半導体装置１ａにあっては、半導体素子２０ａ，２０ｂ，２１、配線１２の上方に、導電性パターン（導体接続子）４０で構成された別の配線パターンが複数個、配置されている。これらの導電性パターン４０は、例えば、銅を主たる成分により構成され、接着部材を介し、半導体素子２０ａ，２０ｂ，２１または配線１２上に固着されている。
そして、これらの導電性パターン４０の配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を通じて、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、導電性パターン４０を通じて、電気的に接続されている。
尚、当該電気的な接続を確保する上記の接着部材としては、鉛フリー半田で構成された半田層１３が適用されている。
更に、半導体装置１ａにあっては、夫々の配線１２から電極端子１２ａが延出され、更に、これらの電極端子１２ａからは、棒状の入出力端子５０（材質は銅）が延出されている。
更に、半導体装置１ａにあっては、夫々の配線１２から電極端子１２ａが延出され、更に、これらの電極端子１２ａからは、棒状の入出力端子５０（材質は銅）が延出されている。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、並びに導電性パターン４０等は、トランスファモールド法にて形成されたエポキシ系の樹脂６０により完全に封止されている。
尚、図（Ａ）に於いては、半導体装置１ａの内部の構造を明確にするために、樹脂６０を表示していない。
また、このような樹脂６０は、トランスファモールド法以外にも、ポッティング法、ディッピング法、キャスティング法、或いは流動浸漬手法の何れか一つの方法にて形成してもよい。更に、当該樹脂６０中には、アルミナや酸化シリコンで構成された無機フィラーを含浸させてもよい。
また、このような樹脂６０は、トランスファモールド法以外にも、ポッティング法、ディッピング法、キャスティング法、或いは流動浸漬手法の何れか一つの方法にて形成してもよい。更に、当該樹脂６０中には、アルミナや酸化シリコンで構成された無機フィラーを含浸させてもよい。
このような構成により、半導体装置１ａは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図１に示す半導体装置１ａの構造をより深く理解するために、半導体装置１ａの断面を拡大させた図を用いて、当該半導体装置１ａの構造を説明する。
続いて、図１に示す半導体装置１ａの構造をより深く理解するために、半導体装置１ａの断面を拡大させた図を用いて、当該半導体装置１ａの構造を説明する。
尚、以下に示す全ての図に於いては、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置１ａの特徴的な形態を拡大させた図が示されている。
図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置１ａの特徴的な形態を拡大させた図が示されている。
上述したように、半導体装置１ａにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。当該放熱板１０ｈは、必要に応じて、取り除いてもよい。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導電パッド１４ａ，１４ｂが選択的に配置されている。例えば、半導体装置１ａでは、導電パッド１４ａ，１４ｂの主面が夫々のキャビティ１０ａの底面を構成している。
このような導電パッド１４ａ，１４ｂは、支持基板１０内に配設された図示しない配線、ビア等に導通し、更に、当該配線等を通じて、入出力端子５０等との電気的接続が確保されている。
そして、導電パッド１４ａ，１４ｂ上には、半田層１１を介して、半導体素子２０ａ，２１が実装されている。
従って、半導体素子２０ａは、その下面側のドレイン電極と導電パッド１４ａとが半田層１１を介して電気的に接続されている。
従って、半導体素子２０ａは、その下面側のドレイン電極と導電パッド１４ａとが半田層１１を介して電気的に接続されている。
また、制御用ＩＣチップである半導体素子２１に於いても、その上下の主面に電極が配設されている場合には、当該下面側の電極と導電パッド１４ｂとが半田層１１を介して電気的に接続されている。但し、半導体素子２１に於いて、その両主面に電極が配設されていない場合には、当該導電パッド１４ｂの配設は必ずしも要しない。
また、導電パッド１４ａ，１４ｂに於いては、その主面の面積が可能な限り広くなるように、支持基板１０内に配置されている。そして、半導体素子２０ａ，２１間の距離ｄを０．２〜３ｍｍ以上としている。
また、半導体素子２０ａ，２１が実装されていない支持基板１０の上面には、配線１２が複数個、選択的に配置されている。そして、半導体素子２０ａ，２１、配線１２上には、上述した如く、導電性パターン４０が複数個、配設されている。
このような導電性パターン４０の配置により、半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐと配線１２とが導電性パターン４０を通じて、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。また、当該導電性パターン４０が半田層１３と接触する表面には、必要に応じて、鍍金層４０ｇを形成させてもよい。例えば、鍍金層４０ｇは、その下層からニッケル（Ｎｉ）、金（Ａｕ）または、ニッケル（Ｎｉ）、錫（Ｓｎ）の順に構成されている。
また、半導体装置１ａにあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐ，２１ｐの上面と、配線１２の上面とが略同一の高さになるように構成されている。
次に、上記の半導体装置１ａを構成する、他の特徴的な構造について、半導体装置１ａの断面を拡大させた図を用いて説明する。
最初に、隣接する配線１２間に形成させた絶縁被膜６１について説明する。
最初に、隣接する配線１２間に形成させた絶縁被膜６１について説明する。
図３は絶縁被膜の形態を説明するための半導体装置の要部断面模式図である。
図示するように、隣接する配線１２間に位置する支持基板１０の主面上、並びにこれらの配線１２の主面上の一部には、絶縁被膜６１が形成されている。但し、当該絶縁被膜６１に於いては、半田層１３と配線１２との接合部分を除いた領域に形成させる。
図示するように、隣接する配線１２間に位置する支持基板１０の主面上、並びにこれらの配線１２の主面上の一部には、絶縁被膜６１が形成されている。但し、当該絶縁被膜６１に於いては、半田層１３と配線１２との接合部分を除いた領域に形成させる。
このような絶縁被膜６１が存在すると、後述するリフロー処理によって半田層１３を形成する際に、溶融した半田材の流出を、当該絶縁被膜６１のダム効果により効率よく抑制することができる。これにより、半田材による配線１２間の短絡、或いは配線１２とその上方に位置する導電性パターン４０との短絡を確実に防止することができる。
次に、電極端子１２ａから延出した入出力端子５０について説明する。
図４は入出力端子の形態を説明するための半導体装置の要部断面模式図である。
図示するように、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている。そして、当該クリップ部５０ａは、支持基板１０の上下の主面に配設された配線１２に、鍍金層１２ｇ並びに半田層５１を介し、挟装された状態にある。
図４は入出力端子の形態を説明するための半導体装置の要部断面模式図である。
図示するように、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている。そして、当該クリップ部５０ａは、支持基板１０の上下の主面に配設された配線１２に、鍍金層１２ｇ並びに半田層５１を介し、挟装された状態にある。
このように、クリップ部５０ａを支持基板１０端に嵌め込み、クリップ部５０ａと配線１２とを鍍金層１２ｇを介し半田付けすることにより、入出力端子５０は、支持基板１０端に強固に支持される。
更に、当該半田層５１に於いては、鍍金層１２ｇとクリップ部５０ａとの間隙に配置するのみではなく、クリップ部５０ａ端から、配線１２の一部にかけて、これらの部位を被覆するように形成されている。このような半田層５１の形成により、挟装状態の機械的強度が更に高くなる。
尚、鍍金層１２ｇに於いては、その下層から、ニッケル（Ｎｉ）、錫（Ｓｎ）、またはニッケル（Ｎｉ）、金（Ａｕ）を主たる成分により構成されている。
続いて、本実施の形態に係る半導体装置１ａの構成を変形させた半導体装置１ｂの構成について説明する。
続いて、本実施の形態に係る半導体装置１ａの構成を変形させた半導体装置１ｂの構成について説明する。
図５は絶縁膜被覆金属配線板を用いた半導体装置を説明するための要部図である。
図示するように、半導体装置１ｂに於いては、上述した支持基板１０に代えて、コア基板７０、コア基板７０の上下に配置された樹脂層７１、絶縁膜７２で構成される絶縁膜被覆金属配線板７３を用いている。
図示するように、半導体装置１ｂに於いては、上述した支持基板１０に代えて、コア基板７０、コア基板７０の上下に配置された樹脂層７１、絶縁膜７２で構成される絶縁膜被覆金属配線板７３を用いている。
ここで、当該コア基板７０は、１００μｍ〜１ｍｍの厚みを有し、その材質を、銅、アルミニウム、またはこれらの合金を主たる成分としている。
また、コア基板７０上には、上記支持基板１０と、同材料で構成され、配線やビア等が内部に積層された樹脂層７１が選択的に配置されている。
また、コア基板７０上には、上記支持基板１０と、同材料で構成され、配線やビア等が内部に積層された樹脂層７１が選択的に配置されている。
また、樹脂層７１が選択的に配置されていないコア基板７０の主面上には、半導体素子２０ａが半田層１１を介し、搭載されている。さらに、樹脂層７１には、キャビティ１０ａが設けられ、当該キャビティ１０ａ内に、エポキシ系またはシリコン系樹脂で構成される接着部材（図示しない）を介して、半導体素子２１が搭載されている。
また、コア基板７０下に配置された絶縁膜７２は、上記セラミックまたは樹脂で構成されている。
このような半導体装置１ｂの構成によれば、半導体素子２０ａ，２１から発せられた熱は、半田層１１または樹脂層７１を通じ、より確実に、コア基板７０に放熱させることができる。
このような半導体装置１ｂの構成によれば、半導体素子２０ａ，２１から発せられた熱は、半田層１１または樹脂層７１を通じ、より確実に、コア基板７０に放熱させることができる。
尚、上述した絶縁膜被覆金属配線板７３に於いては、コア基板７０の両端を樹脂等で被覆したメタルコア基板、或いは、最下層に絶縁膜７２を配置しないメタルベース基板であってもよい。
次に、上述した半導体装置の製造方法について、半導体装置１ａの製造方法を例に取り、説明する。次に示す、図６乃至１３には、半導体装置１ａ製造の工程を説明する要部図が示されている。
先ず、図６に示すように、導電性パターン４０を複数個、選択的に配置した配線支持基材（ベースフィルム）３０を準備する。ここで、図（Ａ）には、支持基板１０上に、当該配線支持基材３０を載置させた場合（後述）の上方から眺めた配線支持基材３０の構成が示されている。また、図（Ｂ）には、その裏面側が示されている。尚、この図には、配線支持基材３０のユニットのみが示されている。従って、実際の配線支持基材３０は後述するように、横方向に長く連通した構成をなしている。
この図に示すように、所定の形状に加工された配線支持基材３０の主面に、導電性パターン４０がエポキシ系またはシリコン系樹脂で構成された接着部材（図示しない）を介し、選択的に固着（仮止め状態）されている。ここで、導電性パターン４０は、５ｍｍ以下の厚み及び線幅を有している。また、配線支持基材３０は、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂から構成されている。また、配線支持基材３０の厚みは、１０〜５０μｍである。
また、当該接着部材に於いては、１００〜２００℃の加熱により、その粘着性が低下する材料で構成されている。従って、当該温度に於いて、配線支持基材３０を容易に導電性パターン４０から剥離させることができる。
また、夫々の導電性パターン４０に於いては、その両端が配線支持基材３０の主面から延出した構成をしている。ここでは、その延出した部分を、延出部（フィンガー部）４０ａと称する。そして、支持基板１０上に、当該配線支持基材３０を載置させた場合（後述）、当該延出部４０ａの下方（図の手前方向）に、被接合体である半導体素子２０ａ，２０ｂ，２１の電極パッドや配線１２が位置する。
このような配線支持基材３０等を用いれば、導電性パターン４０が配設された配線支持基材３０を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、当該導電性パターン４０を通じて、一括して電気的に接続させることができる（後述）。
尚、配線支持基材３０の中央部には、貫通孔３０ａが設けられている。半導体装置１ａの製造中に於いては、この貫通孔３０ａの下方に、図１で示した半導体素子２１が位置するが（後述）、当該製造中に、半導体素子２１と配線支持基材３０との位置確認を特に要しない場合は、貫通孔３０ａを設ける必要はない。
また、図７に示すように、配線支持基材３０等を準備する段階に於いて、必要に応じて、絶縁被膜６１を、配線支持基材３０の主面に固着させてもよい。このような所定の平面形状の絶縁被膜６１は、例えば、印刷法、ラミネート法等で、配線支持基材３０の主面に固着させておく。
次に、図８に示すように、支持基板１０が縦横に連続した基板を準備する。この段階で、各支持基板１０の各ユニットには、既に、配線１２、入出力端子５０等が選択的に配置されている。このような選択的配置は、例えば、鍍金、選択的エッチングにより行う。また、配線１２が配置されていない支持基板１０の主面には、必要に応じて、少なくとも一つのキャビティ１０ａを形成させておく。
そして、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続した支持基板１０の個数を調節する。
次に、図９に示すように、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材（図示しない）をディスペンス法にて配置する。或いは、ペースト状の半田材に代えて、シート状の半田材をキャビティ１０ａ内に配置してもよい。
次に、図９に示すように、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材（図示しない）をディスペンス法にて配置する。或いは、ペースト状の半田材に代えて、シート状の半田材をキャビティ１０ａ内に配置してもよい。
そして、上記の半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する。更に、配線１２と、上述した導電性パターン４０との接合部分、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。
尚、キャビティ１０ａ内に、半田材を配置し、半導体素子２０ａ，２０ｂ，２１を載置した直後にリフロー処理を行って、半導体素子２０ａ，２０ｂ，２１を支持基板１０に接合させてもよいが、本実施の形態では、この段階でのリフロー処理を行わない。
また、必要に応じて、半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する前に、予め、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、半田材を配置してもよい。
次に、図１０に示すように、導電性パターン４０が複数個、選択的に配置された配線支持基材３０を、配線１２、半導体素子２０ａ，２０ｂ，２１上に載置する。ここでは、導電性パターン４０が配線支持基材３０の下側に位置するように、配線支持基材３０を載置する。また、この段階での配線支持基材３０は、図示するように、横方向に連続した支持基板１０に対応するように、横方向に連続した状態にある。
尚、配線支持基材３０に於いては、横方向に連続せず、必要に応じて、個片化された配線支持基材３０を載置してもよい。
そして、当該載置により、夫々の導電性パターン４０が上記半田材を介して配線１２、半導体素子２０ａ，２０ｂ，２１に接触する。そして、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、上記の半田材を溶融・浸透させる。この処理により、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とが、導電性パターン４０を通じて電気的に接続される。
そして、当該載置により、夫々の導電性パターン４０が上記半田材を介して配線１２、半導体素子２０ａ，２０ｂ，２１に接触する。そして、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、上記の半田材を溶融・浸透させる。この処理により、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とが、導電性パターン４０を通じて電気的に接続される。
即ち、ワイヤボンディングのように、ボンディングワイヤを１本ずつボンディングするのではなく、リフロー処理にて、一括して、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１と配線１２とを、導電性パターン４０を通じて電気的に接続させる。
次に、図１１に示すように、支持基板１０等を、１００〜２００℃に加熱しながら（図示しない）、配線支持基材３０のみを、導電性パターン４０から剥離する。上述したように、導電性パターン４０を配線支持基材３０に接合させた接着部材は、１００〜２００℃にて粘着性が低下する。従って、当該加熱により、配線支持基材３０と、導電性パターン４０とを容易に離反させることができる。
尚、当該剥離は、自動的に制御されている剥離用のツールを用いて実施してもよく、手動にて実施してもよい。
次に、図１２に示すように、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。即ち、電極端子１２ａ上に半田材を塗布し、入出力端子５０のクリップ部５０ａを、当該端部に嵌合させた後、リフロー処理により、電極端子１２ａに、入出力端子５０を電気的に接続する。
次に、図１２に示すように、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。即ち、電極端子１２ａ上に半田材を塗布し、入出力端子５０のクリップ部５０ａを、当該端部に嵌合させた後、リフロー処理により、電極端子１２ａに、入出力端子５０を電気的に接続する。
続いて、図１３に示すように、樹脂封止装置に備えられた金型（図示しない）内に、連続した支持基板１０等を設置し、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１並びに導電性パターン４０等を、樹脂６０により封止する。この際、支持基板１０の上方に位置していた配線支持基材３０は、取り除かれているので、樹脂６０は、導電性パターン４０下まで充分に回り込むことができる。
尚、樹脂封止は、トランスファモールド法、ポッティング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの方法にて実施する。
そして、当該樹脂６０により封止した後、連続した支持基板１０、樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。これにより、図１に示されるような、個片化されたマルチチップモジュール（半導体装置１ａ）が形成する。
このように、第１の実施の形態によれば、複数の導電性パターン４０にて、一括して、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とを電気的に接続できるので、マルチチップパワーデバイスの生産性を格段に向上させることができる。
＜第２の実施の形態＞
続いて、上述した導電性パターン４０を、配線パターンを構成する導電性金属膜（金属膜）に代替させた半導体装置２について説明する。尚、以下に示す図面では、図１乃至１３に示した部材と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
続いて、上述した導電性パターン４０を、配線パターンを構成する導電性金属膜（金属膜）に代替させた半導体装置２について説明する。尚、以下に示す図面では、図１乃至１３に示した部材と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図１４は第２の実施の形態に係る半導体装置の要部断面模式図である。この図１４には、第２の実施の形態に係る半導体装置２の特徴的な形態が示され、樹脂６０並びに入出力端子５０等は表示されていない。
上述したように、半導体装置２にあっては、支持基板１０を基体としている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導電パッド１４ａ，１４ｂが選択的に配置されている。更に、導電パッド１４ａ，１４ｂ上に、半導体素子２０ａ，２１が実装されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導電パッド１４ａ，１４ｂが選択的に配置されている。更に、導電パッド１４ａ，１４ｂ上に、半導体素子２０ａ，２１が実装されている。
また、半導体素子２０ａ，２１が実装されていない支持基板１０の上面には、配線１２が複数個、選択的に配置されている。そして、半導体素子２０ａ，２１、配線１２上には、導電性金属膜４１が複数個、配設されている。
このような導電性金属膜４１は、その一方の端が配線１２に接合され、もう一方の端が半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐに接合されている。そして、当該導電性金属膜４１の配置により、半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐと配線１２とが導電性金属膜４１を通じて、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。また、当該導電性金属膜４１が半田層１３と接触する表面には、必要に応じて、鍍金層４１ｇを形成させてもよい。例えば、鍍金層４１ｇは、その下層からニッケル（Ｎｉ）、金（Ａｕ）、またはニッケル（Ｎｉ）、錫（Ｓｎ）の順に構成されている。
また、半導体装置２にあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐ，２１ｐの上面と、配線１２の上面とが略同一の高さになるように構成されている。
次に、このような半導体装置２の製造方法について説明する。
先ず、図１５に示すように、導電性金属膜４１を複数個、選択的に配置した配線支持基材３１を準備する。ここで、図１５には、支持基板１０上に、当該配線支持基材３１を載置させた場合の下方から眺めた配線支持基材３１の構成が示されている。即ち、製造中に於ける配線支持基材３１の裏面側が示されている。尚、この図には、配線支持基材３１のユニットのみが示されている。従って、実際の配線支持基材３１は上述したように、横方向に長く連通した構成をなしている。
先ず、図１５に示すように、導電性金属膜４１を複数個、選択的に配置した配線支持基材３１を準備する。ここで、図１５には、支持基板１０上に、当該配線支持基材３１を載置させた場合の下方から眺めた配線支持基材３１の構成が示されている。即ち、製造中に於ける配線支持基材３１の裏面側が示されている。尚、この図には、配線支持基材３１のユニットのみが示されている。従って、実際の配線支持基材３１は上述したように、横方向に長く連通した構成をなしている。
図示するように、所定の形状に加工された配線支持基材３１の主面（裏面側）上に、導電性金属膜４１が、例えば、接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性金属膜４１は、銅、銀（Ａｇ）、金、アルミニウム（Ａｌ）またはこれらの少なくとも一つを含む合金の何れかの金属により構成されている。特に、ここでは、半田材の濡れ性を向上させる金属材を用いるのが望ましい。
また、夫々の導電性金属膜４１は、５ｍｍ以下の線幅を有している。更に、その厚みについては、パワー半導体素子である半導体素子２０ａ，２０ｂの電極パッド２０ａｐ，２０ｂｐに導通させる導電性金属膜４１ｍｏｓに於いては２５〜５００μｍに構成されている。尚、半導体素子２０ａ，２０ｂとして、パワー半導体素子以外の素子（後述）を用いた場合は、当該素子の電極に導通させる導電性金属膜４１ｍｏｓの厚みは、３〜５００μｍに構成されている。また、半導体素子２１のような制御用ＩＣチップの電極パッド２１ｐに導通させる導電性金属膜４１ｉｃに於いては３〜５００μｍに構成されている。
また、図示するような導電性金属膜４１の選択的なパターン形成は、上記金属材で構成された一体の金属膜を、配線支持基材３１上に、エポキシ系またはシリコン系の接着部材を介し、ラミネート接合させ、更に、当該金属膜にエッチングを施すことにより形成する。
或いは、配線支持基材３１上に上記金属材で構成された導体性ペーストをスクリーン印刷にて選択的に配置した後、当該導電性ペーストを乾燥・硬化させることにより形成させてもよい。
或いは、配線支持基材３１上に、スパッタまたは蒸着により上記金属材で構成された金属膜を形成させた後、当該金属膜にエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１上に上記金属材で構成された鍍金層を形成させた後、当該鍍金層に選択的なエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１上に上記金属材で構成された鍍金層を形成させた後、当該鍍金層に選択的なエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１表面を化学的または光学的手法により表面改質し、選択的な化学鍍金法により形成させてもよい。
そして、夫々の導電性金属膜４１の端の下方（図の手前方向）には、被接合体である半導体素子２０ａ，２０ｂ，２１に配設された電極パッド２０ａｐ，２０ｂｐ，２１ｐや配線１２が位置する。尚、導電性金属膜４１の端には、上述した鍍金層４１ｇを形成させてもよい。
そして、夫々の導電性金属膜４１の端の下方（図の手前方向）には、被接合体である半導体素子２０ａ，２０ｂ，２１に配設された電極パッド２０ａｐ，２０ｂｐ，２１ｐや配線１２が位置する。尚、導電性金属膜４１の端には、上述した鍍金層４１ｇを形成させてもよい。
そして、この後に於いては、上述した半導体装置１ａの製造方法と同様の原理で製造する。
例えば、図８に示すように、支持基板１０が縦横に連続した基板を準備する。続いて、図９に示す方法と同様に、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材を配置する。そして、上記半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する。更に、配線１２と、上述した導電性金属膜４１との接合部分、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、ペースト状の半田材を配置する。
例えば、図８に示すように、支持基板１０が縦横に連続した基板を準備する。続いて、図９に示す方法と同様に、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材を配置する。そして、上記半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する。更に、配線１２と、上述した導電性金属膜４１との接合部分、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、ペースト状の半田材を配置する。
次に、図１０に示す方法と同様に、導電性金属膜４１が複数個、選択的に配置された配線支持基材３１を、配線１２、半導体素子２０ａ，２０ｂ，２１上に載置する。ここでは、導電性金属膜４１が配線支持基材３１の下側に位置するように、配線支持基材３１を載置する。
そして、当該載置により、夫々の導電性金属膜４１が上記半田材を介して配線１２、半導体素子２０ａ，２０ｂ，２１に接触する。そして、加熱炉内にて、上記の支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施し、上記の半田材を溶融・浸透させる。この処理により、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とが、導電性金属膜４１を通じて電気的に接続される。
次に、図１１に示す方法と同様に、支持基板１０等を、１００〜２００℃に加熱しながら（図示しない）、配線支持基材３１と、導電性金属膜４１とを離反させる。
次に、図１２に示すように、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。
次に、図１２に示すように、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。
続いて、図１３に示すように、樹脂封止装置に備えられた金型（図示しない）内に、連続した支持基板１０等を設置し、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１並びに導電性金属膜４１等を、樹脂６０により封止する。
そして、当該樹脂６０により封止した後、連続した支持基板１０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。これにより、個片化されたマルチチップモジュール（半導体装置２）が形成する。
このように、第２の実施の形態によれば、複数の導電性金属膜４１にて、一括して、半導体素子２０ａ，２０ｂに配設された素子間の電極と半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１に配設された電極と配線１２とを電気的に接続できる。この結果、マルチチップパワーデバイスの生産性を格段に向上させることができる。
即ち、導電性金属膜４１が配設された上記配線支持基材３１を用いることにより、当該配線支持基材３１を、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ、または配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐと、夫々の素子に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極パッド２０ａｐ，２０ｂｐ，２１ｐ同士を、当該導電性金属膜４１を介し、一括して電気的に接続させることができる。
このように、第１，２の実施の形態によれば、マルチチップパワーデバイスの生産性を格段に向上させることができる。
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
これにより、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間がワイヤボンディングに費やされる。
しかし、本実施の形態によれば、１０秒のリフロー処理で、Ｍ個のマルチチップモジュールのワイヤボンディングを全て完了させることができる。
しかし、本実施の形態によれば、１０秒のリフロー処理で、Ｍ個のマルチチップモジュールのワイヤボンディングを全て完了させることができる。
従って、本実施の形態によれば、従来のワイヤボンディングに要される時間を、約２０×Ｍ分の１０（１０／（２０×Ｍ））に短縮させることができる。
また、第１，２の実施の形態に示す半導体装置１ａ，１ｂ，２では、半導体素子２０ａ，２０ｂ，２１をキャビティ１０ａ内に配置し、半導体素子２０ａ，２０ｂ，２１、配線１２の上方に、支持基板１０と平行にある導電性パターン４０、導電性金属膜４１を配置させている。このような構造によれば、半導体装置（マルチチップモジュール）の薄型化・小型化を図ることができる。
また、第１，２の実施の形態に示す半導体装置１ａ，１ｂ，２では、半導体素子２０ａ，２０ｂ，２１をキャビティ１０ａ内に配置し、半導体素子２０ａ，２０ｂ，２１、配線１２の上方に、支持基板１０と平行にある導電性パターン４０、導電性金属膜４１を配置させている。このような構造によれば、半導体装置（マルチチップモジュール）の薄型化・小型化を図ることができる。
また、上記の第１，２の実施の形態は、夫々が独立した実施の形態とは限らない。第１，２の実施の形態で説明した一つの形態と、他の形態とを複合させた形態にしてもよい。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。
１ａ，１ｂ，２ 半導体装置
１０ 支持基板
１０ａ キャビティ
１０ｈ 放熱板
１１，１３，５１ 半田層
１２ 配線
１２ａ 電極端子
１２ｇ，４０ｇ 鍍金層
１４ａ，１４ｂ 導電パッド
２０ａ，２０ｂ，２１ 半導体素子
２０ａｐ，２０ｂｐ，２１ｐ 電極パッド
３０，３１ 配線支持基材
３０ａ 貫通孔
４０ 導電性パターン
４０ａ 延出部
４１，４１ｍｏｓ，４１ｉｃ 導電性金属膜
５０ 入出力端子
５０ａ クリップ部
６０ 樹脂
６１ 絶縁被膜
７０ コア基板
７１ 樹脂層
７２ 絶縁膜
７３ 絶縁膜被覆金属配線板
ＤＬ ダイシングライン
１０ 支持基板
１０ａ キャビティ
１０ｈ 放熱板
１１，１３，５１ 半田層
１２ 配線
１２ａ 電極端子
１２ｇ，４０ｇ 鍍金層
１４ａ，１４ｂ 導電パッド
２０ａ，２０ｂ，２１ 半導体素子
２０ａｐ，２０ｂｐ，２１ｐ 電極パッド
３０，３１ 配線支持基材
３０ａ 貫通孔
４０ 導電性パターン
４０ａ 延出部
４１，４１ｍｏｓ，４１ｉｃ 導電性金属膜
５０ 入出力端子
５０ａ クリップ部
６０ 樹脂
６１ 絶縁被膜
７０ コア基板
７１ 樹脂層
７２ 絶縁膜
７３ 絶縁膜被覆金属配線板
ＤＬ ダイシングライン
Claims (17)
- 複数のキャビティを有した支持基板と、
前記支持基板の主面に選択的に配置された複数の第１の配線と、
前記キャビティ内に搭載された少なくとも一つの第１の半導体素子と、
前記キャビティ内に搭載され、前記半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを電気的に接続する、少なくとも一つの第２の配線と、
を備えたことを特徴とする半導体装置。 - 前記支持基板がプリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであることを特徴とする請求項１記載の半導体装置。
- 前記キャビティ内に搭載した、前記第１の半導体素子または前記第２の半導体素子の主面に配置された電極パッドと、前記第１の配線の高さが同じ高さになるように、前記キャビティの深さが調節されていることを特徴とする請求項１記載の半導体装置。
- 前記支持基板の前記主面と前記第２の配線とが平行状態にあることを特徴とする請求項１記載の半導体装置。
- 前記第２の配線が導電性パターンまたは金属膜であることを特徴とする請求項４記載の半導体装置。
- 前記第１の半導体素子の電極に接合された前記金属膜の厚みが、２５〜５００μｍであることを特徴とする請求項５記載の半導体装置。
- 前記第２の半導体素子の電極に接合された前記金属膜の厚みが、３〜５００μｍであることを特徴とする請求項５記載の半導体装置。
- 前記金属膜の材質が銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）の少なくとも一つを含む金属であることを特徴とする請求項５乃至７の何れか一項に記載の半導体装置。
- 隣接する前記第１の配線の一部並びに隣接する前記第１の配線間の前記支持基板の前記主面上に絶縁被膜が形成されていることを特徴とする請求項１記載の半導体装置。
- 前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、棒状の入出力端子が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
- 前記入出力端子にクリップ部が設けられ、前記端部が前記クリップ部により挟装されていることを特徴とする請求項１０記載の半導体装置。
- 前記電極端子並びに前記電極端子が配置された前記端部の反対側の主面に配置された金属配線と、前記クリップ部とが半田接合されていることを特徴とする請求項１１記載の半導体装置。
- 前記電極端子並びに前記金属配線の表面に、ニッケル（Ｎｉ）並びに錫（Ｓｎ）、またはニッケル（Ｎｉ）並びに金（Ａｕ）で構成される鍍金層が形成されていることを特徴とする請求項１２記載の半導体装置。
- 連続し、複数のキャビティを有した支持基板の主面に複数の第１の配線を選択的に配置する工程と、
前記キャビティ内に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、
前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、
複数の第２の配線が選択的に固着された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、
リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、
前記配線支持基材と前記第２の配線とを離反させる工程と、
を有することを特徴とする半導体装置の製造方法。 - 離反後、前記第１の配線に導通し、前記支持基板の端部まで延出された端子に、棒状の入出力端子を電気的に接続することを特徴とする請求項１４記載の半導体装置の製造方法。
- 前記入出力端子を取り付けた後、前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線を、樹脂により封止することを特徴とする請求項１５記載の半導体装置の製造方法。
- 封止後、前記支持基板並びに前記樹脂を分割することを特徴とする請求項１６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008067249A JP5233338B2 (ja) | 2008-03-17 | 2008-03-17 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008067249A JP5233338B2 (ja) | 2008-03-17 | 2008-03-17 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009224547A true JP2009224547A (ja) | 2009-10-01 |
| JP5233338B2 JP5233338B2 (ja) | 2013-07-10 |
Family
ID=41241023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008067249A Expired - Fee Related JP5233338B2 (ja) | 2008-03-17 | 2008-03-17 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5233338B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107546184A (zh) * | 2016-06-28 | 2018-01-05 | 株式会社吉帝伟士 | 半导体封装体及其制造方法 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183101A (ja) * | 1992-01-06 | 1993-07-23 | Mitsubishi Electric Corp | マルチチップ型半導体装置 |
| JPH0661406A (ja) * | 1991-02-08 | 1994-03-04 | Toshiba Corp | 半導体装置及び半導体装置の製造方法及びテ−プキャリア |
| JPH1012812A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 電力用半導体装置 |
| JP2001501376A (ja) * | 1996-09-30 | 2001-01-30 | シーメンス アクチエンゲゼルシヤフト | サンドイッチ構造のマイクロエレクトロニクス構成部材 |
| JP2001291823A (ja) * | 2000-04-05 | 2001-10-19 | Toshiba Digital Media Engineering Corp | 半導体装置 |
| JP2001339041A (ja) * | 2000-05-29 | 2001-12-07 | Toshiba Digital Media Engineering Corp | 半導体装置及び半導体装置の製造方法 |
| JP2002190498A (ja) * | 2000-12-21 | 2002-07-05 | Taiyo Yuden Co Ltd | ハイブリッドｉｃ及び電子部品実装体 |
| JP2003031742A (ja) * | 2001-07-16 | 2003-01-31 | Rohm Co Ltd | チップアレイモジュール |
| JP2004228403A (ja) * | 2003-01-24 | 2004-08-12 | Fuji Electric Holdings Co Ltd | 半導体モジュールおよびその製造方法並びにスイッチング電源装置 |
| JP2004319550A (ja) * | 2003-04-11 | 2004-11-11 | Hitachi Ltd | 半導体装置 |
| JP2005117860A (ja) * | 2003-10-10 | 2005-04-28 | Sumitomo Electric Ind Ltd | 電力変換用モジュールおよび電力変換装置並びに電気自動車用電力変換装置 |
| JP2007053379A (ja) * | 2005-08-17 | 2007-03-01 | General Electric Co <Ge> | パワー半導体パッケージングの方法および構造 |
| WO2007052199A1 (en) * | 2005-11-01 | 2007-05-10 | Nxp B.V. | Methods of packaging a semiconductor die and package formed by the methods |
| JP2007266435A (ja) * | 2006-03-29 | 2007-10-11 | Sumitomo Electric Ind Ltd | 半導体装置および半導体パッケージ |
-
2008
- 2008-03-17 JP JP2008067249A patent/JP5233338B2/ja not_active Expired - Fee Related
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661406A (ja) * | 1991-02-08 | 1994-03-04 | Toshiba Corp | 半導体装置及び半導体装置の製造方法及びテ−プキャリア |
| JPH05183101A (ja) * | 1992-01-06 | 1993-07-23 | Mitsubishi Electric Corp | マルチチップ型半導体装置 |
| JPH1012812A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 電力用半導体装置 |
| JP2001501376A (ja) * | 1996-09-30 | 2001-01-30 | シーメンス アクチエンゲゼルシヤフト | サンドイッチ構造のマイクロエレクトロニクス構成部材 |
| JP2001291823A (ja) * | 2000-04-05 | 2001-10-19 | Toshiba Digital Media Engineering Corp | 半導体装置 |
| JP2001339041A (ja) * | 2000-05-29 | 2001-12-07 | Toshiba Digital Media Engineering Corp | 半導体装置及び半導体装置の製造方法 |
| JP2002190498A (ja) * | 2000-12-21 | 2002-07-05 | Taiyo Yuden Co Ltd | ハイブリッドｉｃ及び電子部品実装体 |
| JP2003031742A (ja) * | 2001-07-16 | 2003-01-31 | Rohm Co Ltd | チップアレイモジュール |
| JP2004228403A (ja) * | 2003-01-24 | 2004-08-12 | Fuji Electric Holdings Co Ltd | 半導体モジュールおよびその製造方法並びにスイッチング電源装置 |
| JP2004319550A (ja) * | 2003-04-11 | 2004-11-11 | Hitachi Ltd | 半導体装置 |
| JP2005117860A (ja) * | 2003-10-10 | 2005-04-28 | Sumitomo Electric Ind Ltd | 電力変換用モジュールおよび電力変換装置並びに電気自動車用電力変換装置 |
| JP2007053379A (ja) * | 2005-08-17 | 2007-03-01 | General Electric Co <Ge> | パワー半導体パッケージングの方法および構造 |
| WO2007052199A1 (en) * | 2005-11-01 | 2007-05-10 | Nxp B.V. | Methods of packaging a semiconductor die and package formed by the methods |
| JP2009514242A (ja) * | 2005-11-01 | 2009-04-02 | エヌエックスピー ビー ヴィ | 半導体ダイの実装方法および半導体パッケージ |
| JP2007266435A (ja) * | 2006-03-29 | 2007-10-11 | Sumitomo Electric Ind Ltd | 半導体装置および半導体パッケージ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107546184A (zh) * | 2016-06-28 | 2018-01-05 | 株式会社吉帝伟士 | 半导体封装体及其制造方法 |
| JP2018006408A (ja) * | 2016-06-28 | 2018-01-11 | 株式会社ジェイデバイス | 半導体パッケージ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5233338B2 (ja) | 2013-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8916958B2 (en) | Semiconductor package with multiple chips and substrate in metal cap | |
| JP2004031607A (ja) | 半導体装置及びその製造方法 | |
| JP2011009715A (ja) | 半導体装置 | |
| KR20090050751A (ko) | 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법 | |
| KR20120079325A (ko) | 반도체 패키지 및 그 제조방법 | |
| CN101673790A (zh) | 发光二极管及其制造方法 | |
| WO2007052476A1 (ja) | 電子回路装置およびその製造方法 | |
| JP2005064479A (ja) | 回路モジュール | |
| JP5233341B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2005294443A (ja) | 半導体装置及びその製造方法 | |
| JP5262552B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP5326481B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US10170401B2 (en) | Integrated power module | |
| US10804190B2 (en) | Multi-chip module and method for manufacturing same | |
| JP5233337B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20140045461A (ko) | 집적회로 패키지 | |
| JP5233340B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5233338B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2017028174A (ja) | 半導体装置 | |
| JP5233339B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2008198916A (ja) | 半導体装置及びその製造方法 | |
| US10269583B2 (en) | Semiconductor die attachment with embedded stud bumps in attachment material | |
| JP5233336B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2009224529A (ja) | 半導体装置およびその製造方法 | |
| KR20130112353A (ko) | 반도체 패키지 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091112 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091112 |
|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20110214 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130311 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160405 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |