JP2009224545A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の生産性を向上させる。
【解決手段】半導体装置１ａは、支持基板１０と、支持基板１０の主面に選択的に配置された複数の配線１２と、支持基板１０上に搭載された半導体素子２０ａ，２０ｂと、これらの半導体素子２０ａ，２０ｂの少なくとも一つを制御する半導体素子２１と、複数の導電性パターン４０を選択的に配置した配線支持基材３０と、を有している。そして、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ若しくは半導体素子２１と配線１２とが、少なくとも一つの導電性パターン４０を通じて電気的に接続されている。このような半導体装置の構成によれば、生産性の高く、薄型化・小型化形状の半導体装置が実現する。
【選択図】図１

Description

本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置、及びそのような半導体装置の製造方法に関する。
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
中でも、パワー半導体素子や、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
特開２００３−２１８３０９号公報
しかし、上記の先行例で開示されたデバイスに於いては、複数の素子間や素子と配線間を多数のボンディングワイヤにて配線している。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置（マルチチップパワーデバイス）及び当該半導体装置の製造方法を提供することを目的とする。
本発明では上記課題を解決するために、本発明の一態様では、支持基板と、前記支持基板の主面に選択的に配置された複数の第１の配線と、前記支持基板上に搭載された少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、複数の第２の配線を選択的に配置した配線支持基材と、を有し、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じて電気的に接続されていることを特徴とする半導体装置が提供される。
また、本発明の一態様では、このような半導体装置を製造する手段として、複数の第１の配線が選択的に配置された支持基板を準備する工程と、前記支持基板の主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、複数の第２の配線が選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
また本発明の一態様では、複数の第１の配線が選択的に配置された支持基板を準備する工程と、前記支持基板の主面に、少なくとも一つの第１の半導体素子を搭載する工程と、前記第１の配線の一部並びに前記第１の半導体素子の電極の上に、半田材を配置する工程と、複数の第２の配線が選択的に配置され、更に、前記第２の配線に電気的に接続された第２の半導体素子を搭載する配線支持基材を、前記第１の配線並びに前記第１の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
更に、また本発明の一態様では、複数の第１の配線が選択的に配置された支持基板を準備する工程と、前記支持基板の主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、前記第１の配線の一部、前記第１の半導体素子の電極の上に、半田材を配置する工程と、複数の第２の配線が選択的に配置され、更に、前記第２の配線に導通する柱状電極またはビア、または前記ビア並びに電極パッドを備えた配線支持基材を、前記第１の配線、前記第１の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、生産性の高い半導体装置及び当該半導体装置の製造方法を実現することができる。更に、薄型化・小型化形状の半導体装置及び当該半導体装置の製造方法を実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１ａの断面が示されている。
図示するように、半導体装置１ａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが略並列状に構成され、夫々のキャビティ１０ａ内に、例えば、鉛フリーの半田（錫（Ｓｎ）−銀（Ａｇ）系半田）層１１を介して、半導体素子２０ａ，２０ｂ，２１が実装されている。
ここで、支持基板１０に於いては、電極や配線、樹脂層が多層構造となって積層された、所謂プリント配線板（回路基板）が適用されている。そして、当該樹脂としては、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が挙げられる。
また、このような支持基板１０は、上記のプリント配線板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
更に、ウエハプロセスにて半導体装置１ａを作製する場合には、その母材であるシリコン（Ｓｉ）ウエハを基材としたシリコン配線板を支持基板としてもよい。或いは、後述する絶縁膜被覆金属配線板を支持基板としてもよい。
また、図（Ｂ）に示す如く、支持基板１０下には、必要に応じて、金属製の放熱板（ヒートスプレッダ）１０ｈを固着させてもよい。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂに於いては、例えば、縦型のパワー半導体素子が適用されている。具体的には、一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。
また、半導体素子２０ａ，２０ｂの間に位置する半導体素子（第２の半導体素子）２１は、制御用ＩＣチップであり、当該半導体素子２１は、半導体素子２０ａ，２０ｂの少なくとも何れかのスイッチング等を制御する。
尚、半導体装置１ａに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
また、半導体装置１ａにあっては、半導体素子２０ａ，２０ｂ，２１が実装されていない支持基板１０の主面（上面側）に、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１２が複数個、選択的に配置されている。これらの配線１２は、例えば、銅（Ｃｕ）を主たる成分により構成されている。そして、更に、配線１２上には、所定の形状に加工された配線支持基材（ベースフィルム）３０が配置されている。
ここで、配線支持基材３０は、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂から構成されている。
また、半導体装置１ａにあっては、当該配線支持基材３０上に、更に、配線パターンを構成する導電性パターン（導体接続子）４０で構成された配線が複数個、選択的に配置されている。これらの導電性パターン４０は、例えば、銅を主たる成分により構成されている。
そして、これらの導電性パターン４０の配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を介し、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、導電性パターン４０を介し、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、鉛フリー半田で構成された半田層１３が適用されている。
更に、半導体装置１ａにあっては、支持基板１０の長手方向の端部に於いて、電極端子１２ａが夫々の配線１２から延出され、夫々の電極端子１２ａに導通する棒状の入出力端子５０（材質は銅）が複数個、設けられている。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０並びに導電性パターン４０等は、トランスファモールド法にて形成されたエポキシ系の樹脂６０により完全に封止されている。尚、図（Ａ）に於いては、半導体装置１ａの内部の構造を明確にするために、樹脂６０を表示していない。
また、このような樹脂６０は、トランスファモールド法以外にも、ポッティング法、ディッピング法、キャスティング法、或いは流動浸漬手法の何れか一つの方法にて形成してもよい。更に、当該樹脂６０中には、アルミナや酸化シリコンで構成された無機フィラーを含浸させてもよい。
このような構成により、半導体装置１ａは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図１に示す半導体装置１ａの構造をより深く理解するために、半導体装置１ａの断面を拡大させた図を用いて、当該半導体装置１ａの構造を説明する。
尚、以下に示す全ての図に於いては、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置１ａの特徴的な形態を拡大させた図が示されている。
上述したように、半導体装置１ａにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導体パッドが選択的に配置されている。例えば、半導体装置１ａでは、導体パッド１４ａ，１４ｂの主面が夫々のキャビティ１０ａの底面を構成する。
このような導体パッド１４ａ，１４ｂは、支持基板１０内に配設された図示しない配線、ビア等に導通し、更に、当該配線等を通じて、入出力端子５０等との電気的接続が確保されている。
そして、導体パッド１４ａ，１４ｂ上には、半田層１１を介して、半導体素子２０ａ，２１が実装されている。
従って、半導体素子２０ａは、その下面側のドレイン電極と導体パッド１４ａとが半田層１１を介して電気的に接続されている。
また、制御用ＩＣチップである半導体素子２１に於いても、その上下の主面に電極が配設されている場合には、当該下面側の電極と導体パッド１４ｂとが半田層１１を介して電気的に接続されている。但し、半導体素子２１に於いて、その両主面に電極が配設されていない場合には、当該導体パッド１４ｂの配設は必ずしも要しない。
また、導体パッド１４ａ，１４ｂに於いては、その主面の面積が可能な限り広くなるように、支持基板１０内に配置されている。そして、半導体素子２０ａ，２１間のノイズの影響（干渉）を抑制するために、導体パッド１４ａ，１４ｂ間を離隔させ、その距離ｄを０．２〜３ｍｍとしている。この場合、ｄが極端に小さいと、隣接するキャビティ１０ａ同士が結合する可能性がある。従って、ｄの下限を０．２ｍｍとしている。また、実装密度を減少させないためには、ｄの上限を３ｍｍとするのが望ましい。尚、パワー半導体素子を収容するキャビティ１０ａ間では、パワー半導体素子間の絶縁性を確保するために、ｄの下限を０．５ｍｍとするのが望ましい。
また、半導体素子２０ａ，２１が実装されていない支持基板１０の上面には、配線１２が複数個、選択的に配置されている。そして、配線１２上には、所定の形状に加工された配線支持基材３０が配置されている。
更に、半導体装置１ａにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。そして、当該導電性パターン４０の配置により、半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐと配線１２とが導電性パターン４０を介し、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
また、半導体装置１ａにあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐ，２１ｐの上面と、配線１２の上面とが略同一の高さになるように構成されている。
次に、上記の半導体装置１ａを構成する各部の特徴的な構造について説明する。
最初に、配線支持基材３０上に選択的に配置された導電性パターン４０について説明する。
図３は配線支持基材上に選択的に配置した導電性パターンの要部図である。ここで、図３では、図１（Ａ）に示した半導体装置１ａを上方から眺めた場合の配線支持基材３０並びに導電性パターン４０の状態が示されている。
図示するように、所定の形状に加工された配線支持基材３０上に、導電性パターン４０が接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性パターン４０は、５ｍｍ以下の厚み及び線幅を有している。
また、配線支持基材３０の中央部には、貫通孔３０ａが設けられている。この貫通孔３０ａの下方に、図１，２で示した半導体素子２１が位置する。
また、夫々の導電性パターン４０に於いては、その両端が配線支持基材３０の主面から延出した延出部（フィンガー部）４０ａを備えている。そして、当該延出部４０ａの下方（図の奥方向）には、被接合体である電極パッドや配線が位置する。
このような構造であれば、導電性パターン４０が配設された配線支持基材３０を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子の位置に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、当該導電性パターン４０を介し、一括して電気的に接続させることができる（後述）。
また、このような延出部４０ａには、鍍金層が被覆されている。この状態を、図４を用いて説明する。
図４は配線支持基材上に選択的に配置した導電性パターンの要部図である。ここで、図４では、図３に示した配線支持基材３０並びに導電性パターン４０を裏面側から眺めた裏面図が示されている。ここで、図（Ａ）には、その全体図が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける断面が示されている。
図示するように、配線支持基材３０の主面から、導電性パターン４０の一部である延出部４０ａが延出している。そして、延出部４０ａの裏面側には、下層からニッケル（Ｎｉ）、金（Ａｕ）、または、ニッケル（Ｎｉ）、錫（Ｓｎ）の順にコーティングされた鍍金層４０ｇが形成している。
このような鍍金層４０ｇを設けることにより、導電性パターン４０の接合面の酸化が防止されている。これにより、半田付け後の接合部分の状態が良好になり、接合不良等が生じることはない。
続いて、支持基板１０の端部に設けられた入出力端子５０の構造について説明する。
図５は入出力端子の構造を説明するための図である。
図示するように、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている。そして、当該クリップ部５０ａは、支持基板１０の上下の主面に配設された配線１２に、鍍金層１２ｇ並びに半田層５１を介し、挟装された状態にある。
このように、クリップ部５０ａを支持基板１０端に嵌め込み、クリップ部５０ａと配線１２とを鍍金層１２ｇを介し半田付けすることにより、入出力端子５０は、支持基板１０端に強固に支持されている。
更に、当該半田層５１に於いては、鍍金層１２ｇとクリップ部５０ａとの間隙に配置するのみではなく、クリップ部５０ａ端から、配線１２の一部にかけて、これらの部位を被覆するように形成されている。このような半田層５１の形成により、挟装状態の機械的強度が更に高くなる。
尚、鍍金層１２ｇに於いては、半田層５１の材質に応じて、その下層から、ニッケル、金、またはニッケル、錫を主たる成分により構成されている。また、当該鍍金層１２ｇに於いては、配線１２の主面に形成するほか、入出力端子５０側に形成させてもよい。
続いて、本実施の形態に係る半導体装置１ａの構成を変形させた半導体装置について説明する。
＜第１の実施の形態の変形例１＞
最初に、支持基板１０の主面（上面側）に配設した隣接する配線１２上に、絶縁被膜を形成させたに半導体装置１ｂについて説明する。
図６は絶縁被膜を配置させた半導体装置を説明するための要部図である。
図示するように、隣接する配線１２間に位置する支持基板１０の主面上、並びにこれらの配線１２の主面上の一部には、絶縁被膜６１が形成されている。但し、当該絶縁被膜６１に於いては、半田層１３と配線１２との接合部分を除いた領域に形成させる。
このような絶縁被膜６１が存在すると、リフロー処理によって半田層１３を形成する際に、溶融した半田材の流出をダム効果により抑制することができる。これにより、半田材による配線１２間の短絡を確実に防止することができる。
＜第１の実施の形態の変形例２＞
続いて、支持基板１０内にグランド層を埋設させた半導体装置１ｃについて説明する。
図７はグランド層を有した半導体装置を説明するための要部図である。
図示するように、支持基板１０の主面（上面側）に配設した配線１２と、キャビティ１０ａ内に配置した導体パッド１４ａ，１４ｂとの間の位置に、接地されたグランド層１５ａ，１５ｂ，１５ｃが複数個、選択的に内設されている。
このように、グランド層１５ａ，１５ｂ，１５ｃが配線１２と、導体パッド１４ａ，１４ｂとの間の位置に配置されていると、更なるノイズ低減の効果がある。
＜第１の実施の形態の変形例３＞
続いて、上述した絶縁膜被覆金属配線板を用いた半導体装置１ｄについて説明する。
図８は絶縁膜被覆金属配線板を用いた半導体装置を説明するための要部図である。
図示するように、半導体装置１ｄに於いては、上述した支持基板１０に代えて、コア基板７０、コア基板７０の上下に配置された樹脂層７１、絶縁膜７２で構成される絶縁膜被覆金属配線板７３を用いている。
ここで、当該コア基板７０は、１００μｍ〜１ｍｍの厚みを有し、その材質を、銅、アルミニウム、またはこれらの合金を主たる成分としている。
また、コア基板７０上には、上記支持基板１０と、同材料で構成され、配線やビア等が内部に積層された樹脂層７１が選択的に配置されている。
また、樹脂層７１が選択的に配置されていないコア基板７０の主面上には、半導体素子２０ａが半田層１１を介し、搭載されている。更に、樹脂層７１には、キャビティ１０ａが設けられ、当該キャビティ１０ａ内に、接着部材（図示しない）を介して、半導体素子２１が搭載されている。
また、コア基板７０下に配置された絶縁膜７２は、上記セラミックまたは樹脂で構成されている。
このような半導体装置の構成によれば、半導体素子２０ａ，２１から発せられた熱は、半田層１１または樹脂層７１を通じ、確実に、コア基板７０に放熱させることができる。
尚、上述した絶縁膜被覆金属配線板７３に於いては、コア基板７０の両端を樹脂等で被覆したメタルコア基板、或いは、最下層に絶縁膜７２を配置しないメタルベース基板であってもよい。
＜第２の実施の形態＞
図９は第２の実施の形態に係る半導体装置の要部断面模式図である。尚、以下に示す全ての図に於いては、第１の実施の形態で示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。また、この図９には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置２の特徴的な形態を拡大させた図が示されている。
第２の実施の形態に係る半導体装置２にあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、当該キャビティ１０ａ底には、その下地として、導体パッド１４ａ，１４ｂが配置されている。但し、制御用ＩＣチップである半導体素子２１に於いては、その上下の主面に電極が配設されていない場合には、当該導体パッド１４ｂの配設は必ずしも要しない。
また、半導体素子２０ａ，２１が実装されていない支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。そして、配線１２上には、配線パターンを構成する導電性金属膜（金属膜）４１を下面側にパターン形成した配線支持基材３１が配置されている。尚、導電性金属膜４１の線幅は、５ｍｍ以下である。
そして、このような導電性金属膜４１の配置により、半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐと配線１２とが導電性金属膜４１を介し、電気的に接続されている。或いは、この図では図示されていないが、半導体素子２０ａの電極と、半導体素子２１の電極同士が、導電性金属膜４１を介し電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
続いて、配線支持基材３１下面に選択的に配置した導電性金属膜４１の構成について詳細に説明する。
図１０は配線支持基材上に選択的に配置した導電性金属膜の要部図である。ここで、図１０では、図９に示した半導体装置２を下方から眺めた場合の配線支持基材３０並びに導電性金属膜４１の状態が示されている。従って、図１０に於いては、配線支持基材３１の裏面側が示されている。
図示するように、所定の形状に加工された配線支持基材３１の主面（下面側）上に、導電性金属膜４１が、例えば、接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性金属膜４１は、銅、銀（Ａｇ）、金、アルミニウム（Ａｌ）またはこれらの少なくとも一つを含む合金の何れかの金属により構成されている。特に、ここでは、半田材の濡れ性を向上させる金属材を用いるのが望ましい。
また、夫々の導電性金属膜４１は、５ｍｍ以下の線幅を有している。更に、その厚みについては、半導体素子２０ａ，２０ｂのようなパワー半導体素子の電極に導通させる導電性金属膜４１ｍｏｓに於いては２５〜５００μｍに構成されている。尚、半導体素子２０ａ，２０ｂとして、パワー半導体素子以外の素子（後述）を用いた場合は、当該素子の電極に導通させる導電性金属膜４１ｍｏｓの厚みは、３〜５００μｍに構成されている。また、半導体素子２１のような制御用ＩＣチップの電極に導通させる導電性金属膜４１ｉｃに於いては３〜５００μｍに構成されている。
また、図示するような導電性金属膜４１の選択的なパターン形成は、上記金属材で構成された一体の金属膜を、配線支持基材３１上に、ラミネート接合させ、更に、当該金属膜にエッチングを施すことにより形成する。
或いは、配線支持基材３１上に上記金属材で構成された導体性ペーストをスクリーン印刷にて選択的に配置した後、当該導電性ペーストを乾燥・硬化させることにより形成させてもよい。
或いは、配線支持基材３１上に、スパッタまたは蒸着により上記金属材で構成された金属膜を形成させた後、当該金属膜にエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１上に上記金属材で構成された鍍金層を形成させた後、当該鍍金層に選択的なエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１表面を化学的または光学的手法により表面改質し、選択的な化学鍍金法により形成させてもよい。
そして、夫々の導電性金属膜４１の端の下方（図の手前方向）には、被接合体である電極パッドや配線が位置する。
このような構造であれば、導電性金属膜４１が配設された配線支持基材３１を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、当該導電性金属膜４１を介し、一括して電気的に接続させることができる（後述）。
尚、第２の実施の形態に係る半導体装置２に於いては、第１の実施の形態で説明した図５〜図８の構成を転用してもよい。
＜第３の実施の形態＞
図１１は第３の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置３ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置３ａの断面が示されている。
尚、以下に示す全ての図に於いては、第１，２の実施の形態で示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図示するように、半導体装置３ａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の両側には、少なくとも一つのキャビティ１０ａが構成され、夫々のキャビティ１０ａ内に、例えば、半田層１１を介して、半導体素子２０ａ，２０ｂが実装されている。
また、図（Ｂ）に示す如く、支持基板１０下には、必要に応じて、放熱板１０ｈを固着させてもよい。
また、半導体装置３ａにあっては、半導体素子２０ａ，２０ｂが実装されていない支持基板１０の主面（上面側）に、配線１２が複数個、選択的に配置されている。そして、更に、配線１２上には、所定の形状に加工された配線支持基材３０が配置されている。
また、半導体装置３ａにあっては、当該配線支持基材３０上に、更に、導電性パターン４０が複数個、選択的に配置されている。
そして、第３の実施の形態に於いては、支持基板１０の中央部に位置する複数の導電性パターン４０上に、半導体素子２１を実装している。
更に、これらの導電性パターン４０の配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を介し、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、導電性パターン４０を介し、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
また、半導体装置３ａに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
更に、半導体装置３ａにあっては、支持基板１０の長手方向の端部に於いて、電極端子１２ａが配線１２から延出され、夫々の電極端子１２ａに導通する棒状の入出力端子５０が複数個、設けられている。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０並びに導電性パターン４０等は、樹脂６０により完全に封止されている。尚、図（Ａ）に於いては、半導体装置３ａの内部の構造を明確にするために、樹脂６０を表示していない。
このような構成により、半導体装置３ａは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図１１に示す半導体装置３ａの構造をより深く理解するために、半導体装置３ａの断面を拡大させた図を用いて、当該半導体装置３ａの構造を説明する。
図１２は第３の実施の形態に係る半導体装置の要部断面模式図である。この図１２には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置３ａの特徴的な形態を拡大させた図が示されている。
上述したように、半導体装置３ａにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、当該キャビティ１０ａ底には、その下地として、導体パッド１４ａが配置されている。
このような導体パッド１４ａは、支持基板１０内に配設された図示しない配線、ビア等に導通し、更に、当該配線等を通じて、入出力端子５０等との電気的接続が確保されている。
そして、導体パッド１４ａ上には、半田層１１を介して、半導体素子２０ａが実装されている。
従って、半導体素子２０ａは、その下面側のドレイン電極と導体パッド１４ａとが半田層１１を介して電気的に接続されている。
また、導体パッド１４ａに於いては、その主面の面積が可能な限り広くなるように、支持基板１０内に配置されている。
また、半導体素子２０ａが実装されていない支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。そして、配線１２上には、所定の形状に加工された配線支持基材３０が配置されている。
更に、半導体装置３ａにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。
そして、半導体素子２０ａに於いては、当該導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
また、半導体素子２１に於いては、導電性パターン４０上に搭載され、半導体素子２１の主面に配設された電極パッド２１ｐと配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
或いは、この図では図示されていないが、半導体素子２０ａの電極と、半導体素子２１の電極同士が、導電性パターン４０を介し電気的に接続されている。
即ち、半導体装置３ａにあっては、半導体素子２１が配線支持基材３０上に選択的に配設された導電性パターン４０上に、実装された構成をなしている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
また、半導体装置３ａにあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐの上面と、配線１２の上面とが略同一の高さになるように構成されている。
続いて、本実施の形態に係る半導体装置３ａの構成を変形させた半導体装置について説明する。
＜第３の実施の形態の変形例＞
この変形例では、半導体素子２１と、導電性パターン４０との電気的な接続をワイヤボンディングにて行ったことを特徴としている。
図１３は第３の実施の形態の変形例に係る半導体装置の要部図である。ここで、図（Ａ）には、当該変形例に係る半導体装置３ｂの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置３ｂの断面が示されている。
図示するように、半導体装置３ｂは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の両側には、少なくとも一つのキャビティ１０ａが構成され、夫々のキャビティ１０ａ内に、例えば、半田層１１を介して、半導体素子２０ａ，２０ｂが実装されている。
また、図（Ｂ）に示す如く、支持基板１０下には、必要に応じて、放熱板１０ｈを固着させてもよい。
また、半導体装置３ｂにあっては、半導体素子２０ａ，２０ｂが実装されていない支持基板１０の主面（上面側）に、配線１２が複数個、選択的に配置されている。そして、更に、配線１２上には、所定の形状に加工された配線支持基材３０が配置されている。
また、半導体装置３ｂにあっては、当該配線支持基材３０上に、更に、導電性パターン４０が複数個、選択的に配置されている。
そして、当該変形例に於いては、配線支持基材３０の中央部の位置に、半導体素子２１が接着部材（図示しない）を介して搭載されている。更に、半導体素子２１の主面に配設された電極と、半導体素子２１の周囲に位置する複数の導電性パターン４０とが、金線で構成されたボンディングワイヤ２２を介して電気的に接続されている。
更に、これらの導電性パターン４０の配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが導電性パターン４０を介し、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３等が適用されている。
また、半導体装置３ｂに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
更に、半導体装置３ｂにあっては、支持基板１０の長手方向の端部に於いて、電極端子１２ａが配線１２から延出され、当該電極端子１２ａに導通する棒状の入出力端子５０が複数個、設けられている。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０、導電性パターン４０並びにボンディングワイヤ２２等は、樹脂６０により完全に封止されている。尚、図（Ａ）に於いては、半導体装置３ｂの内部の構造を明確にするために、樹脂６０を表示していない。
このような構成により、半導体装置３ｂは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図１３に示す半導体装置３ｂの構造をより深く理解するために、半導体装置３ｂの断面を拡大させた図を用いて、当該半導体装置３ｂの構造を説明する。
図１４は第３の実施の形態の変形例に係る半導体装置の要部断面模式図である。この図１４には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置３ｂの特徴的な形態を拡大させた図が示されている。
上述したように、半導体装置３ｂにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、当該キャビティ１０ａ底には、その下地として、導体パッド１４ａが配置されている。
このような導体パッド１４ａは、支持基板１０内に配設された図示しない配線、ビア等に導通し、更に、当該配線等を通じて、入出力端子５０等との電気的接続が確保されている。
そして、導体パッド１４ａ上には、半田層１１を介して、半導体素子２０ａが実装されている。
従って、半導体素子２０ａは、その下面側のドレイン電極と導体パッド１４ａとが半田層１１を介して電気的に接続されている。
また、導体パッド１４ａに於いては、その主面の面積が可能な限り広くなるように、支持基板１０内に配置されている。
また、半導体素子２０ａが実装されていない支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。そして、配線１２上には、所定の形状に加工された配線支持基材３０が配置されている。
更に、半導体装置３ｂにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。
そして、半導体素子２０ａに於いては、当該導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
また、半導体素子２１に於いては、導電性パターン４０が配設されていない配線支持基材３０上に、接着部材（図示しない）を介して搭載されている。そして、半導体素子２１の主面に配設された電極パッド２１ｐと、半導体素子２１の周囲に位置する導電性パターン４０とが、ボンディングワイヤ２２を介し、電気的に接続されている。このような構成により、半導体素子２１の主面に配設された電極パッド２１ｐと、配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
また、半導体装置３ｂにあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐの上面と、配線１２の上面とが略同一の高さになるように構成されている。
このように、半導体素子２１の主面に配設された電極パッド２１ｐと、半導体素子２１の周囲に位置する導電性パターン４０とを、ボンディングワイヤ２２を介し、電気的に接続している。これにより、半導体素子２１をサイズが異なっても、容易に半導体装置３ｂ内に組み込むことができる。
更に、金線で構成されたボンディングワイヤ２２を使用しているので、高速ボンディングが可能になる。
また、第３の実施の形態に係る半導体装置３ａ，３ｂの夫々に於いては、第１の実施の形態で説明した図５〜図８の構成を転用してもよい。
＜第４の実施の形態＞
図１５は第４の実施の形態に係る半導体装置の要部断面模式図である。尚、以下に示す全ての図に於いては、第１〜３の実施の形態で示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。また、この図１５には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置４の特徴的な形態を拡大させた図が示されている。
第４の実施の形態に係る半導体装置４にあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、当該キャビティ１０ａ底には、その下地として、導体パッド１４ａが配置されている。
また、半導体素子２０ａが実装されていない支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。そして、配線１２上には、導電性金属膜４２を上面側にパターン形成した配線支持基材３１が配置されている。
ここで、配線支持基材３１の所定の位置には、配線支持基材３１を貫通するビア４２ｖが設けられている。また、当該ビア４２ｖの位置に対応する配線支持基材３１の下面には、電極パッド４２ｐが設けられている。
このような構成により、配線支持基材３１の上面側にパターン形成された導電性金属膜４２は、ビア４２ｖを介し、下面側に配設された電極パッド４２ｐと導通している。
そして、夫々の電極パッド４２ｐが半導体素子２０ａ，２１の上面に配設された電極パッド２０ａｐ，２１ｐと接合することにより、これらの電極パッド２０ａｐ，２１ｐと配線１２とが導電性金属膜４２を介し、電気的に接続されている。或いは、この図では図示されていないが、半導体素子２０ａの電極と、半導体素子２１の電極同士が、導電性金属膜４２を介し電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
続いて、配線支持基材３１上に選択的に配置した導電性金属膜４２の構成について詳細に説明する。
図１６は配線支持基材上に選択的に配置した導電性金属膜の要部図である。ここで、図１６では、図１５に示した半導体装置４を上方から眺めた場合の配線支持基材３０並びに導電性金属膜４２の状態が示されている。従って、図１６に於いては、配線支持基材３１の上面側が示されている。
図示するように、所定の形状に加工された配線支持基材３１の主面（上面側）に、導電性金属膜４２が、例えば、接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性金属膜４２は、銅、銀、金、アルミニウムまたはこれらの少なくとも一つを含む合金の何れかの金属により構成されている。特に、ここでは、半田材の濡れ性を向上させる金属材を用いるのが望ましい。
また、夫々の導電性金属膜４２は、５ｍｍ以下の線幅を有している。更に、その厚みについては、半導体素子２０ａ，２０ｂのようなパワー半導体素子の電極に導通させる導電性金属膜４２ｍｏｓに於いては２５〜５００μｍに構成されている。また、半導体素子２１のような制御用ＩＣチップの電極に導通させる導電性金属膜４２ｉｃに於いては３〜５００μｍに構成されている。
また、図示するような導電性金属膜４２の選択的なパターン形成は、上記金属材で構成された一体の金属膜を、配線支持基材３１上に、ラミネート接合させ、更に、接合させた金属膜にエッチングを施すことにより形成する。
或いは、配線支持基材３１上に上記金属材で構成された導体性ペーストをスクリーン印刷にて選択的に配置した後、当該導電性ペーストを乾燥・硬化させることにより形成させてもよい。
或いは、配線支持基材３１上に、マスクを対向させ、スパッタまたは蒸着により上記金属材で構成された金属膜のパターンを形成させてもよい。
或いは、配線支持基材３１上に上記金属材で構成された鍍金層を形成させた後、選択的なエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１表面を化学的または光学的手法により表面改質し、選択的な化学鍍金法により形成させてもよい。
そして、夫々の導電性金属膜４２のビア４２ｖ下方（図の奥方向）には、被接合体である電極パッドや配線が位置する。
このような構造であれば、導電性金属膜４２が配設された配線支持基材３１を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、導電性金属膜４２を介して、一括して電気的に接続させることができる（後述）。
尚、第４の実施の形態に係る半導体装置４に於いては、第１の実施の形態で説明した図５〜図８の構成を転用してもよい。
＜第５の実施の形態＞
図１７は第５の実施の形態に係る半導体装置の要部断面模式図である。尚、以下に示す全ての図に於いては、第１〜４の実施の形態で示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。また、この図１７には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置５ａの特徴的な形態を拡大させた図が示されている。
第５の実施の形態に係る半導体装置５ａにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。
また、半導体装置５ａにあっては、この図に示す支持基板１０の左側に配置させた配線１２上に、半田層１１を介して、半導体素子２０ａが実装されている。従って、半導体素子２０ａは、その下面側のドレイン電極と配線１２とが半田層１１を介して電気的に接続されている。
また、配線１２が配設されていない支持基板１０の主面（上面側）には、半導体素子２１が接着部材（図示しない）を介し、搭載されている。更に、当該半導体素子２１に於いては、その電極パッド２１ｐと配線１２とがボンディングワイヤ２２によって電気的に接続されている。
また、この図に示す支持基板１０の中央に配置させた配線１２上には、銅で構成された電極パッド１２ｐが固着している。
そして、半導体素子２０ａを実装している配線１２の上方には、所定の形状に加工された配線支持基材３０が配置されている。
更に、半導体装置５ａにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。
ここで、導電性パターン４０は、支持基板１０の主面と平行に配置され、その一方の端が半田層１３を介し、半導体素子２０ａの上面に配設された電極パッド２０ａｐに接合されている。
また、配線支持基材３０内には、金属層が埋設されたビア３０ｖが形成されている。このようなビア３０ｖは、例えば、鍍金により形成され、導電性パターン４０と導通している。また、その材質は銅を主たる成分により構成されている。
そして、導電性パターン４０のもう一方の端に於いては、当該ビア３０ｖを介し、支持基板１０の中央に配置させた配線１２上の電極パッド１２ｐと接合されている。
ここで、導電性パターン４０と支持基板１０の主面との平行状態は、配線支持基材３０の厚みを調整することにより、維持される。
即ち、配線支持基材３０を所定の厚みにすることより、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２上の電極パッド１２ｐとの間の段差が補正され、導電性パターン４０が水平に配置している。
このように、半導体素子２０ａに於いては、当該導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
また、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
尚、電極パッド２０ａｐ，１２ｐの表面には、その下層から、ニッケル、金の順でコーティングさせた鍍金層を形成させてもよい。
続いて、本実施の形態に係る半導体装置５ａの構成を変形させた半導体装置について説明する。
＜第５の実施の形態の変形例１＞
図１８は第５の実施の形態の変形例に係る半導体装置の要部断面模式図である。また、この図１８には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置５ｂの特徴的な形態を拡大させた図が示されている。
当該変形例に係る半導体装置５ｂにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。
また、半導体装置５ｂにあっては、この図に示す支持基板１０の左側に配置させた配線１２上に、半田層１１を介して、半導体素子２０ａが実装されている。従って、半導体素子２０ａは、その下面側のドレイン電極と配線１２とが半田層１１を介して電気的に接続されている。
また、配線１２が配設されていない支持基板１０の主面（上面側）には、半導体素子２１が接着部材（図示しない）を介し、搭載されている。更に、当該半導体素子２１に於いては、その電極パッド２１ｐと配線１２とがボンディングワイヤ２２によって電気的に接続されている。
また、この図に示す支持基板１０の中央に配置させた配線１２上には、銅で構成された電極パッド１２ｐが固着している。
そして、半導体素子２０ａを実装している配線１２の上方には、所定の形状に加工された配線支持基材３０が配置されている。
更に、半導体装置５ｂにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。
ここで、導電性パターン４０は、支持基板１０の主面と平行に配置され、その一方の端が半田層１３を介し、半導体素子２０ａの上面に配設された電極パッド２０ａｐに接合されている。
また、導電性パターン４０のもう一方の端に於いては、例えば、銅で構成された柱状電極４０ｓが、当該一方の端から支持基板１０の主面側に対向するように形成されている。このような柱状電極４０ｓは、例えば、鍍金により形成される。そして、当該もう一方の端は、柱状電極４０ｓを介し、支持基板１０の中央に配置させた配線１２上の電極パッド１２ｐと接合されている。
ここで、導電性パターン４０と支持基板１０の主面との平行状態は、柱状電極４０ｓの高さを調整することにより、維持される。
即ち、柱状電極４０ｓを所定の高さにすることより、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２上の電極パッド１２ｐとの間の段差が補正され、導電性パターン４０が水平に配置している。
このように、半導体素子２０ａに於いては、当該導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
また、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
尚、電極パッド２０ａｐ，１２ｐの表面には、その下層から、ニッケル、金の順でコーティングさせた鍍金層を形成させてもよい。
＜第５の実施の形態の変形例２＞
図１９は第５の実施の形態の変形例に係る半導体装置の要部断面模式図である。また、この図１９には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置５ｃの特徴的な形態を拡大させた図が示されている。
当該変形例に係る半導体装置５ｃにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。
また、半導体装置５ｃにあっては、この図に示す支持基板１０の左側に配置させた配線１２上に、半田層１１を介して、半導体素子２０ａが実装されている。
また、配線１２が配設されていない支持基板１０の主面（上面側）には、半導体素子２１が接着部材（図示しない）を介し、搭載されている。更に、当該半導体素子２１に於いては、その電極パッド２１ｐと配線１２とがボンディングワイヤ２２によって電気的に接続されている。
そして、半導体素子２０ａを実装している配線１２の上方には、所定の形状に加工された配線支持基材３０が配置されている。
更に、半導体装置５ｃにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。
ここで、導電性パターン４０は、支持基板１０の主面と平行に配置され、その一方の端が半田層１３を介し、半導体素子２０ａの上面に配設された電極パッド２０ａｐに接合されている。
また、導電性パターン４０のもう一方の端に於いては、例えば、銅で構成された柱状電極４０ｓが、当該もう一方の端から支持基板１０の主面側に対向するように形成されている。このような柱状電極４０ｓは、例えば、鍍金により形成される。そして、当該もう一方の端は、柱状電極４０ｓを介し、支持基板１０の中央に配置させた配線１２に接合されている。
ところで、柱状電極４０ｓの高さは、所定の高さに調節され、例えば、半導体素子２０ａの厚み程度としている。これにより、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２との間の段差が補正され、導電性パターン４０が水平に配置し得る。
このように、半導体素子２０ａに於いては、導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが当該導電性パターン４０を介し、電気的に接続されている。
また、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
＜第５の実施の形態の変形例３＞
図２０は第５の実施の形態の変形例に係る半導体装置の要部断面模式図である。また、この図２０には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置５ｄの特徴的な形態を拡大させた図が示されている。
当該変形例に係る半導体装置５ｄにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。
また、半導体装置５ｄにあっては、この図に示す支持基板１０の左側に配置させた配線１２上に、半田層１１を介して、半導体素子２０ａが実装されている。
また、配線１２が配設されていない支持基板１０の主面（上面側）には、半導体素子２１が接着部材（図示しない）を介し、搭載されている。更に、当該半導体素子２１に於いては、その電極パッド２１ｐと配線１２とがボンディングワイヤ２２によって電気的に接続されている。
そして、半導体素子２０ａを実装している配線１２の上方には、所定の形状に加工された配線支持基材３１が配置されている。更に、配線支持基材３１の下面には、導電性金属膜４１がパターン形成されている。
ここで、導電性金属膜４１は、支持基板１０の主面と平行に配置され、その一方の端が半田層１３を介し、半導体素子２０ａの上面に配設された電極パッド２０ａｐに接合されている。
また、導電性金属膜４１のもう一方の端に於いては、例えば、銅で構成された柱状電極４０ｓが当該もう一方の端から支持基板１０の主面側に対向するように形成されている。このような柱状電極４０ｓは、例えば、鍍金により形成される。そして、当該もう一方の端は、柱状電極４０ｓを介し、支持基板１０の中央に配置させた配線１２に接合されている。
ところで、柱状電極４０ｓの高さは、所定の高さに調節され、例えば、半導体素子２０ａの厚み程度としている。これにより、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２との間の段差が補正され、導電性金属膜４１が水平に配置し得る。
このように、半導体素子２０ａに於いては、導電性金属膜４１の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが導電性金属膜４１を介し、電気的に接続されている。
また、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
＜第５の実施の形態の変形例４＞
図２１は第５の実施の形態の変形例に係る半導体装置の要部断面模式図である。また、この図２１には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置５ｅの特徴的な形態を拡大させた図が示されている。
当該変形例に係る半導体装置５ｅにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、支持基板１０の主面（上面側）には、配線１２が複数個、選択的に配置されている。
また、半導体装置５ｅにあっては、この図に示す支持基板１０の左側に配置させた配線１２上に、半田層１１を介して、半導体素子２０ａが実装されている。
また、配線１２が配設されていない支持基板１０の主面（上面側）には、半導体素子２１が接着部材（図示しない）を介し、搭載されている。更に、当該半導体素子２１に於いては、その電極パッド２１ｐと配線１２とがボンディングワイヤ２２によって電気的に接続されている。
そして、半導体素子２０ａを実装している配線１２の上方には、所定の形状に加工された配線支持基材３１が配置されている。更に、配線支持基材３１の上面には、導電性金属膜４２がパターン形成されている。
ここで、導電性金属膜４２は、支持基板１０の主面と平行に配置されている。そして、その一方の端に、配線支持基材３１を貫通するビア４２ｖを形成している。当該ビア４２ｖは、導電性金属膜４２と導通している。更に、当該ビア４２ｖは、支持基板１０の下面に配設した電極パッド４２ｐと導通している。そして、当該電極パッド４２ｐは、半田層１３を介し、半導体素子２０ａの上面に配設された電極パッド２０ａｐに接合されている。
また、導電性金属膜４２のもう一方の端に於いては、配線支持基材３１を貫通するビア４２ｖを形成している。当該ビア４２ｖは、導電性金属膜４２と導通している。更に、当該ビア４２ｖは、支持基板１０の下面に配設した電極パッド４２ｐと導通している。そして、当該電極パッド４２ｐからは、銅で構成された柱状電極４０ｓが支持基板１０の主面側に対向するように形成されている。このような柱状電極４０ｓは、例えば、鍍金により形成される。そして、当該もう一方の端は、柱状電極４０ｓを介し、支持基板１０の中央に配置させた配線１２に接合されている。
ところで、柱状電極４０ｓの高さは、所定の高さに調節され、例えば、半導体素子２０ａの厚み程度としている。これにより、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２との間の段差が補正され、導電性金属膜４２が水平に配置し得る。
このように、半導体素子２０ａに於いては、導電性金属膜４１の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２とが導電性金属膜４１を介し、電気的に接続されている。
また、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
尚、第５の実施の形態に係る半導体装置５ａ〜５ｅに於いては、第１の実施の形態で説明した図５，６，８の構成を転用してもよい。
また、上記の第１〜５の実施の形態は、夫々が独立した実施の形態ではなく、一つの実施の形態と、他の実施の形態とを組み合わせた構成にしてもよい。
＜第６の実施の形態＞
最後に、上記の半導体装置１ａ〜１ｄ，２，３ａ，３ｂ，４，５ａ〜５ｅの製造方法について、図２２乃至２６を用いて説明する。ここで、その製造方法の説明として、半導体装置１ａの製造方法を代表として説明する。但し、ここで説明する製造方法は、半導体装置１ａの製造方法に限られるものではなく、他の半導体装置１ｂ〜１ｄ，２，３ａ，３ｂ，４，５ａ〜５ｅの製造についても転用できる。
図２２は半導体装置の製造工程の一工程を説明する要部図である。
先ず、上述した支持基板１０を準備する。この段階で、支持基板１０の主面には、既に、配線１２が選択的に配置されている。また、配線１２が配置されていない支持基板１０の主面には、必要に応じて、少なくとも一つのキャビティ１０ａを形成させておく。
また、この段階で用意した支持基板１０は、電極端子１２ａが配設されていない側の支持基板１０の端部同士が連続した状態にあり、２段構造を構成している。更に、当該連続した支持基板１０は、並列状に横方向に連続した状態にある。
ここで、横方向に連続する長さは、特に、その数を限定しない。従って、支持基板１０は、Ｎ列になって横方向に連続している。但し、後述するトランスファモールド装置の金型容量により、必要に応じて、連続する支持基板１０の個数を調節してもよい。
図２３は半導体装置の製造工程の一工程を説明する要部図である。
次に、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材をディスペンス法にて配置する（図示しない）。或いは、ペースト状の半田材に代えて、シート状の半田材をキャビティ１０ａ内に配置してもよい。
続いて、上記の半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する。更に、配線１２の接合部分、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。
尚、キャビティ１０ａ内に、半田材を配置し、半導体素子２０ａ，２０ｂ，２１を載置した直後にリフロー処理を行って、半導体素子２０ａ，２０ｂ，２１を支持基板１０に接合させてもよいが、本実施の形態では、この段階でのリフロー処理を行わない。
また、必要に応じて、半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する前に、予め、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、半田材を配置してもよい。
図２４は半導体装置の製造工程の一工程を説明する要部図である。
次に、導電性パターン４０が複数個、選択的に配置された配線支持基材３０を、配線１２、半導体素子２０ａ，２０ｂ，２１上に、前記半田材を介して載置する。ここでは、導電性パターン４０が配線支持基材３０上で表出する向きに配線支持基材３０を載置する。また、この段階での配線支持基材３０は、横方向に連続した支持基板１０に対応するように、連続された状態にある。この段階で、導電性パターン４０の端が配線１２並びに半導体素子２０ａ，２０ｂ，２１の電極に前記半田材を介して接触する。
尚、配線支持基材３０に於いては、この段階で、連続体ではなく、個片化された配線支持基材３０を載置してもよい。
また、第３、４の実施の形態に係る半導体装置を製造する場合は、配線支持基材３０，３１を載置する前の段階で、当該配線支持基材３０，３１上に、既に半導体素子２１が導電性パターン４０，４２上に実装されている（前述）。従って、第３、４の実施の形態に係る半導体装置を製造する場合は、図２３に示した段階で、支持基板１０に半導体素子２１を載置する必要はない。
また、第５の実施の形態に係る半導体装置を製造する場合は、配線支持基材３０を載置する前の段階で、既に、当該、配線支持基材３０にビア３０ｖ、４２ｖ、電極パッド４２ｐが形成されている。また、第５の実施の形態に係る半導体装置を製造する場合は、配線支持基材３０を載置する前の段階で、導電性パターン４０に、柱状電極４０ｓが形成されている。
そして、加熱炉内にて、例えば、２６０℃、１０秒のリフロー処理を施し、上記の半田材を溶融・浸透させる。この処理により、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１の何れかと配線１２とが、導電性パターン４０を通じて電気的に接続される。
即ち、ワイヤボンディングのように、ボンディングワイヤを１本ずつボンディングするのではなく、リフロー処理にて、一括して、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１の何れかと配線１２とを、導電性パターン４０を通じて電気的に接続させる。
図２５は半導体装置の製造工程の一工程を説明する要部図である。
次に、上記の電気的な接続を完了させた後、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。即ち、入出力端子５０のクリップ部５０ａを、当該端部に嵌合させた後、リフロー処理により、電極端子１２ａに、入出力端子５０を電気的に接続する。
図２６は半導体装置の製造工程の一工程を説明する要部図である。
続いて、入出力端子５０を電気的に接続させた後、トランスファモールド装置を用いて支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性パターン４０等を、樹脂６０により封止する。
そして、当該樹脂６０により封止した後、支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って切断し、個片化を行う。これにより、図１に示されるような、個片化されたマルチチップモジュール（半導体装置１ａ）が形成する。
このように、第６の実施の形態によれば、マルチチップパワーデバイスなる半導体装置の生産性を格段に向上させることができる。
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
これにより、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間がワイヤボンディングに費やされる。
しかし、本実施の形態によれば、１０秒のリフロー処理で、Ｍ個のマルチチップモジュールのワイヤボンディングを全て完了させることができる。
従って、本実施の形態によれば、従来のワイヤボンディングに要される時間を、約２０×Ｍ分の１０に短縮させることができる。特に、１０／（２０×Ｍ）までに時短できることから、Ｍが大きいほど、格段の効果がある。
また、第１〜５の実施の形態に示す半導体装置では、導電性パターン４０または導電性金属膜４１，４２を選択的に配置させた配線支持基材３０，３１を半導体装置内に組み込んでいる。これにより、半導体装置の薄型化・小型化を図ることができる。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。
第１の実施の形態に係る半導体装置の要部図である。 第１の実施の形態に係る半導体装置の要部断面模式図である。 配線支持基材上に選択的に配置した導電性パターンの要部図である（その１）。 配線支持基材上に選択的に配置した導電性パターンの要部図である（その２）。 入出力端子の構造を説明するための図である。 絶縁被膜を配置させた半導体装置を説明するための要部図である。 グランド層を有した半導体装置を説明するための要部図である。 絶縁膜被覆金属配線板を用いた半導体装置を説明するための要部図である。 第２の実施の形態に係る半導体装置の要部断面模式図である。 配線支持基材上に選択的に配置した導電性金属膜の要部図である（その３）。 第３の実施の形態に係る半導体装置の要部図である。 第３の実施の形態に係る半導体装置の要部断面模式図である。 第３の実施の形態の変形例に係る半導体装置の要部図である。 第３の実施の形態の変形例に係る半導体装置の要部断面模式図である。 第４の実施の形態に係る半導体装置の要部断面模式図である。 配線支持基材上に選択的に配置した導電性金属膜の要部図である（その４）。 第５の実施の形態に係る半導体装置の要部断面模式図である。 第５の実施の形態の変形例に係る半導体装置の要部断面模式図である（その１）。 第５の実施の形態の変形例に係る半導体装置の要部断面模式図である（その２）。 第５の実施の形態の変形例に係る半導体装置の要部断面模式図である（その３）。 第５の実施の形態の変形例に係る半導体装置の要部断面模式図である（その４）。 半導体装置の製造工程の一工程を説明する要部図である（その１）。 半導体装置の製造工程の一工程を説明する要部図である（その２）。 半導体装置の製造工程の一工程を説明する要部図である（その３）。 半導体装置の製造工程の一工程を説明する要部図である（その４）。 半導体装置の製造工程の一工程を説明する要部図である（その５）。
符号の説明
１ａ，１ｂ，１ｃ，１ｄ，２，３ａ，３ｂ，４，５ａ，５ｂ，５ｃ，５ｄ，５ｅ 半導体装置
１０ 支持基板
１０ａ キャビティ
１０ｈ 放熱板
１１，１３，５１ 半田層
１２ 配線
１２ａ 電極端子
１２ｇ，４０ｇ 鍍金層
１２ｐ，２０ａｐ，２０ｂｐ，２１ｐ，４２ｐ 電極パッド
１４ａ，１４ｂ 導体パッド
１５ａ，１５ｂ，１５ｃ グランド層
２０ａ，２０ｂ，２１ 半導体素子
２２ ボンディングワイヤ
３０，３１ 配線支持基材
３０ａ 貫通孔
３０ｖ，４２ｖ ビア
４０ 導電性パターン
４０ａ 延出部
４０ｓ 柱状電極
４１，４１ｍｏｓ，４１ｉｃ，４２，４２ｍｏｓ，４２ｉｃ 導電性金属膜
５０ 入出力端子
５０ａ クリップ部
６０ 樹脂
６１ 絶縁被膜
７０ コア基板
７１ 樹脂層
７２ 絶縁膜
７３ 絶縁膜被覆金属配線板
ＤＬ ダイシングライン

Claims (42)

  1. 支持基板と、
    前記支持基板の主面に選択的に配置された複数の第１の配線と、
    前記支持基板上に搭載された少なくとも一つの第１の半導体素子と、
    前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
    複数の第２の配線を選択的に配置した配線支持基材と、
    を有し、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じて電気的に接続されていることを特徴とする半導体装置。
  2. 前記支持基板がプリント配線板、セラミック配線板、シリコン配線板、絶縁膜被覆金属配線板の何れかであることを特徴とする請求項１記載の半導体装置。
  3. 前記支持基板に、複数のキャビティが形成され、前記キャビティ内に、前記第１の半導体素子または前記第２の半導体素子の少なくとも何れかが搭載されていることを特徴とする請求項２記載の半導体装置。
  4. 前記支持基板内に、複数の導体パッドが選択的に配置され、前記導体パッド上に、前記第１の半導体素子または前記第２の半導体素子が実装されていることを特徴とする請求項３記載の半導体装置。
  5. 前記導体パッドの主面が前記支持基板に形成させた前記キャビティの底面であることを特徴とする請求項４記載の半導体装置。
  6. 隣接する前記導体パッド間の距離が０．２〜３ｍｍであることを特徴とする請求項４記載の半導体装置。
  7. 前記支持基板内に、複数のグランド層が選択的に配置されていることを特徴とする請求項３記載の半導体装置。
  8. 前記キャビティ内に搭載した、前記第１の半導体素子または前記第２の半導体素子の主面に配置された電極パッドと、前記第１の配線の高さが同じ高さになるように、前記キャビティの深さが調節されていることを特徴とする請求項３記載の半導体装置。
  9. 隣接する前記第１の配線間に位置する前記支持基板の主面上並びに隣接する前記第１の配線の主面上の一部に、絶縁被膜が形成されていることを特徴とする請求項１記載の半導体装置。
  10. 前記配線支持基材の材質がポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂であることを特徴とする請求項１記載の半導体装置。
  11. 前記第２の配線が前記配線支持基材の主面に形成させた導電性パターンであり、前記導電性パターンを通じて、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  12. 前記導電性パターンの端が前記配線支持基材の主面から延出していることを特徴とする請求項１１記載の半導体装置。
  13. 前記配線支持基材の主面から延出した前記導電性パターンの表面に、ニッケル（Ｎｉ）並びに金（Ａｕ）、またはニッケル（Ｎｉ）並びに錫（Ｓｎ）で構成される鍍金層が形成されていることを特徴とする請求項１２記載の半導体装置。
  14. 前記導電性パターン上に前記第２の半導体素子が搭載され、前記第２の半導体素子の電極が前記導電性パターンに接合していることを特徴とする請求項１１記載の半導体装置。
  15. 前記配線支持基材上に前記第２の半導体素子が搭載され、ボンディングワイヤにより、前記第２の半導体素子の電極と、前記導電性パターンとが電気的に接続されていることを特徴とする請求項１１記載の半導体装置。
  16. 前記導電性パターンの一つの端が前記第１の配線上に実装された前記第１の半導体素子の電極と導通し、前記導電性パターンのもう一つの端が前記配線支持基材内を貫通するビアを通じて、別の前記第１の配線上に形成された電極パッドと導通していることを特徴とする請求項１１記載の半導体装置。
  17. 前記配線支持基材の厚みを調節することにより、前記導電性パターンと、前記支持基板の主面とが平行状態にあることを特徴とする請求項１６記載の半導体装置。
  18. 前記導電性パターンの一つの端が前記第１の配線上に実装された前記第１の半導体素子の電極と導通し、前記導電性パターンのもう一つの端が前記もう一つの端に形成された柱状電極を通じて、別の前記第１の配線上に形成された電極パッドと導通していることを特徴とする請求項１１記載の半導体装置。
  19. 前記導電性パターンの一つの端が前記第１の配線上に実装された前記第１の半導体素子の電極と導通し、前記導電性パターンのもう一つの端が前記もう一つの端に形成された柱状電極を通じて、別の前記第１の配線と導通していることを特徴とする請求項１１記載の半導体装置。
  20. 前記柱状電極の高さを調節することにより、前記導電性パターンと、前記支持基板の主面とが平行状態にあることを特徴とする請求項１８または１９記載の半導体装置。
  21. 前記第２の配線が前記配線支持基材の主面に選択的に配置された金属膜であり、前記金属膜を通じて、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  22. 前記第２の配線が前記配線支持基材の上面に選択的に配置された金属膜であり、前記金属膜が前記配線支持基材内を貫通するビアを通じて、前記配線支持基材の下面に選択的に配置された電極パッドと導通し、前記金属膜、前記ビア並びに前記電極パッドを通じて、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、電気的に接続されていることを特徴とする請求項２１記載の半導体装置。
  23. 前記金属膜の一つの端が前記第１の配線上に実装された前記第１の半導体素子の電極と導通し、前記金属膜のもう一つの端が前記もう一つの端に形成された柱状電極を通じて、別の前記第１の配線と導通していることを特徴とする請求項２１記載の半導体装置。
  24. 前記金属膜が前記配線支持基材の上面に選択的に配置され、前記金属膜の一つの端が前記ビア並びに前記電極パッドを通じて、前記第１の配線上に実装された前記第１の半導体素子の電極と導通し、前記金属膜のもう一つの端が前記もう一つの端に形成された前記ビア、前記電極パッド並びに柱状電極を通じて、別の前記第１の配線と導通していることを特徴とする請求項２１記載の半導体装置。
  25. 前記柱状電極の高さを調節することにより、前記金属膜と、前記支持基板の主面とが平行状態にあることを特徴とする請求項２３または２４記載の半導体装置。
  26. 前記金属膜の材質が銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）の少なくとも一つを含む金属であることを特徴とする請求項２１乃至２５の何れか一項に記載の半導体装置。
  27. 前記金属膜が、
    前記配線支持基材上に、前記金属膜と同成分の金属膜をラミネート接合させた後、前記金属膜にエッチングを施すことにより形成する方法、
    前記配線支持基材上に、前記金属膜と同成分の導体性ペーストをスクリーン印刷にて選択的に配置した後、当該導電性ペーストを乾燥し、硬化させることにより形成する方法、
    前記配線支持基材上に、スパッタ法または蒸着法により前記金属膜と同成分の前記金属膜を形成させた後、前記金属膜にエッチングを施すことにより形成する方法、
    前記配線支持基材上に、前記金属膜と同成分の鍍金層を形成させた後、前記鍍金層にエッチングを施すことにより形成する方法、
    前記配線支持基材表面を化学的または光学的手法により表面改質し、選択的な化学鍍金法により形成する方法、
    の何れかの方法により形成されたことを特徴とする請求項２１乃至２５の何れか一項に記載の半導体装置。
  28. 前記第１の半導体素子の電極に接合された前記金属膜の厚みが２５〜５００μｍであることを特徴とする請求項２１乃至２５の何れか一項に記載の半導体装置。
  29. 前記第２の半導体素子の電極に接合された前記金属膜の厚みが３〜５００μｍであることを特徴とする請求項２１乃至２５の何れか一項に記載の半導体装置。
  30. 前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、入出力端子が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  31. 前記入出力端子の端にクリップ部が設けられ、前記端部が前記クリップ部により挟装されていることを特徴とする請求項３０記載の半導体装置。
  32. 前記電極端子並びに前記電極端子が配置された前記端部の反対側の主面に配置された金属配線と、前記クリップ部とが半田接合されていることを特徴とする請求項３１記載の半導体装置。
  33. 前記電極端子並びに前記金属配線の表面に、ニッケル（Ｎｉ）並びに金（Ａｕ）、またはニッケル（Ｎｉ）並びに錫（Ｓｎ）で構成される鍍金層が形成されていることを特徴とする請求項３２記載の半導体装置。
  34. 複数の第１の配線が選択的に配置された支持基板を準備する工程と、
    前記支持基板の主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、
    前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、
    複数の第２の配線が選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、
    リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  35. 前記第１の半導体素子または前記第２の半導体素子を前記支持基板に搭載する前に、前記支持基板に少なくとも一つのキャビティを形成することを特徴とする請求項３４記載の半導体装置の製造方法。
  36. 電気的な接続を完了させた後、前記支持基板の前記主面の端部に複数個延出され、前記第１の配線に導通する電極端子に、入出力端子を電気的に接続することを特徴とする請求項３４記載の半導体装置の製造方法。
  37. 前記入出力端子を電気的に接続させた後、前記支持基板に配置された前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止することを特徴とする請求項３６記載の半導体装置の製造方法。
  38. 前記樹脂により封止した後、前記支持基板、前記配線支持基材並びに前記樹脂の個片化を行い、マルチチップモジュールを形成することを特徴とする請求項３７記載の半導体装置の製造方法。
  39. 前記樹脂により封止する前に於いては、前記支持基板が連続した状態にあることを特徴とする請求項３８記載の半導体装置の製造方法。
  40. 前記電極端子が配設されていない側の前記支持基板の端部同士が連続した状態にあり、更に、当該連続した前記支持基板が並列状に連続していることを特徴とする請求項３９記載の半導体装置の製造方法。
  41. 複数の第１の配線が選択的に配置された支持基板を準備する工程と、
    前記支持基板の主面に、少なくとも一つの第１の半導体素子を搭載する工程と、
    前記第１の配線の一部並びに前記第１の半導体素子の電極の上に、半田材を配置する工程と、
    複数の第２の配線が選択的に配置され、更に、前記第２の配線に電気的に接続された第２の半導体素子を搭載する配線支持基材を、前記第１の配線並びに前記第１の半導体素子の上に、前記半田材を介して載置する工程と、
    リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  42. 複数の第１の配線が選択的に配置された支持基板を準備する工程と、
    前記支持基板の主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、
    前記第１の配線の一部、前記第１の半導体素子の電極の上に、半田材を配置する工程と、
    複数の第２の配線が選択的に配置され、更に、前記第２の配線に導通する柱状電極またはビア、または前記ビア並びに電極パッドを備えた配線支持基材を、前記第１の配線、前記第１の半導体素子の上に、前記半田材を介して載置する工程と、
    リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第１の配線とを、前記第２の配線を通じて電気的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
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