JPH1131698A - 半導体装置、その製造方法及び実装構造 - Google Patents
半導体装置、その製造方法及び実装構造Info
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- JPH1131698A JPH1131698A JP9203824A JP20382497A JPH1131698A JP H1131698 A JPH1131698 A JP H1131698A JP 9203824 A JP9203824 A JP 9203824A JP 20382497 A JP20382497 A JP 20382497A JP H1131698 A JPH1131698 A JP H1131698A
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- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
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- Wire Bonding (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 導電バンプ表面のディンプルの平面的サイズ
及び深さをできるだけ小さくし、導電バンプ上の導通に
寄与する導電粒子数を増やし、半導体装置の実装信頼性
を向上させる。 【解決手段】 本発明は、液晶表示装置に用いられる液
晶ガラスパネル上にＣＯＧ実装する半導体装置に適用し
て好適なるものである。本発明において主面を絶縁層３
で覆われた半導体チップ１は、その電極パッド２上に金
属を成長させてなる導電性バンプ４を備える。導電性バ
ンプ４は、上記電極パッド２に対し該電極パッド上に形
成された絶縁層の開口３ａを介して電気的に接続され
る。本発明において上記開口３ａの面積は、上記導電性
バンプ４の電極８に対向する面の面積の１／９以下であ
る。導電性バンプの上面には、絶縁層３の段によるディ
ンプル４ａが発生するが、少なくともそのサイズは導電
性バンプの面積の１／９以下であり、その深さも従来構
造に比して減少する。
及び深さをできるだけ小さくし、導電バンプ上の導通に
寄与する導電粒子数を増やし、半導体装置の実装信頼性
を向上させる。 【解決手段】 本発明は、液晶表示装置に用いられる液
晶ガラスパネル上にＣＯＧ実装する半導体装置に適用し
て好適なるものである。本発明において主面を絶縁層３
で覆われた半導体チップ１は、その電極パッド２上に金
属を成長させてなる導電性バンプ４を備える。導電性バ
ンプ４は、上記電極パッド２に対し該電極パッド上に形
成された絶縁層の開口３ａを介して電気的に接続され
る。本発明において上記開口３ａの面積は、上記導電性
バンプ４の電極８に対向する面の面積の１／９以下であ
る。導電性バンプの上面には、絶縁層３の段によるディ
ンプル４ａが発生するが、少なくともそのサイズは導電
性バンプの面積の１／９以下であり、その深さも従来構
造に比して減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの電
極パッド上に形成される導電性バンプの構造及び製造方
法に関し、特に、実装基板上の電極に対し異方性導電膜
を介して接続される導電性バンプ構造に関するものであ
る。更に本発明は、液晶表示装置に用いられる液晶ガラ
スパネル上にＣＯＧ実装するに好適なる半導体装置に関
するものである。
極パッド上に形成される導電性バンプの構造及び製造方
法に関し、特に、実装基板上の電極に対し異方性導電膜
を介して接続される導電性バンプ構造に関するものであ
る。更に本発明は、液晶表示装置に用いられる液晶ガラ
スパネル上にＣＯＧ実装するに好適なる半導体装置に関
するものである。
【０００２】
【従来の技術】従来からのＣＲＴ表示装置に代わるもの
として、薄型・軽量の液晶表示装置(Liquid Crystal Di
splay:LCD)の普及が急拡大している。液晶表示装置は、
透明電極が形成された２枚のガラス基板間に数μmの厚
さで液晶を挟んだ構成の液晶ガラスパネルを備える。上
記電極間に選択的に電圧を印加することによって生じる
液晶の電気光学効果を利用し表示を制御する。液晶表示
装置は、上記電圧の制御を行なうための半導体装置を、
例えば、表示領域外のガラスパネルの端部に備えてい
る。このような半導体装置は、一般に”ドライバーＩ
Ｃ”と呼ばれている。
として、薄型・軽量の液晶表示装置(Liquid Crystal Di
splay:LCD)の普及が急拡大している。液晶表示装置は、
透明電極が形成された２枚のガラス基板間に数μmの厚
さで液晶を挟んだ構成の液晶ガラスパネルを備える。上
記電極間に選択的に電圧を印加することによって生じる
液晶の電気光学効果を利用し表示を制御する。液晶表示
装置は、上記電圧の制御を行なうための半導体装置を、
例えば、表示領域外のガラスパネルの端部に備えてい
る。このような半導体装置は、一般に”ドライバーＩ
Ｃ”と呼ばれている。
【０００３】液晶ガラスパネルにドライバーＩＣを接続
するための方式として、数種類のものが実用化されてい
る。ドライバーＩＣを実装したプリント配線基板を、可
撓性配線板で液晶ガラスパネル上の電極に接続する方式
は、ＣＯＢ(Chip On Board)方式と呼ばれる。また、特
に大型表示用の液晶表示装置で普及しているＴＡＢ(Tap
e Automated Bonding)方式がある。ＴＡＢ方式は、導体
パターンを形成したフィルムキャリア上にドライバーＩ
Ｃをフリップチップ実装したものを、液晶ガラスパネル
上の電極に接続したものである。
するための方式として、数種類のものが実用化されてい
る。ドライバーＩＣを実装したプリント配線基板を、可
撓性配線板で液晶ガラスパネル上の電極に接続する方式
は、ＣＯＢ(Chip On Board)方式と呼ばれる。また、特
に大型表示用の液晶表示装置で普及しているＴＡＢ(Tap
e Automated Bonding)方式がある。ＴＡＢ方式は、導体
パターンを形成したフィルムキャリア上にドライバーＩ
Ｃをフリップチップ実装したものを、液晶ガラスパネル
上の電極に接続したものである。
【０００４】液晶ガラスパネルにドライバーＩＣを接続
する他の方式に、ＣＯＧ(Chip On Glass)方式がある。
ＣＯＧ方式は、図９及び図１０に示すように、液晶ガラ
スパネル上の電極に直接ドライバーＩＣを実装する方式
である。ドライバーＩＣの電極パッド上に金などの導電
バンプを形成し、液晶ガラスパネル上の電極と対向させ
て配置することによって、電気的に直接接合させてい
る。ＣＯＧ方式による実装は、ＣＯＢやＴＡＢ方式に比
べて、液晶表示装置の小型化に適すると共に実装の部品
点数や接合回数も少なくて済み、また微細な接続ピッチ
に対応できるものとして期待されている。
する他の方式に、ＣＯＧ(Chip On Glass)方式がある。
ＣＯＧ方式は、図９及び図１０に示すように、液晶ガラ
スパネル上の電極に直接ドライバーＩＣを実装する方式
である。ドライバーＩＣの電極パッド上に金などの導電
バンプを形成し、液晶ガラスパネル上の電極と対向させ
て配置することによって、電気的に直接接合させてい
る。ＣＯＧ方式による実装は、ＣＯＢやＴＡＢ方式に比
べて、液晶表示装置の小型化に適すると共に実装の部品
点数や接合回数も少なくて済み、また微細な接続ピッチ
に対応できるものとして期待されている。
【０００５】ＣＯＧ方式における、ＩＣの導電バンプと
液晶パネルの電極との接合方式の一つに、異方性導電膜
(ＡＣＦ(Anisotropic Conductive Film))を用いた接合
がある。ＡＣＦは、導通の役割を果たす数μmの導電粒
子を混在した接着剤バインダからなり、ＩＣと液晶ガラ
スパネルとの間に配置される。ヒータツールによりＩＣ
を加熱及び加圧することによって、導電バンプ上の導電
粒子は接着剤を退けて、導電バンプと液晶パネル上の電
極とを導通させる。
液晶パネルの電極との接合方式の一つに、異方性導電膜
(ＡＣＦ(Anisotropic Conductive Film))を用いた接合
がある。ＡＣＦは、導通の役割を果たす数μmの導電粒
子を混在した接着剤バインダからなり、ＩＣと液晶ガラ
スパネルとの間に配置される。ヒータツールによりＩＣ
を加熱及び加圧することによって、導電バンプ上の導電
粒子は接着剤を退けて、導電バンプと液晶パネル上の電
極とを導通させる。
【０００６】
【発明が解決しようとする課題】図１２は従来のＡＣＦ
構造における液晶ガラスパネルの電極とＩＣの導電バン
プとの接合状態を示す図である。ＩＣ１１の電極パッド
１２上に導電バンプ１４が形成されており、該導電バン
プ１４上に位置する導電粒子１６のうちのいくつかが、
液晶ガラスパネル１７の電極１８との導通に寄与してい
る。ＡＣＦを用いた接合における導電バンプは、金属蒸
着及び電気めっきにより電極パッド上に金を成長させる
ことによって得られる。
構造における液晶ガラスパネルの電極とＩＣの導電バン
プとの接合状態を示す図である。ＩＣ１１の電極パッド
１２上に導電バンプ１４が形成されており、該導電バン
プ１４上に位置する導電粒子１６のうちのいくつかが、
液晶ガラスパネル１７の電極１８との導通に寄与してい
る。ＡＣＦを用いた接合における導電バンプは、金属蒸
着及び電気めっきにより電極パッド上に金を成長させる
ことによって得られる。
【０００７】ＡＣＦを用いた接合においては、導通に寄
与する導電粒子の数が重要である。3〜5μmの導電粒子
を用いた場合、電極と導電バンプとの間の抵抗値を最小
化するために、少なくとも8〜5個の数の導電粒子が必要
であると見られている。このときの抵抗値は5Ω程度で
ある。微細な接続ピッチの要求が高まるに連れて導電バ
ンプのサイズは小さくなり、導電バンプと液晶パネルの
電極との間の導電粒子数は減少する。上記図１２におい
て模式的に示すように、金属蒸着及び電気めっきにより
形成した導電バンプ１４の電極に向けられた表面は、平
坦にはならず、その中央の広範囲にディンプル(窪み)１
４ａができる。これは、導電バンプの形成の過程で金は
同じ厚みで成長していくので、電極パッド１２の周囲の
パッシベーション層１３によって形成されるバンプ下の
段が、導電バンプ１４の表面にも現れてしまうためであ
る。ディンプル１４ａ上に位置する導電粒子１６は、デ
ィンプルの深さが深いと導通に全く寄与しないか又は極
めて抵抗値の高い導通しか得られない。
与する導電粒子の数が重要である。3〜5μmの導電粒子
を用いた場合、電極と導電バンプとの間の抵抗値を最小
化するために、少なくとも8〜5個の数の導電粒子が必要
であると見られている。このときの抵抗値は5Ω程度で
ある。微細な接続ピッチの要求が高まるに連れて導電バ
ンプのサイズは小さくなり、導電バンプと液晶パネルの
電極との間の導電粒子数は減少する。上記図１２におい
て模式的に示すように、金属蒸着及び電気めっきにより
形成した導電バンプ１４の電極に向けられた表面は、平
坦にはならず、その中央の広範囲にディンプル(窪み)１
４ａができる。これは、導電バンプの形成の過程で金は
同じ厚みで成長していくので、電極パッド１２の周囲の
パッシベーション層１３によって形成されるバンプ下の
段が、導電バンプ１４の表面にも現れてしまうためであ
る。ディンプル１４ａ上に位置する導電粒子１６は、デ
ィンプルの深さが深いと導通に全く寄与しないか又は極
めて抵抗値の高い導通しか得られない。
【０００８】本発明の目的は、上記導電バンプ表面のデ
ィンプルの平面的サイズ及び深さをできるだけ小さく
し、導電バンプ上の導通に寄与する導電粒子数を増や
し、半導体装置の実装信頼性を向上させることにある。
ィンプルの平面的サイズ及び深さをできるだけ小さく
し、導電バンプ上の導通に寄与する導電粒子数を増や
し、半導体装置の実装信頼性を向上させることにある。
【０００９】本発明の他の目的は、上記導電バンプをそ
の製造工数やコストの上昇を伴うことなく製造すること
を目的としている。
の製造工数やコストの上昇を伴うことなく製造すること
を目的としている。
【００１０】
【課題を解決するための手段】本発明は、液晶表示装置
に用いられる液晶ガラスパネル上にＣＯＧ実装する半導
体装置に適用して好適なるものである。本発明において
主面を絶縁層で覆われた半導体チップは、その電極パッ
ド上に導電性バンプを備える。導電性バンプは、上記電
極パッドに対し該電極パッド上に形成された絶縁層の開
口を介して電気的に接続される。本発明において上記開
口の面積は、上記導電性バンプの上記電極に対向する面
の面積の１／９以下である。
に用いられる液晶ガラスパネル上にＣＯＧ実装する半導
体装置に適用して好適なるものである。本発明において
主面を絶縁層で覆われた半導体チップは、その電極パッ
ド上に導電性バンプを備える。導電性バンプは、上記電
極パッドに対し該電極パッド上に形成された絶縁層の開
口を介して電気的に接続される。本発明において上記開
口の面積は、上記導電性バンプの上記電極に対向する面
の面積の１／９以下である。
【００１１】上記電極パッド上に金属を成長させてなる
導電性バンプの上記電極に対向する面には、電極パッド
上の絶縁層の段によるディンプルが発生するが、少なく
ともその平面的サイズは導電性バンプの上記面積の１／
９以下であり、その深さも従来構造に比して減少する。
導電性バンプの上記電極に対向する面には、電極パッド
上の絶縁層の段によるディンプルが発生するが、少なく
ともその平面的サイズは導電性バンプの上記面積の１／
９以下であり、その深さも従来構造に比して減少する。
【００１２】ここで、上記導電性バンプの上記電極に対
向する面の面積は900〜6500μm2の範囲であることが好
ましく、また、その高さは10〜20μmの範囲であること
が好ましい。さらに、上記導電性バンプの上記面の面積
が4225μm2以下であり、上記開口の開口面積が25μm2以
下であることが好ましい。特に、これらの条件におい
て、上記開口の面積は、導電性バンプの上記面積の１／
３６以下であることが好ましい。
向する面の面積は900〜6500μm2の範囲であることが好
ましく、また、その高さは10〜20μmの範囲であること
が好ましい。さらに、上記導電性バンプの上記面の面積
が4225μm2以下であり、上記開口の開口面積が25μm2以
下であることが好ましい。特に、これらの条件におい
て、上記開口の面積は、導電性バンプの上記面積の１／
３６以下であることが好ましい。
【００１３】また、本発明は、上記開口の面積を上記導
電性バンプの上記電極に対向する面の面積の１／９以下
にすることに代えて、上記電極パッド上に複数の開口を
形成することによって、上記ディンプルを小さくするこ
ともできる。もっともこの場合も、上記各開口は、その
開口面積が上記導電性バンプの上記電極に対向する面の
面積の１／９以下であることが好ましい。
電性バンプの上記電極に対向する面の面積の１／９以下
にすることに代えて、上記電極パッド上に複数の開口を
形成することによって、上記ディンプルを小さくするこ
ともできる。もっともこの場合も、上記各開口は、その
開口面積が上記導電性バンプの上記電極に対向する面の
面積の１／９以下であることが好ましい。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を図面
に沿って説明する。実施形態では液晶ガラスパネル上に
ＣＯＧ実装されるドライバＩＣに、本発明を適用した例
を示す。もっとも本発明はこれに限らず、実装基板上の
電極に対し異方性導電膜を介して接続される導電性バン
プを有する半導体装置に広く適用できるものである。
に沿って説明する。実施形態では液晶ガラスパネル上に
ＣＯＧ実装されるドライバＩＣに、本発明を適用した例
を示す。もっとも本発明はこれに限らず、実装基板上の
電極に対し異方性導電膜を介して接続される導電性バン
プを有する半導体装置に広く適用できるものである。
【００１５】先に示した図９及び図１０は、本実施形態
においても参照することができる。すなわち、本実施形
態において液晶ガラスパネル７上には電極８が形成され
ており、ＩＣ１はこの上に実装される。ＩＣ１の主面
(集積回路を形成した面)側には、上記電極８に対応して
複数の導電バンプが形成されている。図１１は、ＩＣ１
の主面における導電バンプ４の配列の一例を示してい
る。
においても参照することができる。すなわち、本実施形
態において液晶ガラスパネル７上には電極８が形成され
ており、ＩＣ１はこの上に実装される。ＩＣ１の主面
(集積回路を形成した面)側には、上記電極８に対応して
複数の導電バンプが形成されている。図１１は、ＩＣ１
の主面における導電バンプ４の配列の一例を示してい
る。
【００１６】図１はＩＣの一つのバンプ領域を拡大して
示す断面図である。ＩＣ１の主面上に形成された電極パ
ッド２上に、導電バンプ４が形成されている。ＩＣ１の
主面上には、ここに作り込まれた回路を外部から保護す
るために、シリコンナイトライド(Si3N4)などからなる
パッシベーション層３が形成されている。電極パッド２
上の領域で、パッシベーション層３には開口３ａが開け
られる。導電バンプ４は、この開口３ａを介して電極パ
ッド２と電気的に接続される。
示す断面図である。ＩＣ１の主面上に形成された電極パ
ッド２上に、導電バンプ４が形成されている。ＩＣ１の
主面上には、ここに作り込まれた回路を外部から保護す
るために、シリコンナイトライド(Si3N4)などからなる
パッシベーション層３が形成されている。電極パッド２
上の領域で、パッシベーション層３には開口３ａが開け
られる。導電バンプ４は、この開口３ａを介して電極パ
ッド２と電気的に接続される。
【００１７】ここで開口３ａは、導電バンプ４並びに電
極パッド２の平面的サイズに比べて、極めて小さい開口
面積を有する。図２は開口３ａと、導電バンプ４並びに
電極パッド２との相対的な大きさを示した図である。導
電バンプ４の平面的サイズは、電極パッド２のそれより
も一回り小さく、開口３ａのサイズは、導電バンプ４の
略１／９以下である。本発明の実施の形態において、開
口３ａの面積は9μm2(3×3μm)〜100μm2(10×10μm)の
範囲をとる。導電バンプの面積は、900μm2(30×30μ
ｍ)〜6500μm2(65×100μｍ)の範囲をとる。したがっ
て、開口３ａの面積は導電バンプ４の電極に対向する面
積の１／９(100μｍ2／900μｍ2)以下となる。さらに、
導電性バンプの面積が小さくなった場合、例えば、4255
μｍ2(65×65μｍ)以下になった場合には、開口の面積
は、25μm2(5×5μm)以下が好ましく、その場合の開口
面積は導電性バンプの電極に対向する面積の１／３６(2
5μm2／900μｍ2)以下となる。一つの実施例で、電極パ
ッド２のサイズは、8100μm2(90×90μm)、導電バンプ
のサイズは、4225μm2(65×65μm)である。そして開口
３ａのサイズは、9μm2(3×3μm)又は25μm2(5×5μm)
であり、それぞれ導電バンプ４のサイズの約1/470、約1
/170である。従来の一般的なパッシベーション層の開口
サイズは、1600μm2(40×40μm)程度、すなわち導電バ
ンプ４のサイズの約1/3であり、図２おいて仮想線Ａ
は、このサイズを相対的に示したものである。
極パッド２の平面的サイズに比べて、極めて小さい開口
面積を有する。図２は開口３ａと、導電バンプ４並びに
電極パッド２との相対的な大きさを示した図である。導
電バンプ４の平面的サイズは、電極パッド２のそれより
も一回り小さく、開口３ａのサイズは、導電バンプ４の
略１／９以下である。本発明の実施の形態において、開
口３ａの面積は9μm2(3×3μm)〜100μm2(10×10μm)の
範囲をとる。導電バンプの面積は、900μm2(30×30μ
ｍ)〜6500μm2(65×100μｍ)の範囲をとる。したがっ
て、開口３ａの面積は導電バンプ４の電極に対向する面
積の１／９(100μｍ2／900μｍ2)以下となる。さらに、
導電性バンプの面積が小さくなった場合、例えば、4255
μｍ2(65×65μｍ)以下になった場合には、開口の面積
は、25μm2(5×5μm)以下が好ましく、その場合の開口
面積は導電性バンプの電極に対向する面積の１／３６(2
5μm2／900μｍ2)以下となる。一つの実施例で、電極パ
ッド２のサイズは、8100μm2(90×90μm)、導電バンプ
のサイズは、4225μm2(65×65μm)である。そして開口
３ａのサイズは、9μm2(3×3μm)又は25μm2(5×5μm)
であり、それぞれ導電バンプ４のサイズの約1/470、約1
/170である。従来の一般的なパッシベーション層の開口
サイズは、1600μm2(40×40μm)程度、すなわち導電バ
ンプ４のサイズの約1/3であり、図２おいて仮想線Ａ
は、このサイズを相対的に示したものである。
【００１８】次に、図３に沿ってＩＣの主面上に電極パ
ッドを形成する工程について説明する。ウェハの形で提
供されるＩＣ１の主面(シリコン基板内及び基板上に所
定の回路、配線、層間絶縁膜等が既に形成された状態に
おいて、その表面)上に、スパッタリング法又は真空蒸
着法により厚さ約1.0μm程度のアルミニウム(Al)等の膜
２を形成する(工程(Ａ))。フォトリソグラフィ技術によ
り電極パッドのマスクパターンを形成し、ドライ又はウ
ェットエッチングにより一辺の長さが90μmほどの電極
パッド２を得る(工程(Ｂ))。ウェハ表面全域に、厚さ約
1.0μm程度のシリコンナイトライドを均一に塗布し、パ
ッシベーション層３を形成する(工程(Ｃ))。フォトリソ
グラフィ技術によりマスクパターンを形成し、ドライ又
はウェットエッチングにより電極パッド２上のパッシベ
ーション層３の領域に、一辺の長さが数μmの開口３ａ
を形成する(工程(Ｄ))。
ッドを形成する工程について説明する。ウェハの形で提
供されるＩＣ１の主面(シリコン基板内及び基板上に所
定の回路、配線、層間絶縁膜等が既に形成された状態に
おいて、その表面)上に、スパッタリング法又は真空蒸
着法により厚さ約1.0μm程度のアルミニウム(Al)等の膜
２を形成する(工程(Ａ))。フォトリソグラフィ技術によ
り電極パッドのマスクパターンを形成し、ドライ又はウ
ェットエッチングにより一辺の長さが90μmほどの電極
パッド２を得る(工程(Ｂ))。ウェハ表面全域に、厚さ約
1.0μm程度のシリコンナイトライドを均一に塗布し、パ
ッシベーション層３を形成する(工程(Ｃ))。フォトリソ
グラフィ技術によりマスクパターンを形成し、ドライ又
はウェットエッチングにより電極パッド２上のパッシベ
ーション層３の領域に、一辺の長さが数μmの開口３ａ
を形成する(工程(Ｄ))。
【００１９】次に、図４に沿って上記工程により形成さ
れた電極パッド上に、導電バンプを形成する工程につい
て説明する。パッシベーション層３上に、スパッタリン
グ法又は真空蒸着法によりバリアメタルの役割を果たす
チタンタングステン(Ti-W)５及び金(Au)６の薄膜を形成
する(工程(Ａ))。これらの金属薄膜は次工程におけるめ
っきの際の共通電極となる。通常、チタンタングステン
の膜８は0.2〜0.3μm、金の膜９は0.05〜0.1μmであ
る。
れた電極パッド上に、導電バンプを形成する工程につい
て説明する。パッシベーション層３上に、スパッタリン
グ法又は真空蒸着法によりバリアメタルの役割を果たす
チタンタングステン(Ti-W)５及び金(Au)６の薄膜を形成
する(工程(Ａ))。これらの金属薄膜は次工程におけるめ
っきの際の共通電極となる。通常、チタンタングステン
の膜８は0.2〜0.3μm、金の膜９は0.05〜0.1μmであ
る。
【００２０】この上に厚さ22μm程度のフォトレジスト
２０の膜を形成し、フォトリソグラフィ技術により、形
成する導電バンプのサイズに合わせた開口２０ａを電極
パッド２上に形成する(工程(Ｂ))。電極パッド２上の金
薄膜６の表面に付着するフォトレジストの残膜をプラズ
マ除去(アッシング処理)する。導電バンプ４は、電気め
っきにより金を電極パッド２上に成長させることによっ
て形成する。めっきは導電バンプ４が10〜15μmの高さ
に達するまで行なう。金めっきは上記金薄膜６の表面か
ら同じ厚さで徐々に成長していくので、めっきの初期の
段階では、その表面には開口３ａの平面サイズ及び深さ
に応じたディンプルができる。しかしながら、めっきは
等方成長する性質があるので、その成長に連れてディン
プルの平面サイズ及び深さは小さくなっていく。上記実
施例において開口の幅は数μmであるので、最終的な導
電バンプ表面のディンプルの幅はそれ以下である。また
ここで、導電バンプの高さに対しても開口３ａの面積は
小さいので、めっきの等方成長の影響がディンプルの深
さにも現れ、最終的なディンプルの深さは従来に比して
浅いものとなる。なお、導電バンプ４は、金めっきの
他、銅めっきや半田めっきでも形成でき、また金属蒸着
により導電バンプ４を形成することもできる。
２０の膜を形成し、フォトリソグラフィ技術により、形
成する導電バンプのサイズに合わせた開口２０ａを電極
パッド２上に形成する(工程(Ｂ))。電極パッド２上の金
薄膜６の表面に付着するフォトレジストの残膜をプラズ
マ除去(アッシング処理)する。導電バンプ４は、電気め
っきにより金を電極パッド２上に成長させることによっ
て形成する。めっきは導電バンプ４が10〜15μmの高さ
に達するまで行なう。金めっきは上記金薄膜６の表面か
ら同じ厚さで徐々に成長していくので、めっきの初期の
段階では、その表面には開口３ａの平面サイズ及び深さ
に応じたディンプルができる。しかしながら、めっきは
等方成長する性質があるので、その成長に連れてディン
プルの平面サイズ及び深さは小さくなっていく。上記実
施例において開口の幅は数μmであるので、最終的な導
電バンプ表面のディンプルの幅はそれ以下である。また
ここで、導電バンプの高さに対しても開口３ａの面積は
小さいので、めっきの等方成長の影響がディンプルの深
さにも現れ、最終的なディンプルの深さは従来に比して
浅いものとなる。なお、導電バンプ４は、金めっきの
他、銅めっきや半田めっきでも形成でき、また金属蒸着
により導電バンプ４を形成することもできる。
【００２１】苛性ソーダなどの水溶液によって、フォト
レジスト２０を剥離し(工程(Ｄ))、ＩＣ主面上のチタン
タングステン５及び金６の薄膜をエッチングして除去す
る(工程(Ｅ))。最後に、アニーリング(熱処理)によって
導体バンプの硬度調整を行なう。
レジスト２０を剥離し(工程(Ｄ))、ＩＣ主面上のチタン
タングステン５及び金６の薄膜をエッチングして除去す
る(工程(Ｅ))。最後に、アニーリング(熱処理)によって
導体バンプの硬度調整を行なう。
【００２２】図５は上記工程によって形成されたドライ
バＩＣを液晶ガラスパネル上に実装した際の、導電バン
プと電極との接続状態を示している。導電粒子１０を混
在した接着剤バインダ９をＩＣ１と液晶ガラスパネル７
との間に配置し、図示しないヒータツールによりＩＣ１
を加熱及び加圧することによって、図で示す状態を得
る。導電バンプ４表面のディンプル４ａは極めて小さい
ので、図で明らかなように、バンプ表面上に位置する殆
どの導電粒子１０は、導電バンプ４と電極８との間の導
通に寄与することとなる。また、この図では明らかにさ
れていないが、導電粒子１０のいくつかが上記ディンプ
ル４ａ上に位置した場合にも、該ディンプル４ａの深さ
は従来の構成におけるディンプルに比して浅いので、該
導電粒子１０によっても導通が得られる確率が高くな
る。
バＩＣを液晶ガラスパネル上に実装した際の、導電バン
プと電極との接続状態を示している。導電粒子１０を混
在した接着剤バインダ９をＩＣ１と液晶ガラスパネル７
との間に配置し、図示しないヒータツールによりＩＣ１
を加熱及び加圧することによって、図で示す状態を得
る。導電バンプ４表面のディンプル４ａは極めて小さい
ので、図で明らかなように、バンプ表面上に位置する殆
どの導電粒子１０は、導電バンプ４と電極８との間の導
通に寄与することとなる。また、この図では明らかにさ
れていないが、導電粒子１０のいくつかが上記ディンプ
ル４ａ上に位置した場合にも、該ディンプル４ａの深さ
は従来の構成におけるディンプルに比して浅いので、該
導電粒子１０によっても導通が得られる確率が高くな
る。
【００２３】図６及び図７は本発明の他の実施形態に係
る導電バンプの構造を示す図である。本実施形態におい
て先の実施形態と同じ構成部分には同じ符号を用い、そ
の説明を省略する。本実施形態において、電極パッド２
上におけるパッシベーション層３の領域には、上記一つ
の開口３ａに代えて、３×３に隣接して配置された９つ
の開口３ａが形成されている。一つの実施例で、各開口
３ａのサイズは100μm2(10×10μm)、すなわち導電バン
プ４のサイズ(4225μm2)の1/42で、各ピッチは15μmで
ある。本実施形態における導電バンプ４の製造工程は、
上記図３の(工程(Ｄ))で複数の開口３ａを形成すること
以外は、先の実施形態の場合と同じである。
る導電バンプの構造を示す図である。本実施形態におい
て先の実施形態と同じ構成部分には同じ符号を用い、そ
の説明を省略する。本実施形態において、電極パッド２
上におけるパッシベーション層３の領域には、上記一つ
の開口３ａに代えて、３×３に隣接して配置された９つ
の開口３ａが形成されている。一つの実施例で、各開口
３ａのサイズは100μm2(10×10μm)、すなわち導電バン
プ４のサイズ(4225μm2)の1/42で、各ピッチは15μmで
ある。本実施形態における導電バンプ４の製造工程は、
上記図３の(工程(Ｄ))で複数の開口３ａを形成すること
以外は、先の実施形態の場合と同じである。
【００２４】上記導電バンプ４の製造工程において、バ
ンプの表面には、上記開口３ａに応じて９つのディンプ
ル４ａが形成される。各ディンプル４ａは、開口３ａよ
りは大きく成長しないから、その平面的サイズは100μm
2以下であり、その深さも従来のディンプルに比べて浅
くなる。その結果、導電バンプ４上のより多くの導体粒
子１０がその導通に寄与することとなる。
ンプの表面には、上記開口３ａに応じて９つのディンプ
ル４ａが形成される。各ディンプル４ａは、開口３ａよ
りは大きく成長しないから、その平面的サイズは100μm
2以下であり、その深さも従来のディンプルに比べて浅
くなる。その結果、導電バンプ４上のより多くの導体粒
子１０がその導通に寄与することとなる。
【００２５】図８(Ａ)〜(Ｃ)は、導電バンプ４の形状及
び開口３ａの配置の他の態様を示したものである。同図
(Ａ)には、六角形状の導電バンプ４に対し３つの開口３
ａが形成された例が示されている。実施例で導電バンプ
の幅Ｗ1は約40μm、幅Ｗ2は約44μm、各開口３ａの幅は
3×3μmである。同図(Ｂ)には、長方形の導電バンプ４
に対し１４個(7×2)の開口３ａが形成された例が示され
ている。この実施例で導電バンプの幅Ｗ1は約50μm、幅
Ｗ2は約120μm、各開口３ａの幅は3×3μmである。同図
(Ｃ)には、正方形の導電バンプ４に対し５個の開口３ａ
が形成された例が示されている。この実施例で導電バン
プの幅Ｗ1及びＷ2は約50μm、各開口３ａの幅は3×3μm
である。
び開口３ａの配置の他の態様を示したものである。同図
(Ａ)には、六角形状の導電バンプ４に対し３つの開口３
ａが形成された例が示されている。実施例で導電バンプ
の幅Ｗ1は約40μm、幅Ｗ2は約44μm、各開口３ａの幅は
3×3μmである。同図(Ｂ)には、長方形の導電バンプ４
に対し１４個(7×2)の開口３ａが形成された例が示され
ている。この実施例で導電バンプの幅Ｗ1は約50μm、幅
Ｗ2は約120μm、各開口３ａの幅は3×3μmである。同図
(Ｃ)には、正方形の導電バンプ４に対し５個の開口３ａ
が形成された例が示されている。この実施例で導電バン
プの幅Ｗ1及びＷ2は約50μm、各開口３ａの幅は3×3μm
である。
【００２６】
【実施例】本発明の実施例における導電バンプの特性
を、以下の条件の下、従来構造のものと比較した。測定
結果を表１に示す。
を、以下の条件の下、従来構造のものと比較した。測定
結果を表１に示す。
【００２７】
【表１】
【００２８】実施例１〜３の何れの場合も、従来構造に
比して、形成されたディンプルの面積及び深さが著しく
小さい結果が得られた。なお、個々のケースについてバ
ンプ面積及び高さが異なるのは、各実験において実際に
形成されたバンプの製造誤差である。表１において、導
通粒子数は、ディンプル上に位置する導電粒子による導
通の働きを無視して、下式により求めた。 導通粒子数＝粒子密度×(バンプ面積−ディンプル面積)
比して、形成されたディンプルの面積及び深さが著しく
小さい結果が得られた。なお、個々のケースについてバ
ンプ面積及び高さが異なるのは、各実験において実際に
形成されたバンプの製造誤差である。表１において、導
通粒子数は、ディンプル上に位置する導電粒子による導
通の働きを無視して、下式により求めた。 導通粒子数＝粒子密度×(バンプ面積−ディンプル面積)
【００２９】表１において、粒子密度＝0.0060個/μm2
及び粒子密度＝0.0020個/μm2は、3μmの導電粒子を用
いた一般的なＡＣＦの粒子密度である。バンプ−電極間
の抵抗値(導電バンプと実装基板側電極との間の抵抗値)
は、１つの導電粒子による抵抗値をＲとして、下式によ
り導かれる。 バンプ−電極間の抵抗値＝R／導通粒子数
及び粒子密度＝0.0020個/μm2は、3μmの導電粒子を用
いた一般的なＡＣＦの粒子密度である。バンプ−電極間
の抵抗値(導電バンプと実装基板側電極との間の抵抗値)
は、１つの導電粒子による抵抗値をＲとして、下式によ
り導かれる。 バンプ−電極間の抵抗値＝R／導通粒子数
【００３０】表1においては、抵抗値Ｒを４１Ωとし
た。これは、３μｍ粒子１個の抵抗値に相当する。なお
表１より、パッド−バンプ間の抵抗値(ＩＣ上の電極パ
ッドと導電バンプとの間の抵抗値)は、開口のサイズを3
μmとしても0.069Ωと、バンプ−電極間の抵抗値に比し
て極めて小さく、開口を小さくした場合の抵抗値の増加
による影響は無視できるものであることが確認された。
た。これは、３μｍ粒子１個の抵抗値に相当する。なお
表１より、パッド−バンプ間の抵抗値(ＩＣ上の電極パ
ッドと導電バンプとの間の抵抗値)は、開口のサイズを3
μmとしても0.069Ωと、バンプ−電極間の抵抗値に比し
て極めて小さく、開口を小さくした場合の抵抗値の増加
による影響は無視できるものであることが確認された。
【００３１】以上、本発明の実施形態及び実施例を図面
に沿って説明した。本発明の適用範囲が、上記実施形態
及び実施例において示した事項に限定されないことは明
らかである。本発明において、導電バンプの形状、寸
法、パッシベーション層の開口サイズ、配置、個数など
は、上述したものに限定されない。本発明が対象とする
半導体装置は、実装基板上の電極に対し異方性導電膜を
介して接続される導電性バンプを有する各種の半導体装
置であり、上記液晶ガラスパネル上にＣＯＧ実装される
ドライバＩＣに限定されない。異方性導電膜(接着材バ
インダ)が、熱可塑性、半熱硬化性又は熱硬化性のもの
であるか、導電粒子の寸法、その組成が金属粒子、金属
めっきされた樹脂又は金属粒子、絶縁被覆された金属粒
子であるかなどは、本発明を限定する要素にはならな
い。
に沿って説明した。本発明の適用範囲が、上記実施形態
及び実施例において示した事項に限定されないことは明
らかである。本発明において、導電バンプの形状、寸
法、パッシベーション層の開口サイズ、配置、個数など
は、上述したものに限定されない。本発明が対象とする
半導体装置は、実装基板上の電極に対し異方性導電膜を
介して接続される導電性バンプを有する各種の半導体装
置であり、上記液晶ガラスパネル上にＣＯＧ実装される
ドライバＩＣに限定されない。異方性導電膜(接着材バ
インダ)が、熱可塑性、半熱硬化性又は熱硬化性のもの
であるか、導電粒子の寸法、その組成が金属粒子、金属
めっきされた樹脂又は金属粒子、絶縁被覆された金属粒
子であるかなどは、本発明を限定する要素にはならな
い。
【００３２】
【発明の効果】以上の如く本発明によれば、導電バンプ
表面のディンプルの平面的サイズ及び深さを小さくで
き、その結果、導電バンプ上の導通に寄与する導電粒子
数を増やし、半導体装置の実装信頼性を向上させること
ができる。この場合に、半導体装置の製造工数やコスト
の上昇を伴うこともない。
表面のディンプルの平面的サイズ及び深さを小さくで
き、その結果、導電バンプ上の導通に寄与する導電粒子
数を増やし、半導体装置の実装信頼性を向上させること
ができる。この場合に、半導体装置の製造工数やコスト
の上昇を伴うこともない。
【図１】本発明の実施形態に係るＩＣの一つのバンプ領
域を拡大して示す断面図である。
域を拡大して示す断面図である。
【図２】パッシベーション層の開口と、導電バンプ並び
に電極パッドとの相対的な大きさを示す平面図である。
に電極パッドとの相対的な大きさを示す平面図である。
【図３】ＩＣの主面上に電極パッドを形成するための工
程図である。
程図である。
【図４】電極パッド上に導電バンプを形成するための工
程図である。
程図である。
【図５】ＩＣを液晶ガラスパネル上に実装した際の、導
電バンプと電極との接続状態を示す断面図である。
電バンプと電極との接続状態を示す断面図である。
【図６】複数の開口を備えた本発明の他の実施形態に係
る導電バンプの構造を示す断面図である。
る導電バンプの構造を示す断面図である。
【図７】図６の実施形態におけるパッシベーション層の
開口と、導電バンプ並びに電極パッドとの相対的な大き
さを示す平面図である。
開口と、導電バンプ並びに電極パッドとの相対的な大き
さを示す平面図である。
【図８】導電バンプの形状及び開口の配置の他の態様を
示した図である。
示した図である。
【図９】ＣＯＧ実装における液晶ガラスパネルに対する
ドライバＩＣの実装状態を示す斜視図である。
ドライバＩＣの実装状態を示す斜視図である。
【図１０】ＣＯＧ実装における液晶ガラスパネルに対す
るドライバＩＣの実装状態を示す側面図である。
るドライバＩＣの実装状態を示す側面図である。
【図１１】ＩＣの主面における導電バンプの配列の一例
を示す図である。
を示す図である。
【図１２】従来のＡＣＦ実装における導電バンプと実装
基板側電極との接続状態を示す断面図である。
基板側電極との接続状態を示す断面図である。
１ ドライバＩＣ ２ 電極パッド ３ パッシベーション層 ３ａ 開口 ４ 導電バンプ ５ チタンタングステン膜 ６ 金膜 ７ 液晶ガラスパネル ８ 電極 ９ 接着剤バインダ １０ 導電粒子 ２０ フォトレジスト
Claims (18)
- 【請求項１】 半導体チップと、 上記半導体チップの主面に形成された複数の電極パッド
と、 上記半導体チップの主面を覆う絶縁層と、 基板上の電極に対し異方性導電膜を介して上記電極パッ
ドを電気的に接続するための上記各電極パッド上に形成
された導電性バンプと、 上記電極パッドと上記導電性バンプとを電気的に接続す
るための上記絶縁層における上記電極パッド上の領域に
形成された開口であって、その開口面積が上記導電性バ
ンプの上記電極に対向する面の面積の１／９以下である
ものと、を備えた半導体装置。 - 【請求項２】 上記導電性バンプは、電気めっき又は金
属蒸着により上記電極パッド上に金属を成長させてなる
ものである請求項１記載の半導体装置。 - 【請求項３】 上記導電性バンプの上記電極に対向する
面の面積が、900〜6500μm2の範囲である請求項１又は
２記載の半導体装置。 - 【請求項４】 上記導電性バンプの高さが、10〜20μm
の範囲である請求項３記載の半導体装置。 - 【請求項５】 上記導電性バンプの電極に対向する面の
面積が4255μｍ2以下であり、上記開口の開口面積が、2
5μm2以下である請求項４記載の半導体装置。 - 【請求項６】 上記開口面積が上記導電性バンプの上記
電極に対向する面の面積の１／３６以下である請求項５
記載の半導体装置。 - 【請求項７】 半導体チップと、 上記半導体チップの主面に形成された複数の電極パッド
と、 上記半導体チップの主面を覆う絶縁層と、 基板上の電極に対し異方性導電膜を介して上記電極パッ
ドを電気的に接続するための上記各電極パッド上に形成
された導電性バンプと、 上記電極パッドと上記導電性バンプとを電気的に接続す
るための上記絶縁層における上記電極パッド上の領域に
形成された複数の開口と、を備えた半導体装置。 - 【請求項８】 上記各開口は、その開口面積が上記導電
性バンプの上記電極に対向する面の面積の１／９以下で
ある請求項７記載の半導体装置。 - 【請求項９】 上記導電性バンプは、電気めっき又は金
属蒸着により上記電極パッド上に金属を成長させてなる
ものである請求項７又は８記載の半導体装置。 - 【請求項１０】 上記導電性バンプの上記電極に対向す
る面の面積が、900〜6500μm2の範囲である請求項７、
８又は９記載の半導体装置。 - 【請求項１１】 上記導電性バンプの高さが、10〜20μ
mの範囲である請求項10記載の半導体装置。 - 【請求項１２】 上記開口面積が上記導電性バンプの上
記電極に対向する面の面積の１／３６以下である請求項
１１記載の半導体装置。 - 【請求項１３】 半導体チップと、 上記半導体チップの主面に形成された複数の電極パッド
と、 上記半導体チップの主面を覆う絶縁層と、 上記各電極パッド上に形成された導電性バンプと、 上記電極パッドと上記導電性バンプとを電気的に接続す
るための上記絶縁層における上記電極パッド上の領域に
形成された開口であって、その開口面積が上記導電性バ
ンプの上記電極に対向する面の面積の１／９以下である
ものと、 上記導電性バンプに対応して配置された電極を有する上
記半導体チップを実装する絶縁基板と、 上記絶縁基板と上記半導体チップとの間に介在され、上
記導電性バンプと上記電極との電気的接続をする異方性
導電膜と、を備えた半導体装置の実装構造。 - 【請求項１４】 半導体チップと、 上記半導体チップの主面に形成された複数の電極パッド
と、 上記半導体チップの主面を覆う絶縁層と、 上記各電極パッド上に形成された導電性バンプと、 上記電極パッドと上記導電性バンプとを電気的に接続す
るための上記絶縁層における上記電極パッド上の領域に
形成された複数の開口と、 上記導電性バンプに対応して配置された電極を有する上
記半導体チップを実装する絶縁基板と、 上記絶縁基板と上記半導体チップとの間に介在され、上
記導電性バンプと上記電極との電気的接続をする異方性
導電膜と、を備えた半導体装置の実装構造。 - 【請求項１５】 上記絶縁基板が、液晶表示装置に用い
られる液晶ガラスパネルである請求項１３又は１４記載
の半導体装置の実装構造。 - 【請求項１６】上記異方性導電膜に含まれる導電粒子の
直径が３〜５μmである請求項１３、１４又は１５記載
の半導体装置の実装構造。 - 【請求項１７】 導電性バンプを備え、基板上の電極に
対し異方性導電膜を介して実装される半導体装置を製造
する方法において、 半導体チップの主面に複数の電極パッドを形成する工程
と、 上記半導体チップの主面上に絶縁層を形成する工程と、 上記絶縁層における上記電極パッド上の領域に、その開
口面積がこの上に形成される導電性バンプの上面の面積
の１／９以下である開口を形成する工程と、 上記電極パッド上に金属を成長させて上記導電性バンプ
を形成する工程と、を備えた半導体装置の製造方法。 - 【請求項１８】 導電性バンプを備え、基板上の電極に
対し異方性導電膜を介して実装される半導体装置を製造
する方法において、 半導体チップの主面に複数の電極パッドを形成する工程
と、 上記半導体チップの主面上に絶縁層を形成する工程と、 上記絶縁層における上記電極パッド上の領域に、複数の
開口を形成する工程と、 上記電極パッド上に金属を成長させて上記導電性バンプ
を形成する工程と、を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203824A JPH1131698A (ja) | 1997-07-14 | 1997-07-14 | 半導体装置、その製造方法及び実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203824A JPH1131698A (ja) | 1997-07-14 | 1997-07-14 | 半導体装置、その製造方法及び実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131698A true JPH1131698A (ja) | 1999-02-02 |
Family
ID=16480327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203824A Pending JPH1131698A (ja) | 1997-07-14 | 1997-07-14 | 半導体装置、その製造方法及び実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131698A (ja) |
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1997
- 1997-07-14 JP JP9203824A patent/JPH1131698A/ja active Pending
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