WO2012073739A1 - 基板モジュール - Google Patents

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bump
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substrate
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圭司 青田
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シャープ株式会社
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    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Definitions

  • the present invention relates to a substrate module such as a liquid crystal panel on which electronic components are mounted, and more particularly to a substrate module including electronic components such as LSI chips mounted using an anisotropic conductive adhesive.
  • FIG. 9 is a schematic plan view of a conventional liquid crystal panel 600 mounted on a mobile phone or the like on which electronic components are mounted using this ACF.
  • the liquid crystal panel 600 includes two glass substrates 610 and 615, an LSI chip 630, and an FPC substrate 640 that are arranged to face each other.
  • the liquid crystal panel in the present specification indicates an electronic component such as two glass substrates disposed opposite to each other and an LSI component such as an LSI chip mounted on the glass substrate, but does not include a backlight or a polarizing plate.
  • the present invention is not limited to this, and it is not always necessary to include an FPC board or the like as an electronic component.
  • the space between the two glass substrates 610 and 615 forms a display portion 620 in which liquid crystal (not shown) is sealed with a sealing material (not shown).
  • the overhang portion 611 of the glass substrate 610 is connected to a large-scale integrated circuit (hereinafter referred to as “LSI”) chip 630 having a driver function necessary for driving the display portion 620 and an external electronic device.
  • LSI large-scale integrated circuit
  • FPC flexible printed wiring
  • an ACF 630a for a chip containing conductive particles having a small diameter for example, 3 to 4 [ ⁇ m]
  • conductive particles having a small diameter for example, 3 to 4 [ ⁇ m]
  • the hardness increases apparently as the conductive particles become smaller. More specifically, as the particle diameter becomes smaller, stress concentration tends to occur, so the apparent hardness increases, and the conductive particles are buried in the bumps before obtaining a sufficient flatness, It is not preferable.
  • conductive particles When the conductive particles are connected in a flat state while maintaining elastic force, a good connection state can be maintained even if the anisotropic conductive adhesive material absorbs moisture or swells. Therefore, in order to obtain a stable electrical connection, generally conductive particles having a layer structure in which a resin having a particle size of 3 [ ⁇ m] or more is coated with a metal layer (for example, nickel plating and gold plating) are used. Often done.
  • Japanese Patent Application Laid-Open No. 2004-363341 Japanese Patent Application Laid-Open No. 9-244047, and Japanese Patent Application Laid-Open No. -129669, Japanese Patent Application Laid-Open No. 10-246894, US Pat. No. 6,802,930, US Pat. No. 6,083,666, and the like.
  • Japanese Unexamined Patent Publication No. 2004-363341 Japanese Unexamined Patent Publication No. 9-244047 Japanese Unexamined Patent Publication No. 9-129669 Japanese Unexamined Patent Publication No. 10-246894 US Pat. No. 6,802,930 US Pat. No. 6,083,666
  • 9-129669 describes a bump having a shape that always generates conductive particles that contribute to the connection (even in a plastically deformed state).
  • US Pat. No. 6,802,930 describes a bump for making the distribution of conductive particles uniform.
  • connection state in which appropriate conductive particles in a flat state are not included, for example, all the conductive particles captured by one bump are plastically deformed.
  • the present invention provides a display panel having a configuration in which appropriate flat conductive particles are included between a connection terminal of an electronic component such as an LSI chip connected by an anisotropic conductive adhesive and a wiring electrode on the substrate side.
  • An object of the present invention is to provide a board module.
  • an insulating substrate having a plurality of wirings formed thereon,
  • An electronic component having a plurality of terminal portions;
  • An anisotropic conductive adhesive comprising conductive particles that are provided between the electronic component and the substrate and electrically connect the plurality of terminal portions and the plurality of wirings,
  • Each of the plurality of terminal portions is a surface facing the substrate surface, and has a plurality of connection surfaces having different vertical heights with respect to the surface, The plurality of connection surfaces are formed such that a maximum value of the height difference is equal to or less than a diameter of the conductive particles.
  • Each of the plurality of terminal portions is one metal electrode on which the plurality of connection surfaces are formed.
  • Each of the plurality of terminal portions comprises a plurality of metal electrodes electrically connected to each other, Each of the plurality of metal electrodes has one connection surface having a height different from the height of at least one of the other metal electrodes included in the same terminal portion.
  • connection surfaces are formed such that the maximum difference in height is approximately 0.3 times or less the diameter of the conductive particles.
  • connection surfaces are formed so that a maximum value of the height difference is approximately 0.15 times or less of a diameter of the conductive particles.
  • the anisotropic conductive adhesive is an anisotropic conductive film or an anisotropic conductive paste.
  • the conductive particles have a diameter of 3 microns or less.
  • the electronic component is an integrated circuit chip, and includes a plurality of bump electrodes that are the plurality of terminal portions,
  • the plurality of bump electrodes include gold.
  • the substrate includes a display unit that displays an image;
  • the electronic component includes a drive element that drives the display unit based on a signal given from the outside.
  • each of the plurality of terminal portions has a plurality of connection surfaces having different heights, and the plurality of connection surfaces have conductive particles having a maximum height difference. It is formed so that it may be less than the diameter.
  • the conductive particles are removed by at least one of the plurality of connection surfaces. Capturing can be facilitated within a suitable flatness range. In this way, when captured at a suitable flatness, a stable conductive path can be obtained even if, for example, moisture absorption / swelling of the anisotropic conductive adhesive occurs between the terminal and the wiring.
  • each of the plurality of terminal portions is one metal electrode in which a plurality of connection surfaces are formed. It is possible to make it easy to capture, and to form two connection surfaces on one metal electrode.
  • a plurality of metal electrodes having one connection surface with different heights are formed in one terminal (at least from the other one). It is easier to capture the conductive particles within a range of suitable flatness ratios, and it is only necessary to form one connection surface on one metal electrode, so it is easier than forming two or more connection surfaces. Can be formed
  • the preferred flatness range of the conductive particles Is about 50 [%] to about 20 [%], even if the height and distance vary, the flatness of the conductive particles captured at at least one of the plurality of connecting surfaces is within a preferable range. Can make it easier.
  • the maximum value of the height difference is formed to be approximately 0.15 times or less the diameter of the conductive particles
  • the preferred flatness range of the conductive particles Is about 35 [%] to about 20 [%]
  • the flatness of the conductive particles captured at at least one of the plurality of connecting surfaces is within a preferable range even if the height and distance vary. Can make it easier.
  • anisotropic conductive adhesive since a general anisotropic conductive film or anisotropic conductive paste is used as the anisotropic conductive adhesive, it can be easily and inexpensively manufactured.
  • the conductive particles have a diameter of 3 microns or less, the conductive particles can be easily used for an electronic component (for example, an integrated circuit chip) having a relatively short distance between terminals. Even if a conductive particle is used, it can be easily captured within a suitable flatness range.
  • a general gold bump is used in an integrated circuit chip, it can be easily manufactured, and such a bump electrode allows the conductive particles to have a suitable flatness. It can be easily captured in a range.
  • a substrate module that is a display panel provided with a display unit such as a liquid crystal panel, which has the same effect as the first aspect of the present invention.
  • FIG. 1 is a schematic plan view showing a liquid crystal panel according to a first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the liquid crystal panel 10 along the arrow AA shown in FIG. 2 in the embodiment.
  • FIG. 4 is a cross-sectional view showing a structure near a bump electrode in the cross-sectional view shown in FIG. 3 in the embodiment.
  • it is a figure which shows the flat state of the capture
  • FIG. 1 is a schematic plan view showing the configuration of the liquid crystal panel 10 according to the first embodiment of the present invention.
  • the liquid crystal panel 10 includes two glass substrates 20 and 25 and an LSI chip 40 which are arranged to face each other. Further, an electronic component such as a capacitor may be provided.
  • a display unit 30 in which liquid crystal (not shown) is sealed with a sealing material (not shown) is formed.
  • an LSI chip 40 having a driver function necessary for driving the liquid crystal and an FPC substrate 50 connected to the outside are mounted.
  • the LSI chip 40 displays an image on the display unit 30.
  • LSI chip 40 circuit patterns and the like of a gate driver, a source driver, and a DC / DC converter are formed on the surface of a silicon substrate by using a fine processing technique, and as connection terminals for connecting these circuit patterns to the outside
  • This is a bare chip (chip before packaging) on which bump electrodes are formed.
  • This bump electrode is a gold bump whose hardness is sufficiently larger than that of pure gold by a well-known method, and its height (that is, the vertical distance from the lower surface of the LSI chip to the lower surface of the bump electrode) is For example, it is about 15 [ ⁇ m].
  • the bump size and the bump interval have been reduced due to the recent increase in the density of integrated circuits, and the conductive particles contained in the ACF have become smaller.
  • the apparent hardness increases. More specifically, as the particle diameter becomes smaller, stress concentration tends to occur, so the apparent hardness increases, and the conductive particles are buried in the bumps before obtaining a sufficient flatness, It is not preferable. Therefore, conventionally, in order to increase the hardness of the gold bump as much as possible, a known plating technique, additive, and the like are used although there is a limit.
  • the hardness of the bump electrode 40a is large enough to prevent the conductive particles from being buried.
  • the structure in which the LSI chip 40 that is a bare chip is face-down bonded to the overhanging portion 20a is an example.
  • an LSI device in which the LSI chip 40 is packaged in a surface-mount package is mounted on the glass substrate 20. May be implemented.
  • the FPC board 50 is a board in which a plurality of wiring layers made of copper foil having a thickness of 8 to 50 [ ⁇ m] are formed on one side of a flexible insulating film having a thickness of 12 to 50 [ ⁇ m]. Can be folded.
  • the wiring layer may be formed not only on one side of the insulating film but also on both sides.
  • FIG. 2 is a perspective view showing the structure of the liquid crystal panel 10 shown in FIG. 1
  • FIG. 3 is a cross-sectional view of the liquid crystal panel 10 taken along the line AA in FIG.
  • the bump electrode 40a formed on the surface of the LSI chip 40 by face-down bonding using the chip ACF 81 is connected to one end of the FPC wiring 73 formed on the projecting portion 20a and the display. It is connected to a display wiring 23 extending to the portion 30. Further, the wiring layer 74 formed on the insulating film 51 of the FPC board 50 is also connected to the other end of the FPC wiring 73 using the ACF 82 for FPC. Note that the FPC wiring 73 and the display wiring 23 are formed simultaneously with other wirings in the display portion 30, and thus are formed of a material containing aluminum (Al) or tantalum (Ta).
  • the wiring layer 74 of the FPC board 50 and the input terminal of the LSI chip 40 are connected via the FPC wiring 73, so that video signals and clocks supplied to the wiring layers 74 of the FPC board 50 from the outside are provided.
  • a signal such as a signal, a reference voltage, and the like are respectively applied to corresponding input terminals of the LSI chip 40.
  • each pixel forming unit in the display unit 30 and the output terminal of the LSI chip 40 are connected via the display wiring 23, the video signal output from the LSI chip 40 is stored in each display unit 30. It is given to the pixel formation portion.
  • ACF 81 for chips and ACF 82 for FPC used for such connection are formed by mixing fine conductive particles with a thermosetting resin such as an epoxy resin, for example.
  • An anisotropic conductive paste (ACP) in which conductive particles are mixed with a paste-like thermosetting resin may be used.
  • these anisotropic conductive films and anisotropic conductive pastes are collectively referred to as an anisotropic conductive adhesive. Since these anisotropic conductive adhesives are widely used, devices can be manufactured easily and inexpensively. In the present embodiment, any other known anisotropic conductive adhesive may be used as long as it contains conductive particles.
  • FIG. 4 is a schematic sectional view showing the structure of the bump electrode on the LSI chip side and the wiring electrode on the substrate side.
  • the bump electrode 401 shown in FIG. 4 corresponds to the bump electrode 40a shown in FIG. 4 is a simple illustration for explaining the shape of the bump electrode 401. Therefore, a passivation layer formed around the opening of the metal electrode layer or an under barrier metal (UBM) formed on the metal electrode layer. ) The description of layers and the like is omitted.
  • UBM under barrier metal
  • step d the height difference between these surfaces (hereinafter referred to as “step d”) is, for example, 0.5 to 1 [ ⁇ m]. A suitable range of the step d will be described later.
  • the bump electrode 401 and the pad portion of the FPC wiring 73 are connected by the chip ACF 81 containing conductive particles.
  • a chip ACF 81 is affixed on the wiring electrode of the glass substrate including the pad portion of the FPC wiring 73 (typically by thermal transfer), and a bump electrode is formed on the pad portion of the FPC wiring 73 by a chip mounter or the like.
  • the LSI chip 40 is temporarily fixed so that 401 is located. Thereafter, the temporarily fixed LSI chip 40 is subjected to main pressure bonding (thermocompression bonding) with a thermocompression bonding apparatus or the like.
  • the dispersed conductive particles are captured while contacting the bump electrodes to form a conductive path, and the LSI chip 40 is made of glass by the formed conductive path.
  • Each is connected to a wiring (a bad part) formed on the substrate. Since ACF contains a thermosetting resin, the formed conductive path does not disappear even if the pressure is stopped. At this time, since no pressure is applied in the surface direction, a conductive path is not formed in the surface direction, and insulation of the ACF in the surface direction is maintained.
  • the size of the conductive particles contained in the chip ACF 81 is small so that adjacent bump electrodes are not short-circuited.
  • the apparent hardness increases. More specifically, as the particle diameter becomes smaller, stress concentration tends to occur, so the apparent hardness increases, and the conductive particles are buried in the bumps before obtaining a sufficient flatness, It is not preferable.
  • the conductive particles are connected in a flat state while maintaining elastic force, a good connection state can be maintained even if the anisotropic conductive adhesive material absorbs moisture or swells.
  • a resin having a particle size of 3 [ ⁇ m] (generally, a particle size of about 3 to 4 [ ⁇ m]) is coated with a metal layer (for example, nickel plating and gold plating).
  • a metal layer for example, nickel plating and gold plating.
  • Conductive particles having a layer structure are used. Note that any conductive particles that flatten out can be used in the present embodiment.
  • a good connection state may not be obtained with a general bump electrode configuration.
  • the distance from the glass substrate side (wiring electrode) pad portion is larger than the diameter of the conductive particles, so that a conductive path is not formed by the conductive particles.
  • the distance between the pad portion on the glass substrate side becomes smaller than the radius of the conductive particles, and the conductive particles are plastically deformed, resulting in moisture absorption and swelling of the anisotropic conductive adhesive. And it becomes impossible to maintain a good connection state.
  • the problem as described above becomes more serious as the diameter of the conductive particles becomes smaller because the variation in the height of the bump electrode (or the distance from the pad portion on the glass substrate side) becomes relatively larger.
  • the height of such a bump electrode varies due to compositional variation or non-uniform current density during plating, and is formed by other methods.
  • variations occur due to various factors.
  • the variation in the distance between the bump electrode and the pad portion on the glass substrate side is also caused by, for example, the thickness variation or deformation of the LSI package.
  • the pressure applied to the pressure head portion of the apparatus used when the LSI chip is thermocompression bonded by ACF varies depending on the location (for example, at the central portion and the end portion). Since it is difficult to manage, pressure variation occurs because the LSI chip is not completely parallel to the surface to be pressed. Such pressure variations cause variations in the distance between the bump electrode and the pad portion on the glass substrate side.
  • the variation of the distance between the bump electrode and the pad portion on the glass substrate side (wiring electrode) caused by the above factors (or other factors) other than the height variation of the bump electrode is also included.
  • the variation is generically referred to as bump electrode height variation.
  • the conductive particles captured by each bump electrode are connected to the lower surface of the bump electrode 401 so as to be connected in a flat state while maintaining elastic force. Is provided with a step as shown in FIG.
  • a low bump surface 401a having a small height and a high bump surface 401b having a large height are formed on the lower surface of the bump electrode 401 facing the pad portion of the FPC wiring 73.
  • the difference in height between the low bump surface 401a and the high bump surface 401b is shown as a step d.
  • the low bump surface 401a and the high bump surface 401b are separated along the direction in which the FPC wiring 73 extends and the direction perpendicular (that is, the long side direction of the LSI chip 40) and have substantially the same area.
  • the shape of the surface and its area (ratio) are not particularly limited as long as the conductive particles can be captured.
  • the low bump surface 401a and the high bump surface 401b may be separated along the direction in which the FPC wiring 73 extends, or one area may be larger than the other area.
  • the description will focus on the bump electrode 401 facing the pad portion of the FPC wiring 73, but the present invention can be similarly applied to the bump electrode facing the pad portion of the display wiring 23 or the pad portion of other wiring. It is.
  • the bump electrode 401 having two bump surfaces having a height difference of the level difference d (here 1 [ ⁇ m]) has a large variation in the height of the bump electrode (here, the grain size).
  • the conductive particles having a diameter of 3 [ ⁇ m] are connected in a flat state while maintaining an elastic force.
  • step difference is demonstrated with reference to FIG. 5 and FIG.
  • FIG. 5 is a diagram illustrating a flat state of the captured conductive particles when the distance between the bump electrode and the corresponding pad portion is short
  • FIG. 6 is a case where the distance between the bump electrode and the corresponding pad portion is long. It is a figure which shows the flat state of the electroconductive particle by which it was trapped. That is, the bump electrodes 401 shown in FIGS. 5 and 6 both capture two conductive particles, but have different flatness ratios.
  • the bump electrodes 401 shown in FIG. 5 and FIG. 6 are described here as showing bump electrodes at different locations in the LSI chip 40. However, the bump electrodes 401 at the same location in the LSI chip 40, Even when considered as two (virtual) examples having different connection states (distances), the same explanation can be made.
  • the bump electrode 401 shown in FIG. 5 is close to the pad portion of the opposing FPC wiring 73, the first conductive particles 811a captured by the low bump surface 401a have an appropriate flatness. However, the second conductive particles 811b captured by the high bump surface 401b are flat until plastic deformation occurs, and do not have an appropriate flat rate.
  • the distance h1a between the pad portion of the facing FPC wiring 73 and the low bump surface 401a is 1.75 [ ⁇ m]
  • the distance between the pad portion of the facing FPC wiring 73 and the high bump surface 401b is 1.75 ⁇ m.
  • the distance h1b is 0.75 [ ⁇ m].
  • the step d which is the difference between them, is 1 [ ⁇ m].
  • the flatness of the first conductive particles 811a is about 42 [%] ( ⁇ 100 [%] ⁇ 1.75 [ ⁇ m] / 3 [ ⁇ m] ⁇ 100 [%]), and the second conductivity
  • conductive particles including the first and second conductive particles 811a and 811b
  • plastic deformation may occur and the elastic force may be permanently lost.
  • the flatness is less than about 20%, the bump electrode 401 and the pad portion of the FPC wiring 73 are connected (when moisture absorption / swelling of the anisotropic conductive adhesive occurs). A stable connection may not be possible. Therefore, it can be said that the preferred flatness of the conductive particles is about 20 [%] or more and about 50 [%] or less.
  • the more preferable flatness of the conductive particles is it can be said that it is about 20 [%] or more and about 35 [%] or less.
  • the first conductive particles 811 a captured by the low bump surface 401 a and having an appropriate flatness ratio for example, not affected by moisture absorption / swelling of the anisotropic conductive adhesive.
  • a stable conductive path is formed. Therefore, there is no problem even if the second conductive particles 811b captured by the high bump surface 401b do not contribute to the formation of a stable conductive path (by plastic deformation).
  • the bump electrode 401 shown in FIG. 6 is far from the pad portion of the opposing FPC wiring 73, the first conductive particles 812a captured by the low bump surface 401a are not flattened but are in contact with each other. Not. On the other hand, the second conductive particles 812b captured by the high bump surface 401b have an appropriate flatness.
  • the distance h2a between the pad portion of the opposing FPC wiring 73 and the low bump surface 401a is 3.25 [ ⁇ m]
  • the distance between the pad portion of the opposing FPC wiring 73 and the high bump surface 401b is 3.25 ⁇ m.
  • the distance h2b is 2.25 [ ⁇ m].
  • the flatness of the conductive particles is preferably about 20 [%] or more and about 50 [%] or less, and more preferably about 20 [%] or more and about 35 [%] or less.
  • the bump electrode 401 shown in FIG. 6 is affected by the second conductive particles 812b captured by the high bump surface 401b and having an appropriate flatness (for example, affected by moisture absorption / swelling of the anisotropic conductive adhesive). A stable conductive path is formed. Therefore, there is no problem even if the first conductive particles 812a not captured by the low bump surface 401a do not contribute to the formation of the conductive path.
  • the step d is formed so that the flatness of the conductive particles captured on either the low bump surface 401a or the high bump surface 401b is within the preferable range. Is preferred. In this respect, the smaller the step d, the more limited the range of bump electrode height variation in which the flatness of the conductive particles is in an appropriate range, and the significance of providing the step is reduced.
  • the diameter L of the said electroconductive particle naturally means the particle diameter before a deformation
  • the average diameter, maximum diameter (or minimum diameter), design diameter, etc. of the conductive particles are used as the value of the diameter L.
  • the maximum width of the bump electrode height variation (that is, the difference between the maximum value and the minimum value) does not exceed the size of the step d.
  • the flatness of the conductive particles captured on any of the high bump surfaces 401b can be within the above-mentioned preferable range. In other words, it is possible to maximize the range of bump electrode height variation allowed when the flatness of the captured conductive particles is within the preferable range.
  • the size of the step d is equal to or less than the diameter L of the conductive particles regardless of the preferred range of the flatness. Must.
  • the conductive particles are configured to be captured on the low bump surface 401a without causing plastic deformation, and the flatness of the conductive particles captured on the low bump surface 401a is less than about 20%. Is allowed to be less than or equal to about 50% of the diameter L of the conductive particles.
  • the level difference d is set to about 50% of the diameter L of the conductive particles
  • the high bump surface 401b comes into contact with the pad portion of the FPC wiring 73 facing (the mutual distance is 0).
  • the flatness of the conductive particles captured on the low bump surface 401a is about 50 [%]. Therefore, the conductive particles captured on the low bump surface 401a are preferable in that they do not necessarily cause plastic deformation. If this point is emphasized, it is conceivable to set the level difference d in a range not less than about 50% of the diameter L of the conductive particles and not more than the size of the diameter L.
  • the bump electrode 401 having the step d as described above can be formed by forming a passivation layer or an interlayer insulating film having a thickness d at a position corresponding to the high bump surface 401b, for example. That is, the passivation layer is generally formed around the opening of the metal electrode layer when the opening is provided so that the metal electrode layer is exposed. However, the passivation layer is also formed on the metal electrode layer. Form. Thereafter, an under barrier metal (UBM) layer is formed by sputtering or the like, and bump electrodes are further formed by plating or the like. As a result, a bump electrode having two surfaces having a step d is formed. In addition, a known method for changing the height of the bump electrode, such as further forming a second interlayer insulating film at a corresponding position on the high bump surface 401b, can be employed.
  • UBM under barrier metal
  • the bump electrode 401 connected to the pad portion of the FPC wiring 73 by the chip ACF 81 containing conductive particles has the low bump surface 401a and the high bump surface 401b having a height difference as the step d.
  • This level difference d is set to a diameter L or less of the conductive particles, preferably about 0.3 times or less of the diameter L, more preferably about 0.15 times or less of the diameter L.
  • the bump structure in this embodiment will be described with reference to FIG.
  • FIG. 7 is a schematic sectional view showing the structure of the bump electrode on the LSI chip side and the wiring electrode on the substrate side in the present embodiment.
  • the bump electrode 402 shown in FIG. 7 corresponds to the bump electrode 40a shown in FIG. 3 and is different from the structure of the bump electrode 401 shown in FIG. 4, but the other structure is the case of the first embodiment. It is the same.
  • FIG. 7 is a simple illustration for explaining the shape of the bump electrode 402, and thus description of the metal electrode layer, the passivation layer, the under barrier metal (UBM) layer, etc. is omitted. Yes.
  • the first surface 402a and the second surface having different heights are provided on the lower surface of the bump electrode 402 facing the pad portion which is a connection electrode portion of the FPC wiring 73.
  • 402b and a third surface 402c are formed on the lower surface of the bump electrode 402 facing the pad portion which is a connection electrode portion of the FPC wiring 73.
  • the first surface 402a is the lowest and the second surface 402b is the highest, so the difference in height between these surfaces becomes the maximum value of the difference in height between the three surfaces.
  • the level difference d which is the difference in height is, for example, about 0.5 to 1 [ ⁇ m], but a suitable range of the level difference d can be considered as in the case of the first embodiment.
  • the third surface 402c is higher than the first surface 402a and lower than the second surface 402b, any of the conductive particles captured by the first surface 402a and the second surface 402b
  • the flatness of the conductive particles captured by the third surface 402c is also suitable. Therefore, it is not necessary to consider the height of the third surface 402c for the preferable range of the step d, and it can be considered as in the case of the first embodiment.
  • the above three surfaces have substantially the same area, but the shape and the area (ratio) of these surfaces are not particularly limited as long as the conductive particles can be captured.
  • the third surface 402c Since both the flatness ratios of the conductive particles captured by either the first surface 402a or the second surface 402b are suitable, the conductive particles are captured in a larger area than in the case of the first embodiment. The Therefore, the formation of the conductive path is more reliable than in the case of the first embodiment.
  • the heights of the three surfaces which are the lower surfaces of the bump electrodes, are different from each other.
  • four or more surfaces having different heights may be formed, or these three surfaces may be formed.
  • a plurality of surfaces having the same height may be formed.
  • the bump electrode 402 connected to the pad portion of the FPC wiring 73 by the chip ACF 81 containing conductive particles has the first to third surfaces 402a to 402 having a height difference which is a step d. 402c.
  • the level difference d is set to be equal to or less than the diameter L of the conductive particles, preferably about 0.3 times or less of the diameter L, more preferably about 0.15 times or less of the diameter L.
  • the flatness of the conductive particles captured on at least one of the first surface 402a and the second surface 402b can be easily set within a suitable range.
  • the conductive particles are captured in a larger area than in the case of the first embodiment. Therefore, the formation of the conductive path is more reliable.
  • FIG. 8 is a schematic cross-sectional view showing the structure of the bump electrode on the LSI chip side and the wiring electrode on the substrate side in the present embodiment.
  • the first and second bump electrodes 413 and 423 shown in FIG. 8 correspond to the bump electrode 40a shown in FIG. 3 and are different from the structure of the bump electrode 401 shown in FIG. Is the same as in the first embodiment.
  • FIG. 8 is a simple illustration for explaining the shapes of the first and second bump electrodes 413 and 423, so that a metal electrode layer, a passivation layer, an under barrier metal (UBM) Descriptions of layers and the like are omitted.
  • UBM under barrier metal
  • first and second bump electrodes 413 and 423 shown in FIG. 8 are electrically connected inside (or outside) the LSI chip 40. Therefore, even if the first and second bump electrodes 413 and 423 are formed as two different electrodes, they function as one connection terminal. In other words, one of the first and second bump electrodes 413 and 423 functions as the other redundant bump.
  • the lower surfaces of the first and second bump electrodes 413 and 423 facing the pad portion, which is the connection electrode portion of the FPC wiring 73, are formed in the case of the first embodiment. Such a step is not formed. Instead of this step, there is a height difference d between the height of the first surface 413a that is the lower surface of the first bump electrode 413 and the height of the second surface 423a that is the lower surface of the second bump electrode 423. Is provided.
  • This height difference d has exactly the same function as the step d in the first embodiment.
  • the height difference d is not more than the diameter L of the conductive particles, preferably not more than about 0.3 times the diameter L. More preferably, it is set to about 0.15 times the diameter L or less. With such a configuration, the flatness of the conductive particles captured on either the first surface 413a or the second surface 423a can be set within a suitable range as in the first embodiment.
  • a passivation layer or interlayer insulation having a thickness d is formed on the metal electrode layer.
  • the film may be formed over the entire surface of the second surface 423a that is the lower surface of the second bump electrode 423, and it is not necessary to form the film on the metal electrode layer of the first surface 413a. This can be performed more easily than when a partial (thickness d) passivation layer or interlayer insulating film is formed as in the second embodiment. It is the same that a well-known process for changing the height of the bump surface can be adopted.
  • the heights of the lower surfaces of the different first and second bump electrodes 413 and 423 are set to be different, so that the height difference is affected by the influence of the bump electrode height variation in the LSI chip 40. Even if d is designed and manufactured, there may be a difference in height that is actually different from the height difference d. In this regard, in the configurations in the first and second embodiments, since the surfaces having two different heights are formed in the same bump electrode, there is no influence of the height variation of the bump electrode. Therefore, the step d can be accurately formed.
  • the first and second bump electrodes 413 and 423 connected to the pad portion of the FPC wiring 73 by the chip ACF 81 containing conductive particles are formed to have a height difference d.
  • the height difference d is set to a diameter L of the conductive particles or less, preferably about 0.3 times or less of the diameter L, more preferably about 0.15 times or less of the diameter L.
  • the lower surface of the bump electrode 40a of the LSI chip 40 has been described as being a plane parallel to the pad portion (and the glass substrate 20) of the FPC wiring 73, but the lower surface capable of capturing conductive particles. If the maximum height difference between the plurality of lower surface portions formed on each bump electrode or the respective lower surface portions of the plurality of bump electrodes coincides with the level difference d (or height difference d), the plane is Even if it is inclined or has a complicated surface shape such as a curved surface, the configuration of each of the above embodiments can be similarly applied.
  • the structure of the bump electrode 40a of the LSI chip 40 connected to the FPC wiring 73 using the chip ACF 81 has been described.
  • the bump electrode 40a connected to the display wiring 23 or other wiring is described.
  • the present invention can be similarly applied to the structure of connection terminals in electronic components such as chip resistors and chip capacitors other than the LSI chip 40 connected using the ACF.
  • the bump electrode height variation relatively increases as the conductive particle diameter increases as described above. Since the influence becomes small, it may be considered that the influence of the height variation of the bump electrode is completely absorbed by the flatness of the conductive particles (with a large particle diameter) in some cases. In that case, the electrode structure is not necessary.
  • the flatness of the conductive particles is in a preferable range of about 20 [%] to about 35 [%] or less, or When it is outside the range of about 20 [%] or more and about 50 [%] or less, if the configuration of each of the above embodiments is applied, the conductive particles captured on any of the electrode surfaces having different heights are applied.
  • the flatness can be set within a suitable range.
  • the display panel which is a liquid crystal panel has been described.
  • the present invention is not limited to the liquid crystal panel used in the liquid crystal display device, but is an organic or inorganic EL (Electro Luminescence) display, plasma display panel (PDP), vacuum
  • the present invention can be similarly applied to display panels used in various display devices such as a fluorescent display and electronic paper, and can also be similarly applied to various display panels used other than the display device.
  • the present invention can be similarly applied to various board modules other than the display panel (printed wiring board on which various electronic components are mounted).
  • the present invention is applied to a substrate module such as a liquid crystal panel and a method for manufacturing the same, and more specifically, an electronic device such as a chip capacitor mounted on a glass substrate using an anisotropic conductive adhesive. It is suitable for a substrate module including components and a manufacturing method thereof.

Landscapes

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Abstract

　ガラス基板（２０）上のＦＰＣ用配線（７３）のパッド部に対向するＬＳＩチップ（４０）のバンプ電極（４０）１の下面には、異なる高さの低バンプ面（４０１ａ）および高バンプ面（４０１ｂ）が形成されている。これらの面の高さの差である段差ｄを、チップ用ＡＣＦ（８１）に含まれる導電性粒子の直径Ｌの約０．３倍以下、より好ましくは直径Ｌの約０．１５倍以下に設定すると、これらの面のいずれかにおいて捕捉された導電性粒子の扁平率を好適な範囲内にすることができるので、安定した導電経路が得られる。

Description

基板モジュール
　本発明は、電子部品を実装した液晶パネルなどの基板モジュールに関し、より詳しくは、異方性導電接着材を用いて実装されたＬＳＩチップなどの電子部品を含む基板モジュールに関する。
　従来より、ガラス基板などに電子部品を実装する場合、異方性導電膜（以下「ＡＣＦ」という）を用いることがある。図９は、このＡＣＦを用いて電子部品を実装した、携帯電話などに搭載される従来の液晶パネル６００の模式平面図である。
　図９に示すように、液晶パネル６００は、対向して配置された２枚のガラス基板６１０、６１５と、ＬＳＩチップ６３０と、ＦＰＣ基板６４０とを備えている。以下、本明細書における液晶パネルは、対向して配置された２枚のガラス基板、ガラス基板に実装されたＬＳＩチップなどの電子部品を含み、バックライトや偏光板などは含まないものを指すが、これに限定されるわけではなく、必ずしも電子部品としてＦＰＣ基板などを含んでいる必要はない。
　２枚のガラス基板６１０、６１５に挟まれた空間は、シール材（図示しない）によって液晶（図示しない）が封止された表示部６２０を形成する。また、ガラス基板６１０の張出部６１１には、表示部６２０を駆動するために必要なドライバ機能を有する大規模集積回路（以下「ＬＳＩ」という）チップ６３０、および外部の電子機器に接続されるフレキシブルプリント配線（以下、「ＦＰＣ」という）基板６４０がそれぞれチップ用ＡＣＦ６３０ａおよびＦＰＣ用ＡＣＦ６４０ａを用いて実装されている。そして外部からＦＰＣ基板６４０を介してＬＳＩチップ６３０に映像信号、制御信号および電源電圧が与えられると、映像が表示部６２０に表示される。
　ここで、狭ピッチのＬＳＩチップ６３０を実装するため、一般的には小さい径（例えば３～４［μｍ］）の導電性粒子を含むチップ用ＡＣＦ６３０ａが使用される。導電性粒子が大きすぎれば、形成される導電経路が太くなりすぎ、隣接するパッド間の絶縁不良を生じる可能性があるためである。しかし、一般的な金バンプを使用する場合、その硬度を上げるには限界があるため、導電性粒子が小さくなると見かけ上、硬度が高くなる。より詳しくは、粒子径が小さくなるに伴い、応力集中が発生しやすくなるため、見かけ上の硬度が高くなって、導電性粒子が十分な扁平を得られる前にバンプ内に埋没してしまい、好ましくない。導電性粒子が弾性力を保ちながら扁平した状態で接続されると、異方性導電接着材の吸湿・膨潤が生じても良好な接続状態を維持することができる。そこで、安定した電気的接続を得るため、一般的には粒径３［μｍ］以上の樹脂を金属層でコーティングした（例えばニッケルメッキと金メッキとを施した）層構造を有する導電性粒子が使用されることが多い。
　なお、本発明に関連して、ＡＣＦを使用することにより上記のように電気的接続を行う構成は、例えば日本特開２００４－３６３３４１号公報、日本特開平９－２４４０４７号公報、日本特開平９－１２９６６９号公報、日本特開平１０－２４６８９４号公報、米国特許６８０２９３０号明細書、米国特許６０８３６６６号明細書などに記載されている。
日本特開２００４－３６３３４１号公報 日本特開平９－２４４０４７号公報 日本特開平９－１２９６６９号公報 日本特開平１０－２４６８９４号公報 米国特許６８０２９３０号明細書 米国特許６０８３６６６号明細書
　しかし、上記文献に記載の構成は、いずれも導電性粒子が弾性力を保ちつつ適切に扁平した状態で接続されることを目的とはしていない。例えば、日本特開２００４－３６３３４１号公報に記載の構成では、静電破壊を防止するために高さを変えた２種類のバンプが設けられる。日本特開平９－２４４０４７号公報および米国特許６０８３６６６号明細書に記載の構成では、導電性粒子の流出防止のためバンプ内の高さが変更されている。日本特開平１０－２４６８９４号公報に記載の構成では、バンプ電極に欠落等が生じても電気的接続を確保するため冗長バンプが設けられている。日本特開平９－１２９６６９号公報には、（塑性変形状態となっても）必ず接続に寄与する導電性粒子が生じるような形状のバンプが記載されている。米国特許６８０２９３０号明細書には、導電性粒子の分布を均一化するためのバンプが記載されている。しかし、これらのバンプの構成では、場合によっては１つのバンプに捕捉された導電性粒子が全て塑性変形するなど、適切な扁平状態の導電性粒子が含まれない接続状態を生じることがある。
　そこで、本発明は、異方性導電接着材により接続したＬＳＩチップ等の電子部品の接続端子と基板側の配線電極との間に、適切な扁平状態の導電性粒子が含まれる構成の表示パネルなどの基板モジュールを提供することを目的とする。
　本発明の第１の局面は、複数の配線が形成された絶縁性の基板と、
　複数の端子部を有する電子部品と、
　前記電子部品と前記基板との間に設けられており、前記複数の端子部と前記複数の配線とを電気的に接続する導電性粒子を含む異方性導電接着材と
を備え、
　前記複数の端子部のそれぞれは、前記基板面に対向する面であって、当該面に対する垂直方向の高さが異なる複数の接続面を有し、
　前記複数の接続面は、前記高さの差の最大値が前記導電性粒子の直径以下となるよう形成されることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記複数の端子部のそれぞれは、前記複数の接続面が形成された１つの金属電極であることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記複数の端子部のそれぞれは、互いに電気的に接続された複数の金属電極からなり、
　前記複数の金属電極のそれぞれは、同一の端子部に含まれる他の金属電極の少なくとも１つにおける前記高さと異なる高さの１つの接続面を有することを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記複数の接続面は、前記高さの差の最大値が前記導電性粒子の直径の略０．３倍以下となるよう形成されることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記複数の接続面は、前記高さの差の最大値が前記導電性粒子の直径の略０．１５倍以下となるよう形成されることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記異方性導電接着材は、異方性導電フィルムまたは異方性導電ペーストであることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記導電性粒子は、３ミクロン以下の直径を有することを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記電子部品は、集積回路チップであって、前記複数の端子部である複数のバンプ電極を含み、
　前記複数のバンプ電極は、金を含むことを特徴とする。
　本発明の第９の局面は、本発明の第１の局面において、
　前記基板は、画像を表示する表示部を含み、
　前記電子部品は、外部から与えられる信号に基づいて前記表示部を駆動する駆動素子を含む。
　上記本発明の第１の局面によれば、複数の端子部のそれぞれは、高さが異なる複数の接続面を有し、これら複数の接続面は、高さの差の最大値が導電性粒子の直径以下となるよう形成される。この構成によって、複数の端子部において、上記高さのばらつき、または接続面と基板側の配線との間の距離のばらつきがあるとしても、上記複数の接続面の少なくとも１つによって導電性粒子を好適な扁平率の範囲で捕捉しやすくすることができる。このように好適な扁平率で捕捉される場合には、端子と配線との間に例えば異方性導電接着材の吸湿・膨潤が生じても安定した導電経路を得ることができる。
　上記本発明の第２の局面によれば、複数の端子部のそれぞれは複数の接続面が形成された１つの金属電極であるので、これらの接続面で導電性粒子を好適な扁平率の範囲で捕捉しやすくすることができるとともに、２つの接続面を１つの金属電極に形成することができる。
　上記本発明の第３の局面によれば、１つの端子内で（少なくとも他の１つとは）高さが異なる１つの接続面を有する金属電極が複数形成されるので、これらの接続面で導電性粒子を好適な扁平率の範囲で捕捉しやすくすることができるとともに、１つの金属電極に１つの接続面を形成するだけでよいので、２つ以上の接続面を形成する場合よりも簡単に形成することができる
　上記本発明の第４の局面によれば、高さの差の最大値が導電性粒子の直径の略０．３倍以下となるよう形成されるので、導電性粒子の好適な扁平率の範囲を約５０［％］から約２０［％］までとするとき、上記高さや距離がばらついたとしても、複数の接続面の少なくとも１つにおいて捕捉された導電性粒子の扁平率を好適な範囲内にしやすくすることができる。
　上記本発明の第５の局面によれば、高さの差の最大値が導電性粒子の直径の略０．１５倍以下となるよう形成されるので、導電性粒子の好適な扁平率の範囲を約３５［％］から約２０［％］までとするとき、上記高さや距離がばらついたとしても、複数の接続面の少なくとも１つにおいて捕捉された導電性粒子の扁平率を好適な範囲内にしやすくすることができる。
　上記本発明の第６の局面によれば、異方性導電接着材として一般的な異方性導電フィルムまたは異方性導電ペーストが使用されるので、容易かつ安価に製造することができる。
　上記本発明の第７の局面によれば、導電性粒子は３ミクロン以下の直径を有するので、比較的端子間の距離が短い電子部品（例えば集積回路チップなど）に使用しやすくなり、このような導電性粒子を使用しても好適な扁平率の範囲で捕捉しやすくすることができる。
　上記本発明の第８の局面によれば、集積回路チップにおいて一般的な金バンプが使用されるので、容易に製造することができ、このようなバンプ電極により導電性粒子を好適な扁平率の範囲で捕捉しやすくすることができる。
　上記本発明の第９の局面によれば、上記本発明の第１の局面と同様の効果を奏する、例えば液晶パネルなどの表示部を備えた表示用パネルである基板モジュールを提供することができる。
本発明の第１の実施形態に係る液晶パネルを示す模式平面図である。 上記実施形態において、図１に示す液晶パネル１０の構造を示す斜視図である。 上記実施形態において、図２に示す矢線Ａ－Ａに沿った液晶パネル１０の断面図である。 上記実施形態において、図３に示す断面図のうちバンプ電極近傍の構造を示す断面図である。 上記実施形態において、バンプ電極と対応するパッド部との距離が近い場合の捕捉された導電性粒子の扁平状態を示す図である。 上記実施形態において、バンプ電極と対応するパッド部との距離が遠い場合の捕捉された導電性粒子の扁平状態を示す図である。 本発明の第２の実施形態におけるＬＳＩチップ側のバンプ電極と基板側の配線電極との構造を示す概略断面図である。 本発明の第３の実施形態におけるＬＳＩチップ側のバンプ電極と基板側の配線電極との構造を示す概略断面図である。 ＡＣＦを用いて電子部品を実装した従来の液晶パネルの模式平面図である。
＜１．　第１の実施形態＞
＜１．１　液晶パネルの構成＞
　図１は、本発明の第１の実施形態に係る液晶パネル１０の構成を示す模式平面図である。液晶パネル１０は、図に示すように、対向して配置された２枚のガラス基板２０、２５と、ＬＳＩチップ４０とを備えている。なお、さらにコンデンサ等の電子部品を備えていてもよい。
　２枚のガラス基板２０、２５に挟まれた空間には、シール材（図示しない）によって液晶（図示しない）が封止された表示部３０が形成される。ガラス基板２０の張出部２０ａには、液晶を駆動するために必要なドライバ機能を有するＬＳＩチップ４０や、外部に接続されるＦＰＣ基板５０が実装されている。この液晶パネルは、外部からＦＰＣ基板５０を介してＬＳＩチップ４０に映像信号が与えられると、ＬＳＩチップ４０は表示部３０に映像を表示する。
　ＬＳＩチップ４０は、ゲートドライバ、ソースドライバおよびＤＣ／ＤＣコンバータの回路パターン等が微細加工技術を用いてシリコン基板の表面に形成されるとともに、それらの回路パターンを外部に接続するための接続端子としてのバンプ電極が形成されたベアチップ（パッケージングを行う前のチップ）である。このバンプ電極は、周知の手法によりその硬度が（純金の硬度より十分に）大きくなっている金バンプであり、その高さ（すなわちＬＳＩチップの下面からバンプ電極下面までの垂直方向の距離）は、例えば約１５［μｍ］程度である。
　なお、前述したように、昨今の集積回路の高密度化により、バンプサイズやバンプ間隔が縮小されてきており、ＡＣＦに含まれる導電性粒子は小さくなってきている。しかし、導電性粒子が小さくなると見かけ上、硬度が高くなる。より詳しくは、粒子径が小さくなるに伴い、応力集中が発生しやすくなるため、見かけ上の硬度が高くなって、導電性粒子が十分な扁平を得られる前にバンプ内に埋没してしまい、好ましくない。そこで従来より、限界はあるもののできるだけ金バンプの硬度を大きくするため、周知のメッキ手法や添加剤等が使用される。ここでも従来と同様、バンプ電極４０ａの硬度は導電性粒子が埋没しない程度に大きくなっている。
　また、上記のようにベアチップであるＬＳＩチップ４０を張出部２０ａにフェイスダウンボンディングする構成は一例であって、例えばＬＳＩチップ４０を表面実装型のパッケージにパッケージングしたＬＳＩデバイスをガラス基板２０上に実装してもよい。
　ＦＰＣ基板５０は、厚み１２～５０［μｍ］の可撓性の絶縁性フィルムの片面に、厚み８～５０［μｍ］の銅箔からなる複数本の配線層が形成された基板であり、自由に折り曲げられる。なお、配線層は、絶縁性フィルムの片面だけでなく、両面に形成されていてもよい。
　図２は、図１に示す液晶パネル１０の構造を示す斜視図であり、図３は図２の矢線Ａ－Ａに沿った液晶パネル１０の断面図である。
　図３に示すように、ＬＳＩチップ４０では、チップ用ＡＣＦ８１を用いたフェイスダウンボンディングにより、その表面に形成されたバンプ電極４０ａが、張出部２０ａに形成されたＦＰＣ用配線７３の一端および表示部３０に延びる表示用配線２３と接続されている。また、ＦＰＣ基板５０の絶縁性フィルム５１に形成された配線層７４も、ＦＰＣ用ＡＣＦ８２を用いてＦＰＣ用配線７３の他端に接続されている。なお、ＦＰＣ用配線７３および表示用配線２３は、表示部３０内の他の配線と同時形成されるので、アルミニウム（Ａｌ）またはタンタル（Ｔａ）を含む材料によって形成されている。
　このようにして、ＦＰＣ基板５０の配線層７４とＬＳＩチップ４０の入力端子とがＦＰＣ用配線７３を介して接続されるので、外部からＦＰＣ基板５０の各配線層７４に与えられる映像信号、クロック信号などの信号、基準電圧などはそれぞれＬＳＩチップ４０の対応する入力端子に与えられる。
　また、表示部３０内の各画素形成部と、ＬＳＩチップ４０の出力端子とは、表示用配線２３を介して接続されるので、ＬＳＩチップ４０から出力される映像信号は表示部３０内の各画素形成部に与えられる。
　このような接続に用いられるチップ用ＡＣＦ８１およびＦＰＣ用ＡＣＦ８２は、例えばエポキシ系樹脂などの熱硬化性樹脂に微細な導電性粒子を混ぜ合わせてフィルム状に成型したものであるが、これに代えてペースト状の熱硬化性樹脂に導電性粒子を混ぜ合わせた異方性導電ペースト（ＡＣＰ）を使用してもよい。本明細書では、これら異方性導電膜および異方性導電ペーストをまとめて異方性導電接着材という。これらの異方性導電接着材は広く使用されているので、容易かつ安価に装置を製造することができる。なお、本実施形態では、導電性粒子を含むものであれば、その他の周知の異方性導電接着材を使用することもできる。次に、バンプ電極４０ａの構造について説明する。
＜１．２　バンプ電極の構造＞
　図４は、ＬＳＩチップ側のバンプ電極と基板側の配線電極との構造を示す概略断面図である。なお、図４に示されるバンプ電極４０１は、図３に示されるバンプ電極４０ａに相当する。また、図４はバンプ電極４０１の形状を説明するための簡易なものであるので、金属電極層の開口部周囲に形成されるパッシベーション層や、金属電極層上に形成されるアンダーバリアメタル（ＵＢＭ）層などの記載は省略されている。
　図４に記載されているように、ＦＰＣ用配線７３の接続用電極部分（以下「パッド部」という）に対向するバンプ電極４０１の面（図では下面）には、異なる高さの低バンプ面４０１ａおよび高バンプ面４０１ｂが形成されている。例えばこれらの面の高さの差ｄ（以下「段差ｄ」という）は、例えば０．５～１［μｍ］である。この段差ｄの好適な範囲については後述する。
　前述したように、これらバンプ電極４０１とＦＰＣ用配線７３のパッド部とは、導電性粒子を含むチップ用ＡＣＦ８１により接続される。具体的には、ＦＰＣ用配線７３のパッド部を含むガラス基板の配線電極上にチップ用ＡＣＦ８１を貼り付け（典型的には熱転写し）、チップマウンタなどでＦＰＣ配線７３のパッド部上にバンプ電極４０１が位置するようＬＳＩチップ４０を仮固定する。その後仮固定されたＬＳＩチップ４０を熱圧着装置などで本圧着（熱圧着）する。
　このときに圧力を加えられたチップ用ＡＣＦ８１内では、分散されていた導電性粒子がバンプ電極に接触しながら捕捉されることにより導電経路を形成し、形成された導電経路によってＬＳＩチップ４０がガラス基板に形成された配線（のバッド部）にそれぞれ接続される。ＡＣＦには熱硬化性樹脂が含まれているので、圧力を加えるのをやめても、形成された導電経路が消滅することはない。このとき、面方向には圧力が加わらないので、面方向に導電経路が形成されることはなく、ＡＣＦの面方向の絶縁性は保持される。
　ここで、狭ピッチのＬＳＩチップ４０を実装する場合、隣接するバンプ電極同士が短絡しないようにするためには、チップ用ＡＣＦ８１に含まれる導電性粒子の大きさは小さい方が好ましい。しかし、導電性粒子が小さくなると見かけ上、硬度が高くなる。より詳しくは、粒子径が小さくなるに伴い、応力集中が発生しやすくなるため、見かけ上の硬度が高くなって、導電性粒子が十分な扁平を得られる前にバンプ内に埋没してしまい、好ましくない。導電性粒子が弾性力を保ちながら扁平した状態で接続されると、異方性導電接着材の吸湿・膨潤が生じても良好な接続状態を維持することができる。そこで、安定した電気的接続を得るため、ここでは粒径３［μｍ］（一般的には粒径３～４［μｍ］程度）の樹脂を金属層でコーティングした（例えばニッケルメッキと金メッキとを施した）層構造を有する導電性粒子が使用されるものとする。なお、扁平する導電性粒子であれば本実施形態において使用可能である。
　このように導電性粒子が弾性力を保ちながら扁平した状態で接続されると、ＬＳＩチップ４０に設けられる多数のバンプ電極４０ａの高さばらつきが僅かである場合には、その扁平率に僅かなばらつきが生じるのみで、通常は安定した電気的接続を得ることができる。
　もっともバンプ電極の高さのばらつきが（典型的には導電性粒子の半径よりも）大きい場合、一般的なバンプ電極の構成では良好な接続状態が得られないことがある。例えば、或るバンプ電極では、ガラス基板側の（配線電極の）パッド部との距離が導電性粒子の直径よりも大きくなることにより導電性粒子による導電経路が形成されなくなる。また他の或るバンプ電極では、ガラス基板側のパッド部との距離が導電性粒子の半径よりも小さくなることにより導電性粒子が塑性変形し、異方性導電接着材の吸湿・膨潤が生じると良好な接続状態を維持することができなくなる。以上のような問題は、導電性粒子の径が小さくなるほど、相対的にバンプ電極の高さ（またはガラス基板側のパッド部との距離）のばらつきが大きくなるため、より深刻となる。
　このようなバンプ電極の高さは、例えば金メッキ法でバンプを形成する場合には、組成のばらつきや、メッキ時の電流密度の不均一によってばらつきが生じ、その他の手法により形成される場合であっても種々の要因によりばらつきが生じる。また、バンプ電極とガラス基板側のパッド部との距離のばらつきは、例えばＬＳＩパッケージの厚みばらつきや変形などによっても生じる。また、ＡＣＦによりＬＳＩチップを熱圧着させる際に使用される装置の加圧ヘッド部には、その場所により（例えば中央部と端部とで）加えられる圧力にばらつきがあり、特にその平行度の管理が困難であるため、ＬＳＩチップの加圧対象面と完全に平行でないことによる圧力ばらつきが生じる。このような圧力ばらつきは、バンプ電極とガラス基板側のパッド部との距離のばらつきを生じさせる要因となる。
　なお、以下では説明の便宜のため、バンプ電極の高さばらつき以外の上記要因（またはその他の要因）により生じるバンプ電極とガラス基板側の（配線電極の）パッド部との距離のばらつきも含めたばらつきを、バンプ電極の高さばらつきと総称する。
　本実施形態では、バンプ電極の高さばらつきが大きい場合であっても、各バンプ電極において捕捉された導電性粒子が弾性力を保ちながら扁平した状態で接続されるよう、バンプ電極４０１の下面には図４に示されるように段差が設けられている。
　すなわち、ＦＰＣ用配線７３のパッド部に対向するバンプ電極４０１の下面には、バンプ電極４０１の高さが小さい低バンプ面４０１ａと、高さが大きい高バンプ面４０１ｂとが形成されている。この低バンプ面４０１ａと高バンプ面４０１ｂとの高さの差は、段差ｄとして図示されている。なお、低バンプ面４０１ａと高バンプ面４０１ｂとは、ＦＰＣ用配線７３の延びる方向と垂直方向（すなわちＬＳＩチップ４０の長辺方向）に沿って分かれており、略同一の面積を有するが、各面の形状およびその面積（の割合）は導電性粒子を捕捉可能であれば特に限定はない。例えば、低バンプ面４０１ａと高バンプ面４０１ｂは、ＦＰＣ用配線７３の延びる方向に沿って分かれていてもよいし、一方の面積が他方の面積より大きくてもよい。なお、ここではＦＰＣ用配線７３のパッド部に対向するバンプ電極４０１に着目して説明するが、表示用配線２３のバッド部またはその他の配線のパッド部に対向するバンプ電極についても同様に適用可能である。
　このように段差ｄ（ここでは１［μｍ］）の高さの差を有する２つのバンプ面を備えるバンプ電極４０１には、バンプ電極の高さばらつきが大きい場合であっても、（ここでは粒径３［μｍ］の）導電性粒子が弾性力を保ちながら扁平した状態で接続される。以下このような導電性粒子の扁平状態と段差との関係について、図５および図６を参照して説明する。
＜１．３　導電性粒子の扁平状態と段差との関係＞
　図５は、バンプ電極と対応するパッド部との距離が近い場合の捕捉された導電性粒子の扁平状態を示す図であり、図６は、バンプ電極と対応するパッド部との距離が遠い場合の捕捉された導電性粒子の扁平状態を示す図である。すなわち、図５および図６に示されるバンプ電極４０１は、いずれも２つの導電性粒子を捕捉しているが、それぞれの扁平率が異なっている。
　なお、図５および図６に示されるバンプ電極４０１は、ここではＬＳＩチップ４０における異なる箇所のバンプ電極を示すものとして説明するが、ＬＳＩチップ４０における同一箇所のバンプ電極であって、パッド電極との接続状態（距離）が異なる２つの（仮想的な）例として考える場合であっても同様に説明することができる。
　図５に示すバンプ電極４０１は、対向するＦＰＣ用配線７３のパッド部との距離が近いため、低バンプ面４０１ａにより捕捉された第１の導電性粒子８１１ａは適切な扁平率を有しているが、高バンプ面４０１ｂにより捕捉された第２の導電性粒子８１１ｂは塑性変形を起こすまで扁平しており、適切な扁平率を有していない。
　具体的には、対向するＦＰＣ用配線７３のパッド部と低バンプ面４０１ａとの距離ｈ１ａは、１．７５［μｍ］であり、対向するＦＰＣ用配線７３のパッド部と高バンプ面４０１ｂとの距離ｈ１ｂは、０．７５［μｍ］である。なお前述したようにこれらの差である段差ｄは、１［μｍ］である。よって、第１の導電性粒子８１１ａの扁平率は約４２［％］（≒１００［％］－１．７５［μｍ］／３［μｍ］×１００［％］）であり、第２の導電性粒子８１１ｂの扁平率は７５［％］（＝１００［％］－０．７５［μｍ］／３［μｍ］×１００［％］）である。
　ここで第１および第２の導電性粒子８１１ａ、８１１ｂを含む一般的な導電性粒子では、その扁平率が約５０［％］を超えると塑性変形を起こし、恒久的に弾性力を失うことが多い。また一般的に、その扁平率が約２０［％］未満である場合には、バンプ電極４０１とＦＰＣ用配線７３のパッド部とを（異方性導電接着材の吸湿・膨潤が生じる場合に）安定して接続することができないことがある。したがって、導電性粒子の好適な扁平率は、約２０［％］以上約５０［％］以下であると言える。ただし、導電性粒子の径にもばらつきがあるため、できるだけ導電性粒子の塑性変形を生じないようにし、かつ導電性粒子径のばらつきも考慮すれば、導電性粒子のさらに好適な扁平率とは約２０［％］以上約３５［％］以下であると言える。
　図５に示すバンプ電極４０１では、低バンプ面４０１ａにより捕捉され適切な扁平率を有している第１の導電性粒子８１１ａにより（例えば異方性導電接着材の吸湿・膨潤の影響を受けない）安定的な導電経路が形成される。このため、高バンプ面４０１ｂにより捕捉された第２の導電性粒子８１１ｂが（塑性変形により）安定的な導電経路の形成に寄与していなくても問題とはならない。次に図６に示す例について説明する。
　図６に示すバンプ電極４０１は、対向するＦＰＣ用配線７３のパッド部との距離が遠いため、低バンプ面４０１ａにより捕捉された第１の導電性粒子８１２ａは扁平していないだけでなく接触していない。他方、高バンプ面４０１ｂにより捕捉された第２の導電性粒子８１２ｂは適切な扁平率を有している。
　具体的には、対向するＦＰＣ用配線７３のパッド部と低バンプ面４０１ａとの距離ｈ２ａは、３．２５［μｍ］であり、対向するＦＰＣ用配線７３のパッド部と高バンプ面４０１ｂとの距離ｈ２ｂは、２．２５［μｍ］である。なお前述したようにこれらの差である段差ｄは、１［μｍ］である。よって、第１の導電性粒子８１１ａの扁平率は当然０［％］であり、第２の導電性粒子８１１ｂの扁平率は２５［％］（＝１００［％］－０．７５［μｍ］／３［μｍ］×１００［％］）である。
　ここで前述のように、導電性粒子の扁平率は、好ましくは約２０［％］以上約５０［％］以下であり、さらに好ましくは約２０［％］以上約３５［％］以下であるので、図６に示すバンプ電極４０１では、高バンプ面４０１ｂにより捕捉され適切な扁平率を有している第２の導電性粒子８１２ｂにより（例えば異方性導電接着材の吸湿・膨潤の影響を受けない）安定的な導電経路が形成される。そのため、低バンプ面４０１ａにより捕捉されていない第１の導電性粒子８１２ａが導電経路の形成に寄与していなくても問題とはならない。
　このように、バンプ電極４０１では、低バンプ面４０１ａと高バンプ面４０１ｂとのいずれかにおいて捕捉された導電性粒子の扁平率が上記好適な範囲内となるような段差ｄが形成されていることが好ましい。この点、段差ｄが小さくなるほど、導電性粒子の扁平率が適切な範囲となるバンプ電極の高さばらつきの範囲は限定されることになり、段差を設ける意義が小さくなる。
　よって、この段差ｄを最も大きくとるためには、低バンプ面４０１ａにおいて、好ましい範囲のうちの最小の扁平率で導電性粒子が捕捉される場合に  高バンプ面４０１ｂにおいて、好ましい範囲のうちの最大の扁平率で導電性粒子が捕捉されればよい。したがって上記例では、段差ｄの最大値は、導電性粒子の直径Ｌの約３０［％］（＝５０［％］－２０［％］）の大きさであることが好ましく、さらに好適には導電性粒子の直径Ｌの約１５［％］（＝３５［％］－２０［％］）の大きさであることが好ましいと言える。なお、上記導電性粒子の直径Ｌは、もちろん変形前の粒子径を意味する。また導電性粒子の大きさには多少のばらつきがあるため、上記直径Ｌの値には、導電性粒子の平均直径や最大直径（または最小直径）、設計上の直径などが使用される。
　このように段差ｄを決定すれば、典型的にはバンプ電極の高さばらつきの最大幅（すなわち最大値と最小値との差）が段差ｄの大きさを超えない限り、低バンプ面４０１ａと高バンプ面４０１ｂとのいずれかにおいて捕捉された導電性粒子の扁平率を上記好適な範囲内することができる。言い換えれば、捕捉された導電性粒子の扁平率が上記好適な範囲内にあることを条件とする場合に許されるバンプ電極の高さばらつきの範囲を最も大きくとることができる。
　なお、本実施形態の構成では、低バンプ面４０１ａでの導電性粒子の捕捉を可能にするため、上記扁平率の好適な範囲に関わらず、段差ｄの大きさは導電性粒子の直径Ｌ以下でなければならない。
　また、導電性粒子が塑性変形を起こさないで低バンプ面４０１ａにおいて捕捉されるように構成し、かつ低バンプ面４０１ａにおいて捕捉される導電性粒子の扁平率が約２０［％］未満となることを許容する場合、段差ｄは導電性粒子の直径Ｌの約５０［％］の大きさ以下でなければならない。特に、段差ｄを導電性粒子の直径Ｌの約５０［％］の大きさに設定する場合には、高バンプ面４０１ｂが対向するＦＰＣ用配線７３のパッド部と当接する（互いの距離が０となる）場合であっても、低バンプ面４０１ａにおいて捕捉される導電性粒子の扁平率は約５０［％］となる。そのため、低バンプ面４０１ａにおいて捕捉される導電性粒子は必ず塑性変形を起こさなくなる点で好適である。また、この点を重視すれば、段差ｄを導電性粒子の直径Ｌの約５０［％］の大きさ以上、直径Ｌの大きさ以下の範囲に設定することも考えられる。
　以上のような段差ｄを有するバンプ電極４０１は、例えば厚さｄのパッシベーション層または層間絶縁膜を高バンプ面４０１ｂに対応する位置に形成することにより作成することができる。すなわち、パッシベーション層は、金属電極層が露出するように開口部が設けられる際に金属電極層の開口部周囲に形成されるのが一般的であるが、このパッシベーション層を金属電極層上にも形成する。その後、スパッタ法などによりアンダーバリアメタル（ＵＢＭ）層を形成し、さらにメッキ法などによりバンプ電極を形成する。そうすれば段差ｄを有する２つの面を備えるバンプ電極が形成される。なおその他にも、２つ目の層間絶縁膜を高バンプ面４０１ｂの対応する位置にさらに形成するなど、バンプ電極の高さを変更するための周知の手法を採用することができる。
＜１．４　第１の実施形態の効果＞
　以上のように、導電性粒子を含むチップ用ＡＣＦ８１によりＦＰＣ用配線７３のパッド部と接続されるバンプ電極４０１は、段差ｄである高さの差を有する低バンプ面４０１ａおよび高バンプ面４０１ｂを含む。この段差ｄは導電性粒子の直径Ｌ以下、好ましくは直径Ｌの約０．３倍以下、より好ましくは直径Ｌの約０．１５倍以下に設定される。このような構成によって、低バンプ面４０１ａおよび高バンプ面４０１ｂのいずれかにおいて捕捉された導電性粒子の扁平率を好適な範囲内にしやすくすることができる。よって、この場合にはＦＰＣ用配線７３のパッド部と、ＩＣチップ４０のバンプ電極４０１との間に安定した導電経路を得ることができる。
＜２．　第２の実施形態＞
　本実施形態における液晶パネルの構成は、バンプ電極の構造を除き、第１の実施形態と同一であるので、同一の符号を付してその説明を省略する。以下、本実施形態におけるバンプ構造について、図７を参照して説明する。
　図７は、本実施形態におけるＬＳＩチップ側のバンプ電極と基板側の配線電極との構造を示す概略断面図である。なお、図７に示されるバンプ電極４０２は、図３に示されるバンプ電極４０ａに相当し、図４に示されるバンプ電極４０１の構造とは異なるが、その他の構造は第１の実施形態の場合と同様である。また図４の場合と同様に、図７はバンプ電極４０２の形状を説明するための簡易なものであるので、金属電極層、パッシベーション層、アンダーバリアメタル（ＵＢＭ）層などの記載は省略されている。
　図７に記載されているように、ＦＰＣ用配線７３の接続用電極部分であるパッド部に対向するバンプ電極４０２の下面には、それぞれ異なる高さの第１の面４０２ａと、第２の面４０２ｂと、第３の面４０２ｃとが形成されている。これらの３つの面のうち、第１の面４０２ａが最も低く、第２の面４０２ｂが最も高いので、これらの面の高さの差が３つの面の高さの差の最大値となる。この高さの差である段差ｄは、例えば０．５～１［μｍ］程度であるが、この段差ｄの好適な範囲については、第１の実施形態の場合と同様に考えることができる。
　すなわち、第３の面４０２ｃは、第１の面４０２ａよりも高く、第２の面４０２ｂよりも低いので、第１の面４０２ａおよび第２の面４０２ｂによって捕捉される導電性粒子のいずれかの扁平率が好適な場合には、第３の面４０２ｃによって捕捉される導電性粒子の扁平率も好適なものとなる。したがって、この段差ｄの好適な範囲については、第３の面４０２ｃの高さを考慮する必要はなく、第１の実施形態の場合と同様に考えることができる。
　ここで、図７では上記３つの面は、略同一の面積を有するが、これらの面の形状およびその面積（の割合）は導電性粒子が捕捉可能であれば特に限定はない。もっとも、上記３つの面が略同一の面積を有する場合（厳密には最も高い面または最も低い面の面積が各面の総面積の半分を超えない場合）には、第３の面４０２ｃと、第１の面４０２ａまたは第２の面４０２ｂのいずれかによって捕捉される導電性粒子の扁平率がともに好適となることから、第１の実施形態の場合よりも広い面積で導電性粒子が捕捉される。よって、導電経路の形成が第１の実施形態の場合よりも確実となる。
　なお、本実施形態では、バンプ電極の下面である３つの面の高さがそれぞれ異なる例で説明したが、それぞれ高さが異なる４つ以上の面が形成されていてもよいし、これら３つまたは４つ以上の面のうち、高さが異なる面が２つ以上あれば、同一の高さの面が複数形成されていてもよい。
　以上のように、導電性粒子を含むチップ用ＡＣＦ８１によりＦＰＣ用配線７３のパッド部と接続されるバンプ電極４０２は、段差ｄである高さの差を有する第１から第３までの面４０２ａ～４０２ｃを含む。この段差ｄは、第１の実施形態と同様、導電性粒子の直径Ｌ以下、好ましくは直径Ｌの約０．３倍以下、より好ましくは直径Ｌの約０．１５倍以下に設定されることにより、少なくとも第１の面４０２ａおよび第２の面４０２ｂのいずれかにおいて捕捉された導電性粒子の扁平率を好適な範囲内にしやすくすることができる。また、この場合、第３の面４０２ｃにおいて捕捉される導電性粒子の扁平率は好適な範囲内に収まるので、第１の実施形態の場合よりも広い面積で導電性粒子が捕捉される。よって、導電経路の形成がより確実となる。
＜３．　第３の実施形態＞
　本実施形態における液晶パネルの構成は、バンプ電極の構造を除き、第１の実施形態と同一であるので、同一の符号を付してその説明を省略する。以下、本実施形態におけるバンプ構造について、図８を参照して説明する。
　図８は、本実施形態におけるＬＳＩチップ側のバンプ電極と基板側の配線電極との構造を示す概略断面図である。なお、図８に示される第１および第２のバンプ電極４１３、４２３は、図３に示されるバンプ電極４０ａに相当し、図４に示されるバンプ電極４０１の構造とは異なるが、その他の構造は第１の実施形態の場合と同様である。また図４の場合と同様に、図８は第１および第２のバンプ電極４１３、４２３の形状を説明するための簡易なものであるので、金属電極層、パッシベーション層、アンダーバリアメタル（ＵＢＭ）層などの記載は省略されている。
　さらに、図８に示される第１および第２のバンプ電極４１３、４２３は、ＬＳＩチップ４０の内部（または外部）において電気的に接続されている。したがって、第１および第２のバンプ電極４１３、４２３は、異なる２つの電極として形成されていても、１つの接続端子として機能する。言い換えれば、第１および第２のバンプ電極４１３、４２３のいずれか一方は、その他方の冗長バンプとして機能する。
　図８に記載されているように、ＦＰＣ用配線７３の接続用電極部分であるパッド部に対向する第１および第２のバンプ電極４１３、４２３の下面には、第１の実施形態の場合のような段差が形成されていない。この段差に代えて、第１のバンプ電極４１３の下面である第１の面４１３ａの高さと、第２のバンプ電極４２３の下面である第２の面４２３ａの高さとの間に高低差ｄが設けられている。
　この高低差ｄは、第１の実施形態における段差ｄと全く同じ機能を有しており、同様にこの高低差ｄは導電性粒子の直径Ｌ以下、好ましくは直径Ｌの約０．３倍以下、より好ましくは直径Ｌの約０．１５倍以下に設定される。このような構成によって、第１の面４１３ａおよび第２の面４２３ａのいずれかにおいて捕捉された導電性粒子の扁平率を、第１の実施形態と同様に好適な範囲内にすることができる。
　さらに、上記第１および第２の実施形態におけるように同一のバンプ電極で２つの異なる高さを有する面を形成する場合とは異なり、金属電極層上に、厚さｄのパッシベーション層または層間絶縁膜を第２のバンプ電極４２３の下面である第２の面４２３ａ全面に渡って形成すればよく、また第１の面４１３ａの金属電極層上には形成する必要がないので、第１および第２の実施形態におけるような部分的な（厚さｄの）パッシベーション層または層間絶縁膜を形成する場合よりも容易に行うことができる。なおバンプ面の高さを変更するための周知の工程を採用することができることは同様である。
　なお、本実施形態の構成では、異なる第１および第２のバンプ電極４１３、４２３の下面の高さを異なるように設定するため、ＬＳＩチップ４０におけるバンプ電極の高さばらつきの影響により、高低差ｄが生じるように設計し製造したとしても、実際には高低差ｄとは異なる高低差が生じる場合がある。この点、上記第１および第２の実施形態における構成では、同一のバンプ電極において２つの異なる高さを有する面を形成するので、バンプ電極の高さばらつきの影響は生じない。よって、正確に段差ｄを形成することができる。
　以上のように、導電性粒子を含むチップ用ＡＣＦ８１によりＦＰＣ用配線７３のパッド部と接続される第１および第２のバンプ電極４１３、４２３は、高低差ｄを有するよう形成されており、この高低差ｄは、第１の実施形態と同様、導電性粒子の直径Ｌ以下、好ましくは直径Ｌの約０．３倍以下、より好ましくは直径Ｌの約０．１５倍以下に設定される。このことにより、第１および第２のバンプ電極４１３、４２３のいずれかにおいて捕捉された導電性粒子の扁平率を好適な範囲内にしやすくすることができる。また、この場合には１つの電極に２つの面を形成する必要がないので、（工程上）容易に形成することができる。
＜４．　その他の変形例＞
　上記各実施形態では、ＬＳＩチップ４０のバンプ電極４０ａの下面は、ＦＰＣ用配線７３のパッド部（およびガラス基板２０）と平行な平面であるように説明したが、導電性粒子を捕捉可能な下面部分であって、各バンプ電極に形成される複数の下面部分または複数のバンプ電極の各下面部分における高さの差の最大値が段差ｄ（または高低差ｄ）に一致すれば、当該平面が傾いていても、また曲面等の複雑な面形状であっても、上記各実施形態の構成を同様に適用することができる。
　上記各実施形態では、チップ用ＡＣＦ８１を使用してＦＰＣ用配線７３と接続されるＬＳＩチップ４０のバンプ電極４０ａの構造について説明したが、表示用配線２３またはその他の配線と接続されるバンプ電極４０ａの構造についても同様である。また、ＡＣＦを使用して接続されるＬＳＩチップ４０以外のチップ抵抗やチップコンデンサなどの電子部品における接続端子の構造についても同様に適用することができる。
　もっとも、チップ用ＡＣＦ８１に含まれる導電性粒子の径よりも大きい径の導電性粒子が使用される場合、前述したように導電性粒子の径が大きくなるほど、相対的にバンプ電極の高さばらつきの影響が小さくなることから、場合によっては（大きな粒子径の）導電性粒子の扁平によってバンプ電極の高さばらつきの影響が完全に吸収されることも考えられる。その場合には上記電極構造は不要となる。
　しかし、バンプ電極の高さばらつきが導電性粒子の弾性力によっても完全に吸収されない場合、すなわち、導電性粒子の扁平率が好適な範囲である約２０［％］以上約３５［％］以下または約２０［％］以上約５０［％］以下の範囲外となることがある場合、上記各実施形態の構成を適用すれば、高さの異なるいずれかの電極面で捕捉された導電性粒子の扁平率を好適な範囲内にすることができる。
　なお上記各実施形態では液晶パネルである表示パネルについて説明したが、液晶表示装置に使用される液晶パネルに限定されず、有機または無機のＥＬ（Electro Luminescence）ディスプレイ、プラズマディスプレイパネル（ＰＤＰ）、真空蛍光ディスプレイ、電子ペーパなどの各種表示装置に使用される表示パネルにも同様に適用することができ、また表示装置以外に使用される各種表示パネルにも同様に適用することができる。さらに表示パネル以外の各種基板モジュール（各種電子部品を搭載したプリント配線基板など）にも同様に適用することができる。
　本発明は、例えば液晶パネルのような基板モジュールおよびその製造方法に適用されるものであって、より詳しくは、異方性導電接着材を用いてガラス基板上に実装されたチップコンデンサなどの電子部品を含む基板モジュールおよびその製造方法に適している。
　１０…液晶パネル
　２０、２５…ガラス基板
　２０ａ…張出部
　２３　…表示用配線
　３０…表示部
　４０…ＬＳＩチップ
　４０ａ、４０１、４０２、４１３、４２３…バンプ電極
　５０…ＦＰＣ基板
　７３…ＦＰＣ用配線
　７４…ＦＰＣ基板の配線層
　８１…チップ用ＡＣＦ
　８２…ＦＰＣ用ＡＣＦ
　８１１、８１２…導電性粒子
　ｄ　…段差（高低差）

Claims (9)

  1. 　複数の配線が形成された絶縁性の基板と、
    　複数の端子部を有する電子部品と、
    　前記電子部品と前記基板との間に設けられており、前記複数の端子部と前記複数の配線とを電気的に接続する導電性粒子を含む異方性導電接着材と
    を備え、
    　前記複数の端子部のそれぞれは、前記基板面に対向する面であって、当該面に対する垂直方向の高さが異なる複数の接続面を有し、
    　前記複数の接続面は、前記高さの差の最大値が前記導電性粒子の直径以下となるよう形成されることを特徴とする、基板モジュール。
  2. 　前記複数の端子部のそれぞれは、前記複数の接続面が形成された１つの金属電極であることを特徴とする、請求項１に記載の基板モジュール。
  3. 　前記複数の端子部のそれぞれは、互いに電気的に接続された複数の金属電極からなり、
    　前記複数の金属電極のそれぞれは、同一の端子部に含まれる他の金属電極の少なくとも１つにおける前記高さと異なる高さの１つの接続面を有することを特徴とする、請求項１に記載の基板モジュール。
  4. 　前記複数の接続面は、前記高さの差の最大値が前記導電性粒子の直径の略０．３倍以下となるよう形成されることを特徴とする、請求項１に記載の基板モジュール。
  5. 　前記複数の接続面は、前記高さの差の最大値が前記導電性粒子の直径の略０．１５倍以下となるよう形成されることを特徴とする、請求項４に記載の基板モジュール。
  6. 　前記異方性導電接着材は、異方性導電フィルムまたは異方性導電ペーストであることを特徴とする、請求項１に記載の基板モジュール。
  7. 　前記導電性粒子は、３ミクロン以下の直径を有することを特徴とする、請求項１に記載の基板モジュール。
  8. 　前記電子部品は、集積回路チップであって、前記複数の端子部である複数のバンプ電極を含み、
    　前記複数のバンプ電極は、金を含むことを特徴とする、請求項１に記載の基板モジュール。
  9. 　前記基板は、画像を表示する表示部を含み、
    　前記電子部品は、外部から与えられる信号に基づいて前記表示部を駆動する駆動素子を含む、請求項１に記載の基板モジュール。
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