JP2006278637A - 基板実装構造および表示装置 - Google Patents

基板実装構造および表示装置 Download PDF

Info

Publication number
JP2006278637A
JP2006278637A JP2005094425A JP2005094425A JP2006278637A JP 2006278637 A JP2006278637 A JP 2006278637A JP 2005094425 A JP2005094425 A JP 2005094425A JP 2005094425 A JP2005094425 A JP 2005094425A JP 2006278637 A JP2006278637 A JP 2006278637A
Authority
JP
Japan
Prior art keywords
substrate
terminal
adhesive layer
separation
mounting structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005094425A
Other languages
English (en)
Inventor
Hiroyoshi Nakahama
裕喜 中濱
Toshimichi Taguchi
敏道 太口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005094425A priority Critical patent/JP2006278637A/ja
Publication of JP2006278637A publication Critical patent/JP2006278637A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Liquid Crystal (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】 接着層から回路基板および半導体基板を剥離しにくくし、また、回路基板の第１の端子と半導体基板の第２の端子との間の電気的な接続をより確実にする基板実装構造を提供することにある。
【解決手段】 本発明の基板実装構造（６０）は、第１の端子（４２）が設けられた第１の基板（４０）と、第２の端子（５２）が設けられた第２の基板（５０）と、第１の端子（４２）と第２の端子（５２）とが電気的に接続するように第１の基板（４０）と第２の基板（５０）とを接着する接着層（２０）とを備え、接着層（２０）は、樹脂（２１）と、樹脂（２１）中に分散された絶縁性粒子（２２）とを有し、絶縁性粒子（２２）は、所定の平均粒径を有し、第１の端子（４２）は、第１の端子（４２）から第２の端子（５２）への電気的な経路において、第２の端子（５２）に最も近い最近接部分（４３）を有し、最近接部分（４３）は、絶縁性粒子（２２）の所定の平均粒径よりも短い幅を有する。
【選択図】図１

Description

本発明は、基板を実装した基板実装構造、および、上記基板実装構造を備えた表示装置に関する。
近年、半導体素子を有する半導体装置の小型化が要求されており、半導体装置を小型化するための１つの手法として、半導体素子のフリップチップ実装が行われている。半導体素子のフリップチップ実装では、硬質基板およびフレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などの回路基板と、回路基板よりも小さい半導体基板（半導体素子の基板）とを接着層によって接着するとともに、回路基板に形成された端子と半導体基板に形成されたバンプとを電気的に接続することによって、半導体基板を回路基板に実装している。
図１１に示すように、従来の基板実装構造１６０では、半導体基板１５０が回路基板１４０に実装されている。回路基板１４０は、複数の端子１４２が設けられた主面１４１を有しており、回路基板１４０には、端子１４２と電気的に接続された回路（図示せず）が設けられている。また、半導体基板１５０は、複数の端子１５２が設けられた主面１５１を有しており、半導体基板１５０には、端子１５２と電気的に接続された回路（図示せず）が設けられている。本明細書において、半導体基板１５０に設けられた端子上の突起電極をバンプと称する。基板実装構造１６０では、接着層１２０が回路基板１４０と半導体基板１５０とを接着しており、また、端子１４２とバンプ１５２とが物理的に接触していることによって、半導体基板１５０に形成された回路と回路基板１４０に形成された回路とが電気的に接続している。
なお、図１１では、端子１４２とバンプ１５２とが物理的に接触していることを示しているが、接着層１２０中に導電性粒子（図１１には図示せず）を分散させて、端子１４２とバンプ１５２とを導電性粒子を介して電気的に接続することによって、半導体基板１５０に形成された回路を回路基板１４０に形成された回路と電気的に接続することもできる。
一般に、接着層１２０は樹脂からなり、接着層１２０の線膨張係数は３０〜５０ｐｐｍ／℃である。接着層１２０の線膨張係数は、回路基板１４０および半導体基板１５０の線膨張係数と大きく異なる。例えば、回路基板１４０の線膨張係数は１５ｐｐｍ／℃であり、半導体基板１５０の線膨張係数は２．５ｐｐｍ／℃である。このように接着層１２０、回路基板１４０および半導体基板１５０の線膨張係数はそれぞれ大きく異なるので、温度の変化に応じて、回路基板１４０と接着層１２０との間、および、接着層１２０と半導体基板１５０との間において応力が発生し、端子１４２および／またはバンプ１５２が剥離するおそれや、バンプ１５２にクラックが生じるおそれがある。剥離またはクラックが発生すると、半導体基板１５０に形成された回路は、回路基板１４０に形成された回路と電気的に接続しにくくなるか、または、電気的に接続しなくなる。
また、接着層１２０が樹脂からなる場合、樹脂は高い吸湿性を有することが多いので、樹脂の吸湿性に起因して接着層１２０から回路基板１４０および半導体基板１５０が剥離するおそれがある。
以下に、図１２を参照して、樹脂の吸湿性に起因して接着層１２０から回路基板１４０および半導体基板１５０が剥離することを説明する。
基板実装構造１６０は、例えば、以下の工程によって作製される。
（１）まず、回路基板１４０にフィルム状の接着シートを貼り付ける。接着シートは、接着層と、接着層に貼り付けられ、保護シートとして機能するセパレータとを有する。セパレータは、接着層から剥離可能になっている。
（２）次いで、接着層からセパレータを剥離する。
（３）次いで、回路基板１４０に貼り付けられた接着層に半導体基板１５０をアライメントして、接着層の上に半導体基板１５０を配置した後、半導体基板１５０のバンプ１５２が回路基板１４０の端子１４２と電気的に接続するように、半導体基板１５０を接着層に圧着する。圧着することによって、接着層は、回路基板１４０と半導体基板１５０を接着する。以上で、回路基板１４０に対する半導体基板１５０のフリップチップ実装は完了する。
（４）次いで、回路基板１４０の主面１４１のうち半導体基板１５０を貼り付けた部分とは異なる部分にクリーム半田を塗布する。
（５）次いで、クリーム半田を塗布した部分に、チップ電子部品１７０を搭載する。
（６）次いで、チップ電子部品１７０が搭載された回路基板１４０をオーブン（リフロー炉）に入れて、加熱し、クリーム半田を溶融し、フィレットを形成する。
以上のように、半導体基板１５０およびチップ電子部品１７０を回路基板１４０に実装した基板実装構造１６０が製造される。
しかしながら、接着層１２０が吸湿性を有する場合、上記工程（６）において回路基板１４０をオーブンで加熱すると、接着層１２０に吸収された水分は水蒸気に変化する。このように接着層１２０内で水蒸気が発生すると、接着層１２０の体積が膨張し、接着層１２０から回路基板１４０および半導体基板１５０が剥離してしまうおそれがある。
これらの問題を解決するために、接着層１２０内にフィラーを充填することが知られている。フィラーは、典型的には無機の絶縁性粉末であり、例えば、シリカ、ケイ酸カルシウム、アルミナ、炭酸カルシウム、チッ化アルミニウム、炭化珪素などの粉末である。一般に、無機フィラーを構成する無機の絶縁性粒子の線膨張係数は樹脂の線膨張係数よりも小さく、また、絶縁性粒子の吸湿性は樹脂の吸湿性ほど高くないので、絶縁性粒子が接着層１２０中に分散していると、接着層１２０の線膨張係数を低減するとともに、接着層１２０の吸湿性を低減することができる。
特許文献１には、２つの接着フィルムを有する接着層が開示されている。特許文献１に開示されている接着層は、同じ厚さを有する２つの接着フィルムをラミネートしており、上側の接着フィルムは、フィラーとして、溶融シリカを有している。一般に、半導体基板の線膨張係数は回路基板の線膨張係数よりも小さいので、特許文献１に開示されている接着層では、半導体基板と接する上側の接着フィルムに、線膨張係数の小さい溶融シリカを導入することによって、上側の接着フィルムの線膨張係数を減少させている。このようにして、特許文献１に開示されている接着層を用いて基板実装構造を作製すると、上側の接着フィルムの線膨張係数と半導体基板の線膨張係数との間の差に起因して発生する応力が減少し、半導体基板のバンプが剥離することを防ぐことができる。
特開平１０−２２６７６９号公報
しかしながら、特許文献１に開示されている基板実装構造でも、半導体基板を接着層に圧着するときに、フィラーが半導体基板のバンプによって捕捉され、フィラーがバンプと端子との間に挟まってしまうおそれがある。フィラーは、絶縁性粒子からなるため、フィラーがバンプと端子との間に挟まると、半導体基板は回路基板と電気的に接続しにくくなるか、または、電気的に接続できなくなる。
本発明の目的は、周囲の温度が変化しても回路基板と半導体基板とが剥離しにくく、かつ、回路基板と半導体基板との間の電気的な接続がより確実な基板実装構造を提供することである。
本発明の基板実装構造は、第１の端子が設けられた第１の基板と、第２の端子が設けられた第２の基板と、前記第１の端子と前記第２の端子とが電気的に接続するように前記第１の基板と前記第２の基板とを接着する接着層とを備え、前記接着層は、樹脂と、前記樹脂中に分散された絶縁性粒子とを有し、前記絶縁性粒子は、所定の平均粒径を有し、前記第１の端子は、前記第１の端子から前記第２の端子への電気的な経路において、前記第２の端子に最も近い最近接部分を有し、前記最近接部分は、前記絶縁性粒子の前記所定の平均粒径よりも短い幅を有する。
ある実施形態において、前記最近接部分は、前記幅に直交する方向に奥行きを有し、前記奥行きは、前記絶縁性粒子の前記所定の平均粒径よりも短い。
ある実施形態において、前記第１の基板は、前記第１の端子が設けられた主面を有し、前記第１の端子は、前記第１の基板の前記主面側に位置する底面を有し、前記底面は、前記最近接部分の前記幅よりも大きな幅を有する。
ある実施形態において、前記第１の端子は、前記最近接部分の前記幅および前記底面の前記幅によって規定された面を有し、前記面は、台形の形状を有する。
ある実施形態において、前記第１の端子は、互いに分離された複数の分離部を有し、前記最近接部分は、前記複数の分離部のそれぞれに対応する分離最近接部分を有し、前記複数の分離部のうちの１つの分離部と前記複数の分離部のうちの前記１つの分離部に隣接する他の分離部との間の距離は、前記絶縁性粒子の前記所定の平均粒径よりも長い。
ある実施形態において、前記第１の基板は、前記第１の端子が設けられた主面を有し、前記複数の分離部は、前記第１の基板の前記主面に設けられている。
ある実施形態において、前記第１の端子は、前記複数の分離部に連結された本体部をさらに有する。
ある実施形態において、前記接着層は、前記樹脂中に分散された導電性粒子をさらに有する。
ある実施形態において、前記接着層中の単位体積あたりの前記導電性粒子の数は、前記接着層中の単位体積あたりの前記絶縁性粒子の数よりも大きい。
ある実施形態において、前記第１の端子は、互いに分離された複数の分離部を有し、前記最近接部分は、前記複数の分離部のそれぞれに対応する分離最近接部分を有し、前記導電性粒子は、所定の平均粒径を有し、前記複数の分離部のうちの１つの分離部と前記複数の分離部のうちの前記１つの分離部に隣接する他の分離部との間の距離は、前記絶縁性粒子の前記所定の平均粒径よりも長く、前記導電性粒子の前記所定の平均粒径よりも短い。
本発明の基板実装構造は、第１の端子が設けられた第１の基板と、第２の端子が設けられた第２の基板と、前記第１の端子と前記第２の端子とが電気的に接続するように前記第１の基板と前記第２の基板とを接着する接着層とを備え、前記接着層は、樹脂と、前記樹脂中に分散された絶縁性粒子とを有し、前記第１の端子は、互いに分離された複数の分離部を有し、前記最近接部分は、前記複数の分離部のそれぞれに対応する分離最近接部分を有し、前記絶縁性粒子は所定の平均粒径を有し、前記複数の分離部のうちの１つの分離部と前記複数の分離部のうちの前記１つの分離部に隣接する他の分離部との間の距離が、前記絶縁性粒子の前記所定の平均粒径よりも長くなるように、前記第１の端子が構成されている。
ある実施形態において、前記第１の基板は、前記第１の端子が設けられた主面を有し、前記複数の分離部は、前記第１の基板の前記主面に設けられている。
ある実施形態において、前記第１の端子は、前記複数の分離部に連結された本体部をさらに有する。
本発明の表示装置は上記の基板実装構造を備える。
本発明の基板実装構造によれば、周囲の温度が変化しても接着層から半導体基板および回路基板を剥離しにくくし、半導体基板の端子と回路基板の端子との間の電気的な接続をより確実にすることができる。本発明の基板実装構造は、表示装置に好適に用いられる。
また、本発明の基板実装方法を用いると、端子間に絶縁性粒子が介在しにくく、第１の基板の端子と第２の基板の端子との間の電気的な接続をより確実にすることができる。
以下、図面を参照して、本発明による基板実装構造の実施形態を説明する。なお、本発明は、以下に説明する実施形態に限定されるものではない。
（実施形態１）
まず、図１を参照して、本発明よる基板実装構造の第１の実施形態を説明する。本実施形態の基板実装構造６０は、図１に示すように、第１の端子４２が設けられた第１の基板４０と、第２の端子５２が設けられた第２の基板５０と、第１の端子４２と第２の端子５２とが電気的に接続するように第１の基板４０と第２の基板５０とを接着する接着層２０とを備える。
基板実装構造６０では、第２の基板５０が第１の基板４０に実装されている。複数の第１の端子４２が、第１の基板４０の主面４１に設けられており、第１の端子４２は所定の方向に配列されている。複数の第２の端子５２が、第２の基板５０の主面５１に設けられており、第２の端子５２も所定の方向に配列されている。接着層２０は、第１の基板４０の主面４１と接する第１の主面２０ａと、第２の基板５０の主面５１と接する第２の主面２０ｂとを有する。接着層２０は、樹脂２１と、樹脂２１中に分散され、フィラーを構成する絶縁性粒子２２とを有する。第１の端子４２は、第１の端子４２から第２の端子５２への電気的な経路において、第２の端子５２に最も近い部分である最近接部分（表面部分）４３を有している。最近接部分４３は、幅および奥行きによって規定された所定の面積を有しており、最近接部分４３の幅は、第１の端子４２が配列された方向に沿った最近接部分４３の長さであり、最近接部分４３の奥行きは、最近接部分４３の幅に直交する長さである。なお、第１の端子４２および第２の端子５２は、集積回路（ＩＣ）周辺のみにペリフェラル型に配置される場合に限定されるわけでなく、格子点状にグリッド・アレイ型に配置されていてもよい。基板実装構造６０では、第１の端子４２の最近接部分４３は、第２の基板５０に設けられた第２の端子５２と当接しており、すなわち、第１の端子４２は第２の端子５２と物理的に接触している。
樹脂２１は、熱硬化性樹脂、例えば、エポキシ樹脂である。絶縁性粒子２２は、シリカから形成された粒子であり、絶縁性粒子２２の線膨張係数は樹脂２１の線膨張係数よりも小さい。絶縁性粒子２２の平均粒径は約３μｍである。
第１の端子４２の厚さ（高さ）は１７μｍであり、第１の端子４２の最近接部分４３の幅は約１μｍ、好ましくは１μｍ以下である。このように、最近接部分４３の幅は絶縁性粒子２２の平均粒径よりも短い。
なお、絶縁性粒子２２の平均粒径とは、レーザ回折を利用した粒度分布測定装置によって体積基準で測定された粒度分布における粒径の平均である。
次いで、図２を参照して、基板実装構造６０を作製する方法を説明する。
まず、図２（ａ）に示すように、第１の基板４０を用意する。図２（ａ）は、第１の基板４０の一部を拡大して示している。第１の基板４０の主面４１には、複数の第１の端子４２が設けられている。複数の第１の端子４２は、例えば、互いに等しい間隔で配列されている。第１の基板４０には、複数の第１の端子４２と電気的に接続された回路（図示せず）が設けられている。複数の第１の端子４２は、それぞれ、銅の表面にＮｉをめっきした後、さらに金をめっきすることによって形成される。なお、Ｎｉをめっきする代わりに、金のみをめっきしてもよいし、Ｓｎのみをめっきしてもよい。第１の端子４２は、第１の基板４０の主面４１から離れて位置する最近接部分４３を有する。
次に、図２（ｂ）に示すように、接着シート１０を用意する。接着シート１０は、接着層２０と、保護層として機能するセパレータ３０とを備える。接着層２０は、第１の主面２０ａおよび第２の主面２０ｂを有しており、接着層２０は、樹脂２１と、樹脂２１中に分散された絶縁性粒子２２とを有する。セパレータ３０は接着層２０の第２の主面２０ｂに貼り付けられているが、セパレータ３０は接着層２０から剥離可能である。絶縁性粒子２２は、樹脂２１中にほぼ均一に分散されている。セパレータ３０は、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。第１の基板４０において、第１の端子４２の最近接部分４３の幅が絶縁性粒子２２の平均粒径よりも短くなるように第１の端子４２は構成されている。
次に、図２（ｃ）に示すように、接着シート１０のうち接着層２０の第１の主面２０ａが第１の基板４０の主面４１と接するように、接着シート１０を第１の基板４０に貼り付ける。図２（ｃ）は、第１の基板４０および接着シート１０の一部を拡大して示している。第１の基板４０の主面４１には第１の端子４２が設けられているので、第１の基板４０に接着シート１０を貼り付けると、接着シート１０は変形する。例えば、加熱したツール７０を用いて、接着シート１０を第１の基板４０に貼り付ける。
図２（ｃ）に示すように、接着層２０の第１の主面２０ａを第１の基板４０の主面４１と接触させた状態で、加熱したツール７０を接着シート１０のセパレータ３０に押し付けることによって、接着シート１０を第１の基板４０に貼り付ける。この貼り付けでは、温度６０℃〜９０℃に加熱したツール７０を、１〜４秒間、圧力１〜５ＭＰａで、接着シート１０に押し付ける。
第１の基板４０に接着シート１０を貼り付けるときに、第１の基板４０に設けられた第１の端子４２の最近接部分４３が接着シート１０の接着層２０中に分散された絶縁性粒子２２を捕捉することがあるが、本実施形態では、最近接部分４３の幅が、絶縁性粒子２２の平均粒径よりも小さくなるように設定されているため、絶縁性粒子２２は最近接部分４３にほとんど捕捉されない。
次に、図２（ｄ）に示すように、第２の端子５２が設けられた主面５１を有する第２の基板５０を用意する。第２の基板５０では、主面５１に複数の第２の端子５２が設けられている。複数の第２の端子５２は、第１の基板４０に配列された複数の第１の端子４２と対応するように配列されている。また、第２の基板５０には、複数の第２の端子５２と電気的に接続された回路（図示せず）が設けられている。複数の第２の端子５２も、第１の端子４２と同様に、銅の表面にＮｉをめっきした後、さらに金をめっきすることによって形成される。なお、Ｎｉをめっきする代わりに、金のみをめっきしてもよいし、Ｓｎのみをめっきしてもよい。あるいは、第２の端子５２は、金から形成されていてもよい。
次に、図２（ｅ）に示すように、接着層２０からセパレータ３０を剥離する。なお、セパレータ３０を接着層２０から剥離した後も、接着層２０は第１の基板４０に貼り付けられたままであり、セパレータ３０を接着層２０から剥離することによって、接着層２０の第２の主面２０ｂが露出される。
次に、図２（ｆ）に示すように、第２の基板５０の主面５１が接着層２０の第２の主面２０ｂと接し、かつ、第２の基板５０の第２の端子５２が第１の基板４０の第１の端子４２と電気的に接続するように、第２の基板５０を接着層２０に貼り付ける。第２の基板５０の主面５１に第２の端子５２が設けられているため、第２の基板５０を接着層２０に貼り付けると、接着層２０は変形する。この貼り付けは、例えば、加熱したツール７０を用いて、第２の基板５０を接着層２０に圧着することによって、行う。
圧着するとき、温度１８０℃〜２５０℃に加熱したツール７０を、５〜２０秒間、圧力６０〜２００ＭＰａで第２の基板５０に押し付ける。圧着では、接着シート１０を第１の基板４０に貼り付けるときの温度（６０℃〜９０℃）よりも高い温度（１８０℃〜２５０℃）でツール７０を加熱し、かつ、接着シート１０を第１の基板４０に貼り付けるときの圧力（１〜５ＭＰａ）よりも高い圧力（６０〜２００ＭＰａ）でツール７０を第２の基板５０に押し付けており、接着層２０が第１の基板４０と第２の基板５０とを接着するように、接着層２０の樹脂２１を完全に硬化する。なお、圧着するときには、接着シート１０を第１の基板４０に貼り付けるときに用いたツールと同じツールを用いる必要はなく、圧着に適したツールを用いればよい。
このように、接着シート１０を第１の基板４０に貼り付け、かつ、第２の基板５０を接着層２０に圧着する場合には、圧着するときに、接着シート１０を第１の基板４０に貼り付けるときにおいてツールを加熱した温度よりも高い温度にツールを加熱し、および／または、接着シート１０を第１の基板４０に貼り付けるときにおいてツールを押し付けた圧力よりも高い圧力でツールを押し付けることにより、第１の基板４０と接着層２０との間の密着度は、接着シート１０を第１の基板４０に貼り付けるときよりも上昇する。
また、図２（ｆ）に示すように、加熱したツール７０を用いて第２の基板５０を接着層２０に圧着する場合、熱は、ツール７０から第２の基板５０を介して接着層２０に伝達する。接着層２０が加熱されると、接着層２０内の樹脂２１は流動し、さらに熱が加えられると、樹脂２１は硬化（固化）する。
本実施形態によれば、絶縁性粒子２２の線膨張係数は樹脂２１の線膨張係数よりも小さいので、絶縁性粒子２２を樹脂２１中に分散させると、接着層２０の線膨張係数を減少させることができる。一般に、樹脂２１の線膨張係数は、第１の基板４０の線膨張係数および第２の基板５０の線膨張係数よりも大きいので、接着層２０の線膨張係数が減少すると、接着層２０の線膨張係数と第１の基板４０の線膨張係数との間の差、および、接着層２０の線膨張係数と第２の基板５０の線膨張係数との間の差が減少する。したがって、本実施形態によれば、基板実装構造６０の周囲の温度が変化する場合でも、接着層２０と第１の基板４０との間で線膨張係数に起因して発生する応力、および、接着層２０と第２の基板５０との間で線膨張係数に起因して発生する応力を減少することができ、結果として、接着層２０が第１の基板４０および第２の基板５０をより確実に接着することができる。
本実施形態によれば、最近接部分４３の幅が絶縁性粒子２２の平均粒径よりも短いので、接着シート１０を第１の基板４０に貼り付けるときに、絶縁性粒子２２は、第１の端子４２の最近接部分４３に捕捉されにくい。また、本実施形態によれば、第２の基板４０を接着層２０に貼り付けるときに、第２の基板５０に設けられた第２の端子５２によって絶縁性粒子２２が捕捉されたとしても、最近接部分４３の幅が短いため、捕捉された絶縁性粒子２２が、第１の端子４２の最近接部分４３に当接しにくい。したがって、第１の端子４２と第２の端子５２との間に絶縁性粒子２２が介在することを防ぐことができ、第１の端子４２と第２の端子５２との電気的な接続をより確実にすることができる。
また、図１に示すように、第１の端子４２は、第１の基板４０の主面４１側に底面４４を有し、最近接部分４３の幅は、底面４４の幅よりも小さい。第１の端子４２には、最近接部分４３の幅および底面４４の幅によって、面が規定されており、その面は、台形の形状を有している。最近接部分４３の幅および底面４４の幅によって規定された第１の端子４２の面は台形の形状を有している。第１の端子４２と第１の基板４０の主面４１との接触面積が大きいので、第１の基板４０の主面４１から第１の端子４２が剥がれることを防ぐことができる。
また、第１の端子４２の最近接部分４３の幅だけでなく、第１の端子４２の最近接部分４３の奥行きも、絶縁性粒子２２の平均粒径よりも短いことが好ましい。最近接部分４３の面積が絶縁性粒子２２の断面積よりも小さいほど、絶縁性粒子２２は、最近接部分４３によって捕捉されにくくなり、また、第２の端子５２によって絶縁性粒子２２が捕捉されたとしても、絶縁性粒子２２が、第１の端子４２の最近接部分４３に当接しにくくなる。
以上のように、本実施形態によれば、第１の端子４２の最近接部分４３の幅が、絶縁性粒子２２の平均粒径よりも短いので、接着シート１０を第１の基板４０に貼り付けるときに、第１の端子４２は絶縁性粒子２２を捕捉しにくく、また、第２の基板５０を接着層２０に貼り付けるときに、第２の基板５０に設けられた第２の端子５２が絶縁性粒子２２を捕捉したとしても、絶縁性粒子２２が、最近接部分４３に当接しにくい。したがって、絶縁性粒子２２が、第１の端子４２と第２の端子５２との間に介在することを防ぎ、第１の端子４２と第２の端子５２との電気的な接続をより確実にすることができる。
（実施形態２）
以下に、図３を参照して、本発明による基板実装構造の第２の実施形態を説明する。
図３に示すように、本実施形態の基板実装構造６０は、第１の端子４２が、互いに分離された複数の分離部４２Ａを有する点で、実施形態１の基板実装構造とは異なる。冗長さを避けるために、本実施形態の基板実装構造６０の記載のうち実施形態１の基板実装構造の記載と重複する部分を省略する。
図３に示すように、１つの第１の端子４２は、互いに分離された３つの分離部４２Ａを有する。分離部４２Ａのそれぞれは、第１の基板４０の主面４１に設けられており、分離最近接部分４３Ａを有している。
本実施形態では、分離部４２Ａは、それぞれ、分離部４２Ａの分離最近接部分４３Ａにおいて第２の基板５０に設けられた第２の端子５２と当接しており、すなわち、３つの分離部４２Ａは第２の端子５２と物理的に接触している。また、分離部４２Ａと、その分離部４２Ａに隣接する他の分離部４２Ａとの間の距離が、絶縁性粒子２２の平均粒径よりも長くなるように、第１の端子４２は構成されている。
本実施形態によれば、第１の端子４２と第２の端子５２との接触面積を大きくすることができ、それにより、第１の端子４２と第２の端子５２との間の電気的な接続をより確実にすることができる。また、本実施形態によれば、第１の端子４２と第２の端子５２との間の電気的な経路の断面積を大きくすることができ、したがって、第１の端子４２と第２の端子５２との間に、より大きな電流を流すことが可能になる。
なお、複数の分離部４２Ａのうちの少なくとも１つの分離部４２Ａとその分離部４２Ａに隣接する分離部４２Ａとの間の距離が、絶縁性粒子２２の平均粒径よりも長ければ、電気的な接続をより確実にするとともに、電気的な経路の断面積を大きくすることができる。また、複数の分離部４２Ａのそれぞれについて、分離部４２Ａとその分離部４２Ａに隣接する他の分離部４２Ａとの間の距離が絶縁性粒子２２の平均粒径よりも長いことが、好ましい。
上述した説明では、１つの第１の端子４２が３つの分離部４２Ａを有しているが、本実施形態はこれに限定されず、１つの第１の端子４２が複数の分離部４２Ａを有していればよい。
（実施形態３）
以下に、図４を参照して、本発明による基板実装構造の第３の実施形態を説明する。図４に示すように、本実施形態の基板実装構造６０は、複数の分離部４２Ａに連結された本体部４２Ｂを有する点で、実施形態２の基板実装構造とは異なる。冗長さを避けるために、本実施形態の基板実装構造６０の記載のうち実施形態２の記載と重複する部分を省略する。
図４に示すように、基板実装構造６０では、１つの第１の端子４２が、本体部４２Ｂと、本体部４２Ｂに連結された３つの分離部４２Ａとを有し、３つの分離部４２Ａは互いに分離され、複数の分離部４２Ａのそれぞれには、分離最近接部分４３Ａが設けられている。本体部４２Ｂは、第１の基板４０の主面４１に設けられている。
本実施形態によれば、第１の端子４２と第２の端子５２との間の電気的な経路の断面積を大きくすることができる。また、本体部４２Ｂが第１の基板４０の主面４１に設けられており、第１の端子４２と第１の基板４０の主面４１との接触面積が大きいので、第１の基板４０から第１の端子４２が剥離することを防ぐことができる。
なお、複数の分離部４２Ａのうちの少なくとも１つの分離部４２Ａとその分離部４２Ａに隣接する分離部４２Ａとの間の距離が、絶縁性粒子２２の平均粒径よりも長ければ、電気的な接続をより確実にするとともに、電気的な経路の断面積を大きくすることができる。また、複数の分離部４２Ａのそれぞれについて、分離部４２Ａとその分離部４２Ａに隣接する他の分離部４２Ａとの間の距離が絶縁性粒子２２の平均粒径よりも長いことが、好ましい。
また、上述した説明では、１つの第１の端子４２が３つの分離部４２Ａを有しているが、本実施形態はこれに限定されず、１つの第１の端子４２が複数の分離部４２Ａを有していればよい。
（実施形態４）
以下に、図５を参照して、本発明による基板実装構造の第４の実施形態を説明する。
本実施形態の基板実装構造６０は、分離最近接部分４３Ａの幅が絶縁性粒子２２の平均粒径よりも長い点で実施形態２〜３の基板実装構造とは異なる。冗長さを避けるために、本実施形態の基板実装構造６０の記載のうち実施形態２〜３の記載と重複する部分を省略する。
図５（ａ）に示すように、本実施形態の基板実装構造６０では、１つの第１の端子４２は、それぞれ分離された３つの分離部４２Ａを有する。分離部４２Ａのそれぞれは、第１の基板４０の主面４１に設けられており、分離最近接部分４３Ａを有している。分離部４２Ａとその分離部４２Ａに隣接する他の分離部４２Ａとの間の距離が、絶縁性粒子２２の平均粒径よりも長くなるように、第１の端子４２は構成されている。
本実施形態では、分離最近接部分４３Ａの幅が絶縁性粒子２２の平均粒径よりも長いが、分離部４２Ａとその分離部４２Ａに隣接する他の分離部４２Ａとの間の距離が絶縁性粒子２２の平均粒径よりも長い。したがって、第１の端子４２に接着シート１０を貼り付けるときに、第１の端子４２が絶縁性粒子２２を捕捉したとしても、捕捉された絶縁性粒子２２は分離部４２Ａと別の分離部４２Ａとの間に移動する。また、第２の基板５０を接着層２０に貼り付けるときに、第２の基板５０に設けられた第２の端子５２が絶縁性粒子２２を捕捉して、絶縁性粒子２２が分離最近接部分４３Ａに当接したとしても、絶縁性粒子２２は分離部４２Ａと別の分離部４２Ａとの間に移動する。したがって、本実施形態によれば、絶縁性粒子２２が、第１の端子４２と第２の端子５２との間に介在することを防ぐことができ、第１の端子４２と第２の端子５２との電気的な接続をより確実にすることができる。
なお、上述した実施形態では、互いに分離された分離部４２Ａが第１の基板４０の主面４１に設けられていたが、本実施形態はこれに限定されない。
本実施形態の変形例の基板実装構造６０では、図５（ｂ）に示すように、第１の端子４２が、本体部４２Ｂと、本体部４２Ｂに連結された３つの分離部４２Ａとを有する。３つの分離部４２Ａは互いに分離され、複数の分離部４２Ａのそれぞれには、分離最近接部分４３Ａが設けられている。本体部４２Ｂは、第１の基板４０の主面４１に設けられている。
本体部４２Ｂが第１の基板４０の主面４１に設けられており、第１の端子４２と第１の基板４０の主面４１との接触面積が大きいので、第１の基板４０から第１の端子４２が剥離することを防ぐことができる。
以上のように、本実施形態によれば、実施形態２〜３の基板実装構造において説明したのと同様に、第１の端子４２と第２の端子５２との間の電気的な経路の断面積を大きくすることができる。
また、複数の分離部４２Ａのうちの少なくとも１つの分離部４２Ａとその分離部４２Ａに隣接する分離部４２Ａとの間の距離が、絶縁性粒子２２の平均粒径よりも長ければ、電気的な接続をより確実にするとともに、電気的な経路の断面積を大きくすることができる。また、複数の分離部４２Ａのそれぞれについて、分離部４２Ａとその分離部４２Ａに隣接する他の分離部４２Ａとの間の距離が絶縁性粒子２２の平均粒径よりも長いことが、好ましい。
また、上述した説明では、１つの第１の端子４２が３つの分離部４２Ａを有しているが、本実施形態はこれに限定されず、１つの第１の端子４２は、複数の分離部４２Ａを有していればよい。
また、上述した実施形態１〜４では、第１の基板４０の第１の端子４２と第２の基板５０の第２の端子５２とが物理的に接触しており、すなわち、接着層２０が非導電性膜（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）として機能していたが、本発明はこれに限定されない。本発明は、接着層２０に導電性粒子が分散されており、導電性粒子を介して第１の基板４０の第１の端子４２と第２の基板５０の第２の端子５２とが電気的に接続する、すなわち、接着層２０が異方性導電膜（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）として機能してもよい。
（実施形態５）
以下に、図６を参照して、本発明による基板実装構造の第５の実施形態を説明する。
本実施形態の基板実装構造６０では、接着層２０が、樹脂２１中に分散された導電性粒子２３をさらに有する点で、上述した実施形態１〜４の基板実装構造とは異なる。冗長さを避けるために、本実施形態の基板実装構造６０の記載のうち上述した実施形態１〜４の記載と重複する部分を省略する。
図６（ａ）に示すように、導電性粒子２３は、樹脂２１中にほぼ均一に分散されている。一般に、導電性粒子２３の平均粒径は、絶縁性粒子２２の平均粒径よりも大きく、ここでは、導電性粒子２３の平均粒径は約５μｍであり、絶縁性粒子２２の平均粒径は約３μｍである。導電性粒子２３は、Ｎｉ微粒子またはＮｉ／Ａｕメッキされたプラスティック粒子である。
導電性粒子２３の平均粒径は、レーザ回折を利用した粒度分布測定装置によって体積基準で測定された粒度分布における粒径の平均である。
図６（ａ）に示した基板実装構造６０では、接着層２０内の単位体積あたりの導電性粒子２３の数が接着層２０内の単位体積あたりの絶縁性粒子２２の数よりも大きくなるように、導電性粒子２３が樹脂２１中に分散されている。この場合、例えば、絶縁性粒子２２の数を導電性粒子２３の数の１／４以下にすることが好ましい。第１の基板４０に設けられた第１の端子４２の最近接部分４３は、導電性粒子２３と当接しており、第１の基板４０の第１の端子４２は、導電性粒子２３を介して、第２の基板５０に設けられた第２の端子５２と電気的に接続している。このように、接着層２０が導電性粒子２３を有することによって、第１の基板４０の第１の端子４２と第２の基板５０の第２の端子５２との電気的な接続をより確実にすることができる。
ただし、導電性粒子２３を樹脂２１中に過剰に導入すると、第２の基板５０を接着層２０に貼り付けた後、接着層２０中の導電性粒子２３が連結して、第１の基板４０のうち第１の端子４２以外の部分と、第２の基板５０のうち第２の端子５２以外の部分とを電気的に接続してしまうことがあるので、導電性粒子２３を導入する量は、第１の基板４０のうち第１の端子４２以外の部分と、第２の基板５０のうち第２の端子５２以外の部分とを電気的に接続しないように、制限される。
なお、図６（ａ）に示した本実施形態の基板実装構造６０は、図１を参照して説明した実施形態１の基板実装構造において接着層２０に導電性粒子２３を分散したものに相当するが、本実施形態はこれに限定されない。
図６（ｂ）は、本実施形態の変形例の基板実装構造６０を示す。図６（ｂ）に示すように、本実施形態の変形例の基板実装構造６０は、第１の端子４２が互いに分離された複数の分離部４２Ａを有しており、この基板実装構造６０は、図３を参照して説明した実施形態２の基板実装構造において接着層２０に導電性粒子２３を分散したものに相当する。
図６（ｂ）に示した基板実装構造６０では、分離最近接部分４３Ａ間の距離は、絶縁性粒子２２の平均粒径よりも長く、導電性粒子２３の平均粒径よりも短い。これにより、絶縁性粒子２２は、分離部４２Ａ間にまで移動し、導電性粒子２３は、分離最近接部分４３Ａに捕捉されている。一般に、線膨張係数を小さくする効果を現実的に実現するためには、導電性粒子２３の１０倍以上の絶縁性粒子２２を導入することが好ましいが、図６（ｂ）に示した基板実装構造６０では、接着層２０内の単位体積あたりの導電性粒子２３の数が接着層２０内の単位体積あたりの絶縁性粒子２２の数よりも小さくても、導電性粒子２３は分離最近接部分４３Ａに捕捉される。
図６（ｃ）は、本実施形態のさらなる変形例の基板実装構造６０を示す。図６（ｃ）に示すように、本実施形態の変形例の基板実装構造６０は、複数の分離部４２Ａに連結された本体部４２Ｂを有しており、この基板実装構造６０は、図４を参照して説明した実施形態３の基板実装構造において接着層２０に導電性粒子２３を分散したものに相当する。ここでも、分離最近接部分４３Ａ間の距離は、絶縁性粒子２２の平均粒径よりも長く、導電性粒子２３の平均粒径よりも短い。
図６（ｄ）は、本実施形態のさらなる変形例の基板実装構造６０を示す。図６（ｄ）に示すように、本実施形態の変形例の基板実装構造６０は、最近接部分４３の幅が絶縁性粒子２２の平均粒径よりも長い点で、図６（ｂ）および図６（ｃ）に示した基板実装構造とは異なっている。この基板実装構造６０は、図５（ａ）を参照して説明した実施形態４の基板実装構造において接着層２０に導電性粒子２３を分散したものに相当する。ここでも、分離最近接部分４３Ａ間の距離は、絶縁性粒子２２の平均粒径よりも長く、導電性粒子２３の平均粒径よりも短い。
図６（ｅ）は、本実施形態のさらなる変形例の基板実装構造６０を示す。図６（ｅ）に示すように、本実施形態の変形例の基板実装構造６０は、複数の分離部４２Ａに連結された本体部４２Ｂを有する点で、図６（ｄ）に示した基板実装構造とは異なる。この基板実装構造６０は、図５（ｂ）を参照して説明した実施形態４の基板実装構造において接着層２０に導電性粒子２３を分散したものに相当する。ここでも、分離最近接部分４３Ａ間の距離は、絶縁性粒子２２の平均粒径よりも長く、導電性粒子２３の平均粒径よりも短い。
なお、上述した実施形態１〜５では、第１の基板４０に設けられた第１の端子４２が最近接部分４３を有する実施形態を説明したが、本発明はこれに限定されない。第２の基板５０に設けられた第２の端子５２が最近接部分を有してもよく、あるいは、第１の端子４２および第２の端子５２の両方が最近接部分を有してもよい。
また、上述した実施形態１〜５では、絶縁性粒子２２および／または導電性粒子２３が樹脂２１中にほぼ均一に分散されていたが、本発明はこれに限定されない。絶縁性粒子２２が接着層２０のうちの第１の主面２０ａ側でより多くなるように、絶縁性粒子２２は樹脂２１中に分散されていてもよく、また、導電性粒子２３が接着層２０のうちの第２の主面２０ｂ側でより多くなるように、導電性粒子２３は樹脂２１中に分散されていてもよい。
また、上述した実施形態１〜５では、絶縁性粒子の平均粒径は３μｍであるが、絶縁性粒子の平均粒径はこれに限定されない。絶縁性粒子の平均粒径は、例えば、１．５μｍであってもよく、あるいは、０．３μｍであってもよい。絶縁性粒子の平均粒径が１．５μｍの場合、最近接部分の幅は、例えば、０．５μｍ、好ましくは０．５μｍ以下であり、絶縁性粒子の平均粒径が０．３μｍの場合、最近接部分の幅は、例えば、０．１μｍ、好ましくは０．１μｍ以下である。
また、上述した実施形態１〜５では、フィラーを構成する絶縁性粒子はシリカから形成されていたが、本発明はこれに限定されない。絶縁性粒子は、例えば、ケイ酸カルシウム、アルミナ、炭酸カルシウム、チッ化アルミニウム、炭化珪素からなる群から選択された１つの材料から形成された粒子であってもよい。また、フィラーは、同種の絶縁性粒子から形成されなくてもよく、フィラーは、異なる種類の絶縁性粒子を有する混合物であってもよい。フィラーが混合物である場合、フィラーはシリカ粒子を有することが好ましく、その場合、フィラー全体に対するシリカ粒子の質量百分率は５０ｗｔ％以上であることが好ましい。
（実施形態６）
以下に、図７から図１０を参照して、本発明による表示装置の実施形態を説明する。本実施形態の表示装置は、上述した実施形態１〜５のいずれかの基板実装構造を用いている。本実施形態の表示装置では、第１の基板を回路基板として用いており、第２の基板を半導体基板として用いている。以下に、表示装置の一例として液晶表示装置について説明する。
まず、図７を参照して、液晶表示装置に用いられる液晶パネル８０を説明する。
液晶パネル８０は、回路基板４０と、基板８２と、回路基板４０と基板８２との間に配置された液晶層８４とを備える。ここで、回路基板４０では、例えば、ガラス基板またはプラスティック基板などの透明基板上に回路が設けられている。回路基板４０および基板８２はいずれも矩形状であり、回路基板４０の表面積は、基板８２の表面積よりも大きく、回路基板４０の表面の一部は露出されている。本実施形態において、回路基板４０の露出された表面のうち基板８２の短辺に沿った領域をゲート側端子領域９８と称し、回路基板４０の露出された表面のうち基板８２の長辺に沿った領域をソース側端子領域９９と称する。
液晶パネル８０は駆動回路によって駆動される。液晶パネル８０を駆動する駆動回路が設けられた半導体基板は、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）方式、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式またはＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）方式で実装されている。
ここで、図８を参照して、半導体基板がＴＣＰ方式で実装された液晶表示装置９０について説明する。
図８（ａ）は、半導体基板がＴＣＰ方式で実装された液晶表示装置９０の模式的平面図である。
液晶表示装置９０では、図８（ａ）に示すように、回路基板４０のゲート側端子領域９８の周囲に、ゲートＰＷＢ（Ｐｒｉｎｔｅｄ Ｗｉｒｅ Ｂｏｎｄｉｎｇ）９３が配置されている。ゲートＰＷＢ９３は、外部回路基板と接続されたゲートＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）９６と電気的に接続している。また、ゲートＰＷＢ９３は、複数のゲートＴＣＰ９２を介して、液晶パネル８０と電気的に接続している。複数のゲートＴＣＰ９２は、ゲートＰＷＢ９３および回路基板４０のゲート側端子領域９８をまたぐように配置されている。
また、液晶表示装置９０では、回路基板４０のソース側端子領域９９の周囲に、ソースＰＷＢ９５が配置されている。ソースＰＷＢ９５は、外部回路基板と接続されたソースＦＰＣ９７と電気的に接続している。また、ソースＰＷＢ９５は、複数のソースＴＣＰ９４を介して、液晶パネル８０と電気的に接続している。複数のソースＴＣＰ９４は、ソースＰＷＢ９５および回路基板４０のソース側端子領域９９をまたぐように配置されている。
図８（ｂ）は、図８（ａ）のＡ−Ａ’線断面図である。図８（ｂ）に示すように、回路基板４０のゲート側端子領域９８に接着層２０Ａが形成されており、接着層２０Ａによって、半導体素子が設けられたゲートＴＣＰ９２は回路基板４０に接着されている。また、ゲートＰＷＢ９３に接着層２０Ｂが形成されており、接着層２０Ｂによって、ゲートＴＣＰ９２はゲートＰＷＢ９３に接着されている。接着層２０Ａおよび接着層２０Ｂは、いずれも、実施形態１または実施形態２で説明した接着シート１０のセパレータ３０を剥離したものである。ゲートＰＷＢ９３には半田９１も設けられており、半田９１によって、ゲートＦＰＣ９６はゲートＰＷＢ９３に接着されている。
なお、同様に、回路基板４０のソース側端子領域９９には接着層２０Ａが形成されており、接着層２０Ａによって、半導体素子が設けられたソースＴＣＰ９４は回路基板４０に接着されている。また、ソースＰＷＢ９５にも接着層２０Ｂが形成されており、接着層２０Ｂによって、ソースＴＣＰ９４はソースＰＷＢ９５に接着されている。接着層２０Ａおよび接着層２０Ｂは、いずれも、実施形態１または実施形態２で説明した接着シート１０のセパレータ３０を剥離したものである。ソースＰＷＢ９５には半田９１も設けられており、半田９１によって、ソースＦＰＣ９７はソースＰＷＢ９５に接着されている。
なお、液晶表示装置９０では、ゲートＴＣＰ９２およびソースＴＣＰ９４のいずれにおいても、Ｃｕ配線が形成されたポリイミドフィルムにシリコンＩＣが接続されており、ポリイミドフィルムに設けられた端子を介してシリコンＩＣと回路基板４０、ゲートＰＷＢ９３またはソースＰＷＢ９５とが電気的に接続されている。全てのゲートＴＣＰ９２のそれぞれは、ゲートＰＷＢ９３から直接、信号・電源電圧が供給され、全てのソースＴＣＰ９４のそれぞれは、ソースＰＷＢ９５から直接、信号・電源電圧が供給される。
液晶表示装置９０では、実施形態１〜５のいずれかで説明した基板実装方法と同様に、ゲートＴＣＰ９２が接着層２０Ａおよび接着層２０Ｂを介して回路基板４０およびゲートＰＷＢ９３に実装され、ソースＴＣＰ９４が接着層２０Ａおよび接着層２０Ｂを介して回路基板４０およびソースＰＷＢ９５に実装されている。
また、接着層２０Ａおよび接着層２０Ｂを用いていることにより、ゲートＴＣＰ９２、ソースＴＣＰ９４と、回路基板４０、ゲートＰＷＢ９３、ソースＰＷＢ９５との間に絶縁性粒子が介在しにくくなり、電気的な接続をより確実にすることができる。
この液晶表示装置９０では、ゲートＴＣＰ９２およびソースＴＣＰ９４の基板（テープフィルム）はいずれも弾性率が低く、熱応力に起因する接続不良は発生しにくい。さらに、この液晶表示装置９０では、接着層２０Ａおよび接着層２０Ｂに絶縁性粒子が導入されているので、接着層２０Ａおよび接着層２０Ｂの線膨張係数が小さくなり、接着層２０Ａおよび接着層２０Ｂの線膨張係数とゲートＴＣＰ９２およびソースＴＣＰ９４の線膨張係数との間の差、および、接着層２０Ａおよび接着層２０Ｂの線膨張係数と回路基板４０ならびにゲートＰＷＢ９３およびソースＰＷＢ９５の線膨張係数との間の差が減少するので、熱応力をより減少させることができ、結果として、接着層２０Ａおよび接着層２０Ｂを介する電気的な接続をより確実にすることができる。
また、接着層２０Ａおよび接着層２０Ｂを用いていることにより、ゲートＴＣＰ９２、ソースＴＣＰ９４と、回路基板４０、ゲートＰＷＢ９３、ソースＰＷＢ９５との間に絶縁性粒子が介在しにくくなり、電気的な接続をより確実にすることができる。
一般に、ゲートＴＣＰ９２およびソースＴＣＰ９４のテープフィルムに設けられる端子は硬く、変形しにくいので、ゲートＴＣＰ９２およびソースＴＣＰ９４のテープフィルムに設けられた端子が絶縁性粒子を捕捉すると、ゲートＴＣＰ９２およびソースＴＣＰ９４と、回路基板４０、ゲートＰＷＢ９３およびソースＰＷＢ９５とが、絶縁性粒子によって電気的に接続しなくなるおそれがあるが、絶縁性粒子の平均粒径よりも大きい平均粒径を有する導電性粒子が接着層２０Ａおよび接着層２０Ｂに導入されていると、導電性粒子がゲートＴＣＰ９２およびソースＴＣＰ９４によって捕捉され、ゲートＴＣＰ９２およびソースＴＣＰ９４と、回路基板４０、ゲートＰＷＢ９３およびソースＰＷＢ９５とは、導電性粒子を介して電気的に接続することができる。
なお、上述した説明では、半導体基板がＴＣＰ方式で実装された液晶表示装置を説明したが、本発明はこれに限定されない。半導体基板は、ＣＯＧ方式で実装されてもよい。
以下に、半導体基板がＣＯＧ方式で実装された液晶表示装置について説明する。
図９（ａ）は、半導体基板がＣＯＧ方式で実装された液晶表示装置９０の模式的平面図であり、図９（ｂ）は、図９（ａ）のＡ−Ａ’線断面図である。
図９（ａ）に示すように、回路基板４０のゲート側端子領域９８には、複数のゲートＩＣ９２と、複数のゲートＩＣ９２と電気的に接続されたゲートＦＰＣ９６とが搭載されている。同様に、回路基板４０のソース側端子領域９９には、複数のソースＩＣ９４と、複数のソースＩＣ９４と電気的に接続されたソースＦＰＣ９７とが搭載されている。ゲートＦＰＣ９６およびソースＦＰＣ９７のいずれにも、半導体素子が実装されている。
図９（ｂ）に示すように、回路基板４０のゲート側端子領域９８には、接着層２０Ａが形成されており、接着層２０Ａによって、ゲートＩＣ９２は回路基板４０に接着されている。また、ゲート側端子領域９８には、接着層２０Ｂも形成されており、接着層２０Ｂによって、ゲートＦＰＣ９６は回路基板４０に接着されている。接着層２０Ａおよび接着層２０Ｂは、いずれも、実施形態１または実施形態２で説明した接着シート１０のセパレータ３０を剥離したものである。
また、回路基板４０のソース側端子領域９９には、接着層２０Ａが形成されており、接着層２０Ａによって、ソースＩＣ９４は回路基板４０に接着されている。また、ソース側端子領域９９には、接着層２０Ｂも形成されており、接着層２０Ｂによって、ソースＦＰＣ９７は回路基板４０に接着されている。接着層２０Ａおよび接着層２０Ｂは、いずれも、実施形態１または実施形態２で説明した接着シート１０のセパレータ３０を剥離したものである。
液晶表示装置９０では、実施形態１〜５のいずれかで説明した基板実装方法と同様に、ゲートＩＣ９２およびソースＩＣ９４が回路基板４０にＣＯＧ方式で実装されている。
この液晶表示装置９０では、液晶パネル８０の回路基板４０がガラス基板から形成されており、回路基板４０の線膨張係数はゲートＩＣ９２およびソースＩＣ９４の線膨張係数に比較的近い。また、接着層２０Ａの弾性率は、回路基板４０、ゲートＩＣ９２およびソースＩＣ９４の弾性率よりも小さい。したがって、熱応力に起因する接続不良は発生しにくい。
さらに、この液晶表示装置９０では、接着層２０Ａに絶縁性粒子が導入されているので、接着層２０Ａの線膨張係数が小さくなり、接着層２０Ａの線膨張係数とゲートＩＣ９２およびソースＩＣ９４の線膨張係数との間の差が減少するので、熱応力をより減少させることができ、結果として、接着層２０Ａを介する電気的な接続をより確実にすることができる。
また、液晶表示装置９０では、実施形態１〜５のいずれかで説明した基板実装方法と同様に、ゲートＦＰＣ９６およびソースＦＰＣ９７が回路基板４０に実装されている。
ゲートＦＰＣ９６およびソースＦＰＣ９７の基板はいずれも弾性率が低く、熱応力に起因する接続不良は発生しにくく、さらに、接着層２０Ｂに絶縁性粒子が導入されているので、接着層２０Ｂの線膨張係数が小さくなり、接着層２０Ｂの線膨張係数とゲートＦＰＣ９６およびソースＦＰＣ９７の線膨張係数との間の差が減少するので、熱応力をより減少させることができ、結果として、接着層２０Ｂを介する電気的な接続をより確実にすることができる。
一般に、ゲートＩＣ９２およびソースＩＣ９４に設けられる端子は硬く、変形しにくいので、ゲートＩＣ９２およびソースＩＣ９４に設けられた端子が絶縁性粒子を捕捉すると、ゲートＩＣ９２およびソースＩＣ９４と、回路基板４０とが、絶縁性粒子によって電気的に接続しなくなるおそれがあるが、絶縁性粒子の平均粒径よりも大きい平均粒径を有する導電性粒子が存在していると、ゲートＩＣ９２およびソースＩＣ９４と、回路基板４０とは、導電性粒子を介して電気的に接続することができる。また、同様の理由で、絶縁性粒子の平均粒径よりも大きな平均粒径を有する導電性粒子が接着層２０Ｂに導入されていることが好ましい。
また、接着層２０Ａおよび接着層２０Ｂを用いていることにより、ゲートＩＣ９２、ソースＩＣ９４、ゲートＦＰＣ９６、ソースＦＰＣ９７と回路基板４０との間に絶縁性粒子が介在しにくくなり、電気的な接続をより確実にすることができる。
なお、上述した説明では、半導体基板がＴＣＰ方式およびＣＯＧ方式で実装された液晶表示装置を説明したが、本発明による液晶表示装置はこれに限定されない。半導体基板はＣＯＢ方式で実装されてもよい。
以下に、半導体基板がＣＯＢ方式で実装されたＰＷＢを備える液晶表示装置について説明する。
図１０は、半導体基板がＣＯＢ方式で実装されたＰＷＢを備える液晶表示装置９０の模式的平面図である。
図１０に示すように、液晶表示装置９０では、回路基板４０のゲート側端子領域９８の周囲にのみ、硬質基板であるＰＷＢ９３が配置されている。回路基板４０のゲート側端子領域９８には、半導体素子が設けられたＩＣ８５が配置されている。ＩＣ８５は、ＣＯＧ方式でゲート側端子領域９８に実装されている。半導体素子が設けられたコントローラＩＣ（または電源ＩＣ）８６は、ＣＯＢ方式でＰＷＢ９３に実装されている。コントローラＩＣ（または電源ＩＣ）８６は、ＦＰＣ９６を介してＩＣ８５と電気的に接続している。コントローラＩＣ（または電源ＩＣ）８６には、金から形成された端子が設けられている。チップ電子部品７２は、半田によってＰＷＢ９３に実装されている。
この液晶表示装置９０では、回路基板４０の１つの辺の近傍にＦＰＣ９６およびＩＣ８５、８６を配置しており、液晶表示装置を携帯電話やＰＤＡなどの小型モジュールに好適に用いることができる。
液晶表示装置９０では、ＩＣ８６の弾性率は、例えば、ＦＰＣ、ＴＣＰなどの弾性率よりも高い。また、ＰＷＢ９３は硬質基板であり、その線膨張係数は、ＩＣ８６を構成するシリコンの線膨張係数よりもかなり大きく、接着層の弾性率は、ＰＷＢ９３およびＩＣ８６の弾性率よりも小さい。したがって、ＩＣ８６をＣＯＢ方式でＰＷＢ９３に実装する場合、ＣＯＧ方式の場合よりも熱応力が大きくなり、熱応力に起因する接続不良が発生しやすい。
しかしながら、液晶表示装置９０では、実施形態１〜５のいずれかで説明した基板実装方法と同様の方法で、ＩＣ８６が接着層を介してＰＷＢ９３に実装され、接着層に絶縁性粒子が導入されているため、接着層の線膨張係数を小さくすることができ、それにより、接着層の線膨張係数とＩＣ８６との線膨張係数との間の差、ひいては、接着層とＩＣ８６との界面における応力を減少させることができ、接着層を介する電気的な接続を確実にすることができる。
また、実施形態１〜５のいずれかで説明した接着層を用いていることにより、ＩＣ８６とＰＷＢ９３との間に絶縁性粒子が介在しにくくなり、電気的な接続をより確実にすることができる。
また、液晶表示装置９０では、半導体基板に設けられた端子は金から形成されているため、この端子が絶縁性粒子を捕捉しても、押し付けられると、ある程度変形するので、電気的な接続を行うことができる。したがって、接着層に導電性粒子を導入しなくても、電気的な接続をより確実に行うことができる。
なお、この液晶表示装置９０でも、絶縁性粒子の平均粒径よりも大きな平均粒径を有する導電性粒子が接着層に導入されていると、金から形成された端子が絶縁性粒子を捕捉した後、押し付けられたとき、端子の変形が不十分であっても、確実に電気的な接続を行うことができる。
なお、上述した説明では、表示装置が液晶表示装置である実施形態を説明したが、本発明はこれに限定されない。本発明は、ＰＤＰ、有機ＥＬまたは無機ＥＬなど様々な表示装置に好適に使用される。
以上のように、本実施形態によれば、電気的な接続がより確実であり、かつ、デバイスが剥離しにくい表示装置を作製することができる。
本発明によれば、絶縁性粒子を有する接着層で回路基板と半導体基板とを接着した基板実装構造を作製したときに、接着層から回路基板および半導体基板を剥離しにくくし、また、回路基板の端子と半導体基板のバンプとの間の電気的な接続をより確実にすることができる。
本発明によると、半導体チップを実装した半導体装置、例えば、表示装置の歩留まりまたは信頼性を向上することができる。
本発明による基板実装構造の第１の実施形態の断面図である。 本発明による基板実装構造の作製方法の第１の実施形態を説明するための図であり、（ａ）は回路基板の模式的断面図であり、（ｂ）は接着シートの模式的断面図であり、（ｃ）は接着シートを貼り付けた回路基板の模式的断面図であり、（ｄ）は半導体基板の模式的断面図であり、（ｅ）はセパレータを接着層から剥離したことを示す模式的断面図であり、（ｆ）は接着層に半導体基板を貼り付けたことを示す模式的断面図である。 本発明による基板実装構造の第２の実施形態の断面図である。 本発明による基板実装構造の第３の実施形態の断面図である。 本発明による基板実装構造の第４の実施形態の断面図である。 本発明による基板実装構造の第５の実施形態の断面図である。 本発明による表示装置に用いられる液晶パネルの模式的斜視図である。 本発明による、半導体基板をＴＣＰ方式で実装する液晶表示装置を説明するための図であり、（ａ）は半導体基板をＴＣＰ方式で実装する液晶表示装置の平面図であり、（ｂ）はＡ−Ａ’線断面図である。 本発明による、半導体基板をＣＯＧ方式で実装する液晶表示装置を説明するための図であり、（ａ）は半導体基板をＣＯＧ方式で実装する液晶表示装置の平面図であり、（ｂ）はＡ−Ａ’線断面図である。 本発明による、半導体基板をＣＯＢ方式で実装する液晶表示装置の平面図である。 従来の基板実装構造を示す模式的断面図である。 従来の基板実装構造の模式的平面図である。
符号の説明
１０ 接着シート
２０ 接着層
２０ａ 第１の主面
２０ｂ 第２の主面
２１ 樹脂
２２ 絶縁性粒子
２３ 導電性粒子
３０ セパレータ
４０ 回路基板
４１ 主面
４２ 端子
５０ 半導体基板
５１ 主面
５２ 端子

Claims (14)

  1. 第１の端子が設けられた第１の基板と、
    第２の端子が設けられた第２の基板と、
    前記第１の端子と前記第２の端子とが電気的に接続するように前記第１の基板と前記第２の基板とを接着する接着層と
    を備え、
    前記接着層は、樹脂と、前記樹脂中に分散された絶縁性粒子とを有し、
    前記絶縁性粒子は、所定の平均粒径を有し、
    前記第１の端子は、前記第１の端子から前記第２の端子への電気的な経路において、前記第２の端子に最も近い最近接部分を有し、
    前記最近接部分は、前記絶縁性粒子の前記所定の平均粒径よりも短い幅を有する、基板実装構造。
  2. 前記最近接部分は、前記幅に直交する方向に奥行きを有し、前記奥行きは、前記絶縁性粒子の前記所定の平均粒径よりも短い、請求項１に記載の基板実装構造。
  3. 前記第１の基板は、前記第１の端子が設けられた主面を有し、
    前記第１の端子は、前記第１の基板の前記主面側に位置する底面を有し、
    前記底面は、前記最近接部分の前記幅よりも大きな幅を有する、請求項１に記載の基板実装構造。
  4. 前記第１の端子は、前記最近接部分の前記幅および前記底面の前記幅によって規定された面を有し、
    前記面は、台形の形状を有する、請求項３に記載の基板実装構造。
  5. 前記第１の端子は、互いに分離された複数の分離部を有し、
    前記最近接部分は、前記複数の分離部のそれぞれに対応する分離最近接部分を有し、
    前記複数の分離部のうちの１つの分離部と前記複数の分離部のうちの前記１つの分離部に隣接する他の分離部との間の距離は、前記絶縁性粒子の前記所定の平均粒径よりも長い、請求項１に記載の基板実装構造。
  6. 前記第１の基板は、前記第１の端子が設けられた主面を有し、
    前記複数の分離部は、前記第１の基板の前記主面に設けられている、請求項５に記載の基板実装構造。
  7. 前記第１の端子は、前記複数の分離部に連結された本体部をさらに有する、請求項５に記載の基板実装構造。
  8. 前記接着層は、前記樹脂中に分散された導電性粒子をさらに有する、請求項１に記載の基板実装構造。
  9. 前記接着層中の単位体積あたりの前記導電性粒子の数は、前記接着層中の単位体積あたりの前記絶縁性粒子の数よりも大きい、請求項８に記載の基板実装構造。
  10. 前記第１の端子は、互いに分離された複数の分離部を有し、
    前記最近接部分は、前記複数の分離部のそれぞれに対応する分離最近接部分を有し、
    前記導電性粒子は、所定の平均粒径を有し、
    前記複数の分離部のうちの１つの分離部と前記複数の分離部のうちの前記１つの分離部に隣接する他の分離部との間の距離は、前記絶縁性粒子の前記所定の平均粒径よりも長く、前記導電性粒子の前記所定の平均粒径よりも短い、請求項８に記載の基板実装構造。
  11. 第１の端子が設けられた第１の基板と、
    第２の端子が設けられた第２の基板と、
    前記第１の端子と前記第２の端子とが電気的に接続するように前記第１の基板と前記第２の基板とを接着する接着層と
    を備え、
    前記接着層は、樹脂と、前記樹脂中に分散された絶縁性粒子とを有し、
    前記第１の端子は、互いに分離された複数の分離部を有し、
    前記最近接部分は、前記複数の分離部のそれぞれに対応する分離最近接部分を有し、
    前記絶縁性粒子は所定の平均粒径を有し、
    前記複数の分離部のうちの１つの分離部と前記複数の分離部のうちの前記１つの分離部に隣接する他の分離部との間の距離が、前記絶縁性粒子の前記所定の平均粒径よりも長くなるように、前記第１の端子が構成されている、基板実装構造。
  12. 前記第１の基板は、前記第１の端子が設けられた主面を有し、
    前記複数の分離部は、前記第１の基板の前記主面に設けられている、請求項１１に記載の基板実装構造。
  13. 前記第１の端子は、前記複数の分離部に連結された本体部をさらに有する、請求項１１に記載の基板実装構造。
  14. 請求項１から１３のいずれかに記載の基板実装構造を備えた表示装置。
JP2005094425A 2005-03-29 2005-03-29 基板実装構造および表示装置 Pending JP2006278637A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005094425A JP2006278637A (ja) 2005-03-29 2005-03-29 基板実装構造および表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005094425A JP2006278637A (ja) 2005-03-29 2005-03-29 基板実装構造および表示装置

Publications (1)

Publication Number Publication Date
JP2006278637A true JP2006278637A (ja) 2006-10-12

Family

ID=37213094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005094425A Pending JP2006278637A (ja) 2005-03-29 2005-03-29 基板実装構造および表示装置

Country Status (1)

Country Link
JP (1) JP2006278637A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016152441A1 (ja) * 2015-03-20 2016-09-29 デクセリアルズ株式会社 異方性接続構造体

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016152441A1 (ja) * 2015-03-20 2016-09-29 デクセリアルズ株式会社 異方性接続構造体
JP2016178226A (ja) * 2015-03-20 2016-10-06 デクセリアルズ株式会社 異方性接続構造体
KR20170113621A (ko) * 2015-03-20 2017-10-12 데쿠세리아루즈 가부시키가이샤 이방성 접속 구조체
CN107409467A (zh) * 2015-03-20 2017-11-28 迪睿合株式会社 各向异性连接构造体
CN107409467B (zh) * 2015-03-20 2019-08-06 迪睿合株式会社 各向异性连接构造体
KR102092615B1 (ko) * 2015-03-20 2020-03-24 데쿠세리아루즈 가부시키가이샤 이방성 접속 구조체
TWI708413B (zh) * 2015-03-20 2020-10-21 日商迪睿合股份有限公司 各向異性連接構造體及各向異性連接構造體之製造方法

Similar Documents

Publication Publication Date Title
JP4968665B2 (ja) フラットディスプレイパネル及び接続構造
JP2000133672A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN103140052B (zh) 电子模块
JP2002198395A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005191156A (ja) 電気部品内蔵配線板およびその製造方法
US7851904B2 (en) Semiconductor device, method for manufacturing the same, and semiconductor device mounting structure
JP2008218758A (ja) 電子回路実装構造体
WO2000026959A1 (en) Semiconductor device, method of manufacture thereof, circuit board and electronic device
KR101052633B1 (ko) 전기적 단락을 방지하기 위한 전기적 접합 구조물 및 그 제조방법
JP2006278637A (ja) 基板実装構造および表示装置
JP2004193277A (ja) 配線基板およびこれを有する電子回路素子
JP2004134653A (ja) 基板接続構造およびその基板接続構造を有する電子部品の製造方法
JP5333220B2 (ja) 半導体装置の実装構造及び半導体装置の実装方法
KR100946597B1 (ko) 눌림 특성이 우수한 도전성 입자 구조체와 그의 제조방법및 이를 이용한 이방성 도전 필름
JP2009266972A (ja) 積層型半導体モジュール及びその製造方法
KR101008824B1 (ko) 고분자 입자가 부착된 전극을 구비한 반도체 디바이스 및이를 이용한 반도체 패키지
JP4699089B2 (ja) チップオンフィルム半導体装置
JP2006278413A (ja) 半導体基板実装構造、表示装置、接着シートおよび基板実装方法
US20120103666A1 (en) Electronic device and method of manufacturing the same
KR100761596B1 (ko) 돌기형 전극을 구비한 반도체 디바이스 및 이를 이용한반도체 패키지
KR100877264B1 (ko) 저압 본딩용 전극을 구비한 반도체 디바이스 및 이를이용한 반도체 패키지
JP4310631B2 (ja) 半導体装置、回路基板並びに電子機器
JP2005259924A (ja) 半導体装置、半導体装置の実装構造およびそれを備える電子機器ならびに表示装置
KR20090106777A (ko) 도전성 입자가 부착된 전극을 구비한 연성회로기판 및테이프 캐리어 패키지
JP2003152021A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器