KR100877264B1 - 저압 본딩용 전극을 구비한 반도체 디바이스 및 이를이용한 반도체 패키지 - Google Patents

저압 본딩용 전극을 구비한 반도체 디바이스 및 이를이용한 반도체 패키지 Download PDF

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Abstract

본 발명은 무른 금속층이 형성된 전극을 구비한 반도체 디바이스 및 반도체 패키지에 관한 것이다.
본 발명에 따르면, 반도체 실장 기술에 이용되는 접착 필름의 상면 또는 하면에 접속(Bonding)되고, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 전극을 구비한 반도체 디바이스에 있어서, 상기 접착 필름의 접속면과 대향하는 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스가 개시된다.
전극, 접착, 필름, 반도체, 저압 본딩

Description

저압 본딩용 전극을 구비한 반도체 디바이스 및 이를 이용한 반도체 패키지{Semiconductor device having electrode for low pressure bonding and Semiconductor package using the same}
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술 사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 종래 기술에 따른 이방성 도전 필름을 이용한 반도체 디바이스 간의 전기적 접속을 설명하기 위한 분해 단면도이다.
도 2는 종래 기술에 따른 이방성 도전 필름을 이용한 반도체 디바이스 간의 전기적 접속을 설명하기 위한 접속 단면도이다.
도 3 내지 도 5는 종래의 이방성 도전 필름을 이용한 반도체 디바이스 간의 접속시 도전성 입자의 눌림 정도에 따른 상태 변화를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 제 1 반도체 디바이스의 전극을 도시하는 사시도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지의 전극 부분을 확대 도 시한 부분 확대도이다.
<도면의 주요 참조 부호에 대한 설명>
100...제 1 반도체 디바이스 110...제 1 전극
200...제 2 반도체 디바이스 210...제 2 전극
111,211...무른 금속층 112,212...코팅층
300...이방성 도전 필름 350...도전성 입자
본 발명은 무른 금속층이 형성된 전극을 구비한 반도체 디바이스에 관한 것으로서, 보다 상세하게는 반도체 실장 기술에서 저압의 압착 공정을 이용하고도 접착 필름에 의해 상호 접속되는 반도체 디바이스 간의 전기적 접속 신뢰성을 향상시킬 수 있는 저압 본딩용 무른 금속층이 형성된 전극을 구비한 반도체 디바이스 및 이를 이용한 반도체 패키지에 관한 것이다.
일반적으로, 반도체 실장 기술을 이용한 배선 기판(Substrate) 및 마이크로칩(Microchip)의 전기적 접속은 이방성 도전 필름에 의해 이루어진다. 이방성 도전 필름(Anistropic Conductive Film : ACF)은 기판의 재질이 특수하거나 신호 배선의 피치가 세밀하여 배선 기판과 마이크로칩을 솔더링(Soldering) 방식으로 부착할 수 없을 경우에 사용하는 필름형 접속 재료이다. 즉, 마이크로칩의 전극과 배선 기판의 전극은 미소한 피치 간격으로 형성되어 있기 때문에 납땜 등의 수단을 사용하는 것이 곤란하며, 이러한 이유로 배선 기판 및 마이크로칩을 포함하는 반도체 디바이스(Semiconductor Device) 상호간을 전기적으로 접속하는 이방성 도전 필름이 사용된다.
이러한 이방성 도전 필름은 열에 의해 경화되는 접착제와 그 내부에 미세한 도전구(導電救)를 혼합시킨 접착층의 편면 또는 양면에 접착층의 면적과 동일한 박리 필름을 형성한다. 여기서, 접착층은 고온의 압력을 가하면 회로 패턴의 패드가 맞닿는 부분의 도전볼이 파괴되면서 파괴된 도전볼이 패드간의 통전(예컨데, LCD 패널의 IT0 전극과 FPC 전극간의 통전)을 하게 되고, 패드 부분외의 요철면에 나머지 접착제가 충진 및 경화되어 서로 절연을 유지하며 접착되도록 한다.
최근, 이방성 도전 필름은 LCD 패널의 접속 재료로서 널리 사용되고 있으며, 휴대폰이나 컴퓨터에 사용되는 액정표시장치(LCD)용 드라이버 집적회로칩(Driver IC Chip)과 LCD 패널을 상호 접속시키는 실장 기술에 널리 애용된다.
도 1 및 도 2는 종래 기술에 따른 이방성 도전 필름을 이용한 반도체 디바이스 간의 전기적 접속을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 이방성 도전 필름(30)은 절연성 접착제(40)에 도전성 입자(50)를 분산시킨 것으로서, 반도체 디바이스(10, 20) 사이에 개재된다. 이때, 소정의 온도와 압력으로 열 압착하는 가압착(Pre-Bonding) 및 본압착(Post-Bonding)에 의해 상기 반도체 디바이스(10, 20)는 이방성 도전 필름(30)에 의해 견고하게 적층됨과 동시에 전기적으로 접속된다.
도 2에 도시된 바와 같이, 반도체 디바이스(10, 20)의 전기적 접속은 도전성 입자(50)가 대향하는 두 전극(11, 21) 사이에 개재됨으로써 이루어진다. 이때, 이웃하는 전극과 전극 사이에는 상호 이격된 도전성 입자로 인해 절연성이 유지된다. 즉, X-Y 평면상으로는 절연성이 유지되고 Z축으로는 도전성이 유지된다.
이때, 도전성 입자(50)는 압착 공정을 통해 두 전극(11, 21) 사이에서 압력을 받아 눌려지게 되며 일정 수준 눌려진 상태에서 접착제(40)의 경화가 진행된 후 두 전극(11, 21)과 일정 부분 접촉면적을 유지하여야 한다. 이러한 기존의 반도체 디바이스(10, 20)에서 압착 공정 후 전극(11, 21) 사이에 위치한 도전성 입자의 눌림 상태를 도 3 내지 도 5를 통해 살펴보기로 한다.
먼저, 도 3은 도전성 입자(50)가 잘 눌리지는 않았으나 열압착 직후 두 전극(11, 21)과 점접촉을 하고 있으나, 신뢰성 테스트시 접착제의 팽창 또는 수축으로 인해 두 전극(11, 21) 사이에 단락의 우려가 있다.
도 4는 도전성 입자(50)의 회복률 내에서 도전성 입자(50)가 잘 눌려 두 전극(11, 21)과 일정면적의 안정한 접촉을 유지하고 있으며, 접착제의 경화밀도가 도전성 입자(50)의 회복률을 지지할 만큼 충분한 상태로 가장 이상적이고 안정적이고, 신뢰성 테스트시 접착제의 팽창 또는 수축에도 우수한 접속저항을 유지한다.
도 5는 도전성 입자(50)의 회복률을 초과하는 압력으로 도전성 입자(50)가 두 전극(11, 21) 사이에서 과도하게 눌린 상태로 신뢰성 테스트시 접착제의 팽창 또는 수축에 도전성 입자(50)가 회복되지 못하여 접촉면을 유지하기가 어렵게 되어 단락의 우려가 있다.
종합하면, 도 3에서와 같이 저압에서는 도전성 입자가 제대로 눌리지 않으며 설령 점접촉을 유지한 상태라도 우수한 신뢰성을 기대할 수 없고, 도 5에서와 같은 고압의 경우는 도전성 입자의 회복 불능으로 인해 역시 우수한 신뢰성을 기대할 수 없다. 또한 일반적으로 고분자 레진이나 접착제의 경우 높은 압력에서 버블 및 셀 갭(Cell Gap) 감소로 인한 접착력 감소를 야기하므로 도전성 입자의 눌림을 위해 과도하게 압력을 높이기도 어려운 실정이다.
따라서, 압착 공정시에는 도 4와 같은 상태가 되도록 두 전극 사이에 최적화된 압력을 가해야 하는데, 이방성 도전 필름의 구성 요소인 접착 성분에 따라 전극간에 개재되는 도전성 입자의 눌림 강도가 일정치 않아 해당 압력을 일정하게 가하기가 어려운 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 반도체 디바이스에 구비된 전극을 구조적으로 개선하여, 반도체 패키징시 일반적으로 용이한 저압 본딩 공정으로도 반도체 디바이스의 전극간 접속 신뢰도를 향상시킬 수 있는 저압 본딩용 전극을 구비한 반도체 디바이스 및 이를 이용한 반도체 패키지를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 첨부된 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 저압 본딩용 전극을 구비 한 반도체 디바이스는, 반도체 실장 기술에 이용되는 접착 필름의 상면 또는 하면에 접속(Bonding)되고, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 전극을 구비한 반도체 디바이스에 있어서, 상기 접착 필름의 접속면과 대향하는 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된 것을 특징으로 한다.
바람직하게, 상기 전극의 무른 금속층 외표면에는 도금제가 도금된 코팅층이 더 형성다. 또한, 상기 코팅층은 상기 무른 금속층의 외표면에 상기 도금제로서 금(Au)이 도금되어 형성된다. 아울러, 상기 무른 금속층은, 모스경도 2.5 이하의 금(Au) 또는 그에 상응하는 합금으로 이루어지고, 상기 무른 금속층은 도전율 1.0*e^7 지멘스매미터(S/M)인 합금으로 이루어지며, 두께는 상기 접착 필름에 포함된 도전성 입자 크기의 1/4 미만의 크기를 만족한다.
본 발명에 따르면, 상기 접착 필름은 도전성 입자를 포함한 접착 수지 혼합물로 이루어진 이방성도전 필름(ACF: Anisotropic Conductive Film)이다. 바람직하게, 상기 전극은 스트랩(Strap) 전극 또는 범프(Bump) 전극이다.
본 발명에 있어서, 상기 반도체 디바이스는 배선 기판(Substrate) 또는 마이크로칩(Microchip)이다.
본 발명의 다른 측면에 따르면, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 제 1 전극을 구비한 제 1 반도체 디바이스; 상기 제 1 전극과 동일한 패턴으로 다수 배열된 제 2 전극을 구비한 제 2 반도체 디바이스; 및 상기 제 1 및 제 2 반도체 디바이스 사이에 개재되어 제 1 및 제 2 전극을 접속(Bonding)하는 접착 필 름;을 포함하고, 상기 접착 필름에 의해 미세 피치 영역은 절연 접속되고 전극 접속 영역은 저압에서도 도전성 입자와 전극 사이의 접촉면을 확보하며 통전 접속되도록, 상기 접착 필름의 접속면과 대향하는 제 1 또는 제 2 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게, 상기 제 1 전극은 범프(Bump) 전극이고, 상기 제 1 반도체 디바이스는 마이크로칩(Microchip)이다.
또한, 상기 제 2 전극은 스트랩(Strap) 전극이고, 상기 제 2 반도체 디바이스는 배선 기판(Substrate)이다.
본 발명에 따르면, 상기 접착 필름의 접속면과 대향하는 제 1 및 제 2 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따러서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명에 따른 반도체 디바이스(Semiconductor Device)는 배선 기판(Substrate) 및 마이크로칩(Microchip)으로 분류되며, 접착 필름을 이용하여 배선 기판상에 마이크로칩을 실장하는 반도체 패키지는 COF(Chip On Film), COG(Chip On Glass), COB(Chip On Board), TAB(Tape Automated Bonding) 및 TCP(Tape Carrier Package)를 포함하는 반도체 실장 기술에 의해 구현된다.
이때, 본 발명에 따른 반도체 디바이스는 접착 필름에 대향하는 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성되어, 접착 필름인 이방성도전필름(ACF: Anistropic Conductive Film)을 이용하여 본딩시에 도전성 입자가 눌리지 않는 저압에서도 도전성 입자와 전극 사이의 접촉면을 확보할 수 있게 되는데, 도 6 및 도 7을 참조로 저압 본딩용 전극을 구비한 반도체 디바이스를 설명하면 다음과 같다.
도 6에 도시된 바와 같이, 상기 반도체 패키지는 제 1 전극(110)을 구비한 제 1 반도체 디바이스(100), 제 2 전극(210)을 구비한 제 2 반도체 디바이스(200) 및 상기 제 1 및 제 2 반도체 디바이스(100, 200) 사이에 개재되어 제 1 및 제 2 전극(110, 210)을 전기적으로 접속(Bonding)하는 접착 필름(300)을 포함한다.
상기 제 1 반도체 디바이스(100)는 반도체 실장 공정에 의해 제 2 반도체 디바이스(200)상에 실장되는 마이크로칩이며, 상기 제 1 전극(110)은 소정 패턴의 미세 피치(Pitch)로 다수 배열된 범프(Bump) 전극이다.
상기 제 2 반도체 디바이스(200)는 반도체 실장 공정에 의해 제 1 반도체 디 바이스(100)와 전기적으로 접속되는 배선 기판이며, 상기 제 2 전극(210)은 제 1 전극(110)과 동일한 패턴으로 다수 배열된 스트랩(Strap) 전극이다.
상기 접착 필름(300)은 도전성 입자(350)가 포함된 접착 수지 혼합물로 이루어진 이방성 도전 필름(ACF)이며, 열가소성 또는 열경화성 접착 수지의 특성을 구비한다. 본 발명의 실시예에서, 상기 접착 필름(300)은 반도체 실장을 위한 압착 공정에서 가해지는 열 및 압력에 의해 제 1 및 제 2 반도체 디바이스 사이에서 용융 접착된다. 이러한 이방성 도전 필름(300)은 절연성 접착제에 도전성 입자(350)를 분산시킨 것으로서, 피접속부재 사이에 개재되어 열압착되고, 이로써 대향하는 단자 사이에 접촉되는 도전성 입자(350)를 통해 전기적 접속이된다. 즉, 이방성 도전 필름(10)은 x-y 평면상으로는 절연성이 유지되고 z축으로는 도전성을 갖는 접속재료이다.
본 발명의 실시예에서, 상기 접착 필름(300)의 접속면에 대향하고, 제 2 전극(210)과 전기적으로 접속하는 제 1 전극(110)의 일측면에 상기 제 1 전극(110)보다 경도가 낮은 금속재질로 이루어진 무른 금속층(111)이 형성되는데, 상기 제 1 전극(110)의 일측면 상에 무른 금속층을 형성하여 반도체 실장을 위한 접착 필름(300)의 가압착(Pre-Bonding) 및 본압착(Post-Bonding)시 도전성 입자(350)가 눌림과 함께 상기 무른 금속층(111)으로 함몰되어 들어가게 되어 전극과의 접촉면을 확보할 수 있도록 한다. 이때, 상기 무른 금속층(111)과 도전성 입자(350)의 접촉면을 제외한 나머지 영역은 접착 필름의 접착력에 의해 절연 접속된다.
여기서, 상기 무른 금속층(111)의 재질은 모스경도 2.5 이하의 금(Au) 또는 그에 상응하는 합금이 이용된다. 모스경도 2.5가 초과하는 재질은 저압의 압착 공정시에 전도성 입자(350)가 무른 금속층(111)으로 함몰되어 들어가기 힘들어 저압 공정에서도 접촉면을 확보할 수 있도록 2.5 이하의 모스경도를 갖는 재질을 이용하는 것이 적당하다.
또한, 상기 무른 금속층(111)의 두께는 해당 금속의 저항에 따라 조절될 수 있다. 예를들어, 상기 무른 금속층(111)의 재질이 도전율 1.0*e^7 지멘스매미터(S/M)인 금속합금의 경우 그 두께는 도전성 입자(350) 크기의 1/4 미만인 것이 바람직하다.
상기 제 1 전극(110)에 구비된 무른 금속층(111)의 외표면에는 도 7에 도시된 바와 같이 도금제가 도금된 코팅층(112)이 더 형성되어 있을 수 있다. 이러한 도금제로는 금(Au)이 이용될 수 있다. 이때, 상기 금 도금으로 형성된 코팅층(112)에 의해 전극의 전기 전도도가 향상됨은 자명하다.
한편, 전술한 반도체 패키지에서 무른 금속층(111)이 제 1 반도체 디바이스에 구비된 제 1 전극이 아닌 제 2 반도체 디바이스에 구비된 제 2 전극에 형성될 수 있다. 또한, 반도체 패키징시 제 1 전극 또는 제 2 전극 중 선택된 어느 하나의 전극에만 무른 금속층(111)을 형성하여 제 1 및 제 2 반도체 디바이스를 패키징하는 것으로 한정하지 않고 예컨데, 무른 금속층(111)을 제 1 전극 및 제 2 전극에 모두 형성하여 제 1 및 제 2 반도체 디바이스를 패키징할 수 있다. 이러한 반도체 패키지의 다른 예를 도 8을 통해 설명하기로 한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지의 전극 부분을 확대 도 시한 부분 확대도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지는 제 1 및 제 2 반도체 디바이스(100, 200)의 압착(본딩)시 도전성 입자(350)에 접촉하는 제 1 전극(110) 및 제 2 전극(210)에 각각 무른 금속층(111, 211)이 형성된다. 또한, 상기 각각의 무른 금속층(111, 211)은 도금제로 도금된 코팅층(112, 212) 역시 각각 형성된다. 도면에서와 같이, 압착(본딩) 후에는 도전성 입자(350)가 제 1 전극(110) 및 제 2 전극(210)에 의해 눌리게 되며, 이때 각각의 전극에 형성된 무른 금속층(111, 211)은 도전성 입자(350)에 의해 함몰되어 결국 전극과 도전성 입자(350)의 접촉면적을 확보할 수 있고 이로 인해 제 1 전극(110)과 제 2 전극(210) 사이의 안정적인 도통을 유지할 수 있다. 따라서 저압 본딩 공정으로 압착을 할 경우에도 우수한 접속저항 신뢰도를 유지할 수 있고, 전극변형, 버블, 접착력 감소 등의 문제를 방지할 수 있다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
상술한 바와 같이, 본 발명은 반도체 디바이스에 구비된 전극의 표면에 무른 금속층을 형성함으로써, 반도체 패키징시 도전성 입자와 전극 사이의 접촉면을 안정적으로 확보할 수 있어 반도체 디바이스 간의 전극 접속 신뢰도를 향상시킬 수 있는 효과를 제공한다.
또한, 종래의 압착 공정시 도전성 입자가 잘 눌리지 않아 공정 조건에서 제외되었던 저압을 이용한 공정으로도 반도체 디바이스 간의 안정적인 접속 신뢰 수준을 확보할 수 있는 효과를 제공한다.
아울러, 압착 공정시 저압을 이용하여 작업하게 됨으로써 고압 공정에서 문제시되었던 전극변형, 버블, 접착력 감소 등의 문제들을 해결할 수 있는 효과가 있다.

Claims (19)

  1. 반도체 실장 기술에 이용되는 접착 필름의 상면 또는 하면에 접속(Bonding)되고, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 전극을 구비한 반도체 디바이스에 있어서,
    상기 접착 필름의 접속면과 대향하는 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 전극의 무른 금속층 외표면에는 도금제가 도금된 코팅층이 더 형성된 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 코팅층은 상기 무른 금속층의 외표면에 상기 도금제로서 금(Au)이 도금되어 형성된 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 무른 금속층은, 모스경도 2.5 이하의 금(Au) 또는 모스경도 2.5 이하의 금속합금으로 이루어진 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 무른 금속층은 도전율 1.0*e^7 지멘스매미터(S/M)인 합금으로 이루어지며, 두께는 상기 접착 필름에 포함된 도전성 입자 크기의 1/4 미만인 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 접착 필름은 도전성 입자를 포함한 접착 수지 혼합물로 이루어진 이방성도전 필름(ACF: Anisotropic Conductive Film)인 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 전극은 스트랩(Strap) 전극 또는 범프(Bump) 전극인 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 반도체 디바이스는 배선 기판(Substrate) 또는 마이크로칩(Microchip)인 것을 특징으로 하는 저압 본딩용 전극을 구비한 반도체 디바이스.
  9. 소정 패턴의 미세 피치(Pitch)로 다수 배열된 제 1 전극을 구비한 제 1 반도 체 디바이스;
    상기 제 1 전극과 동일한 패턴으로 다수 배열된 제 2 전극을 구비한 제 2 반도체 디바이스; 및
    상기 제 1 및 제 2 반도체 디바이스 사이에 개재되어 제 1 및 제 2 전극을 접속(Bonding)하는 접착 필름;을 포함하고,
    상기 접착 필름에 의해 미세 피치 영역은 절연 접속되고 전극 접속 영역은 저압에서도 도전성 입자와 전극 사이의 접촉면을 확보하며 통전 접속되도록, 상기 접착 필름의 접속면과 대향하는 제 1 또는 제 2 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 전극은 범프(Bump) 전극인 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제 1 반도체 디바이스는 마이크로칩(Microchip)인 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제 2 전극은 스트랩(Strap) 전극인 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 제 2 반도체 디바이스는 배선 기판(Substrate)인 것을 특징으로 하는 반도체 패키지.
  14. 제 9 항에 있어서,
    상기 접착 필름은 도전성 입자를 포함한 접착 수지 혼합물로 이루어진 이방성도전 필름(ACF: Anisotropic Conductive Film)인 것을 특징으로 하는 반도체 패키지.
  15. 제 9 항에 있어서,
    상기 접착 필름의 접속면과 대향하는 제 1 및 제 2 전극의 일측면에 상기 전극보다 경도가 낮은 금속재질로 이루어진 무른 금속층이 형성된 것을 특징으로 하는 반도체 패키지.
  16. 제 9 항에 있어서,
    상기 무른 금속층은 모스경도 2.5 이하의 금(Au) 또는 모스경도 2.5 이하의 금속합금으로 이루어진 것을 특징으로 하는 반도체 패키지.
  17. 제 9 항에 있어서,
    상기 무른 금속층은 도전율 1.0*e^7 지멘스매미터(S/M)인 합금으로 이루어지며, 두께는 상기 접착 필름에 포함된 도전성 입자 크기의 1/4 미만인 것을 특징으로 하는 반도체 패키지.
  18. 제 9 항에 있어서,
    상기 전극의 무른 금속층 외표면에는 도금제가 도금된 코팅층이 더 형성된 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 코팅층은 상기 무른 금속층의 외표면에 상기 도금제로서 금(Au)이 도금되어 형성된 것을 특징으로 하는 반도체 패키지.
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