JP2003152022A - 接着部材、半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
接着部材、半導体装置及びその製造方法、回路基板並びに電子機器Info
- Publication number
- JP2003152022A JP2003152022A JP2001349142A JP2001349142A JP2003152022A JP 2003152022 A JP2003152022 A JP 2003152022A JP 2001349142 A JP2001349142 A JP 2001349142A JP 2001349142 A JP2001349142 A JP 2001349142A JP 2003152022 A JP2003152022 A JP 2003152022A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- adhesive member
- semiconductor device
- filler
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Adhesive Tapes (AREA)
- Adhesives Or Adhesive Processes (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 良好な電気的接続が得られる接着部材、半導
体装置及びその製造方法、回路基板並びに電子機器を提
供することにある。 【解決手段】 半導体装置は、バンプ２２を有する半導
体チップ２０と、半導体チップ２０と対向してバンプ２
２と電気的に接続する配線パターン３２が形成された基
板３０と、絶縁性のフィラー（例えばシリカフィラー１
４）を含む第１の層１１と絶縁性のフィラーを含まない
第２の層１２とを含む接着部材１０と、を有する。接着
部材１０は、半導体チップ２０と基板３０との間に配置
されている。バンプ２２及び配線パターン３２が電気的
に接続する部分は、接着部材１０の第２の層１２の内部
に位置してなる。
体装置及びその製造方法、回路基板並びに電子機器を提
供することにある。 【解決手段】 半導体装置は、バンプ２２を有する半導
体チップ２０と、半導体チップ２０と対向してバンプ２
２と電気的に接続する配線パターン３２が形成された基
板３０と、絶縁性のフィラー（例えばシリカフィラー１
４）を含む第１の層１１と絶縁性のフィラーを含まない
第２の層１２とを含む接着部材１０と、を有する。接着
部材１０は、半導体チップ２０と基板３０との間に配置
されている。バンプ２２及び配線パターン３２が電気的
に接続する部分は、接着部材１０の第２の層１２の内部
に位置してなる。
Description
【０００１】
【発明の属する技術分野】本発明は、接着部材、半導体
装置及びその製造方法、回路基板並びに電子機器に関す
る。
装置及びその製造方法、回路基板並びに電子機器に関す
る。
【０００２】
【背景技術】半導体チップのフェースダウン実装に使用
される接着剤（異方性導電フィルムや異方性導電ペース
ト等）には、弾性率を高め、吸水率及び熱膨張係数を低
くする等のため、シリカフィラー等の絶縁性のフィラー
が配合されている。しかし、絶縁性のフィラーを配合す
ることで、接着剤が流動しにくくなり、半導体チップの
バンプと基板のランドとを接続する際に、バンプとラン
ドとの接合面から、絶縁性のフィラー及び絶縁性の接着
剤が排出されにくくなる。これにより、バンプとランド
との間に、絶縁性のフィラーや絶縁性の接着剤が介在し
て、電気的な接続に影響を与えることがあった。
される接着剤（異方性導電フィルムや異方性導電ペース
ト等）には、弾性率を高め、吸水率及び熱膨張係数を低
くする等のため、シリカフィラー等の絶縁性のフィラー
が配合されている。しかし、絶縁性のフィラーを配合す
ることで、接着剤が流動しにくくなり、半導体チップの
バンプと基板のランドとを接続する際に、バンプとラン
ドとの接合面から、絶縁性のフィラー及び絶縁性の接着
剤が排出されにくくなる。これにより、バンプとランド
との間に、絶縁性のフィラーや絶縁性の接着剤が介在し
て、電気的な接続に影響を与えることがあった。
【０００３】本発明は、この問題点を解決するものであ
り、その目的は、良好な電気的接続が得られる接着部
材、半導体装置及びその製造方法、回路基板並びに電子
機器を提供することにある。
り、その目的は、良好な電気的接続が得られる接着部
材、半導体装置及びその製造方法、回路基板並びに電子
機器を提供することにある。
【０００４】
【課題を解決するための手段】（１）本発明に係る半導
体装置は、バンプを有する半導体チップと、前記半導体
チップと対向し、前記バンプと電気的に接続する配線パ
ターンが形成された基板と、絶縁性のフィラーを含む第
１の層と前記絶縁性のフィラーを含まない第２の層とを
含む接着部材と、を有し、前記接着部材は、前記半導体
チップと前記基板との間に配置され、前記バンプ及び前
記配線パターンが電気的に接続する部分は、前記接着部
材の前記第２の層の内部に位置してなる。
体装置は、バンプを有する半導体チップと、前記半導体
チップと対向し、前記バンプと電気的に接続する配線パ
ターンが形成された基板と、絶縁性のフィラーを含む第
１の層と前記絶縁性のフィラーを含まない第２の層とを
含む接着部材と、を有し、前記接着部材は、前記半導体
チップと前記基板との間に配置され、前記バンプ及び前
記配線パターンが電気的に接続する部分は、前記接着部
材の前記第２の層の内部に位置してなる。
【０００５】本発明によれば、絶縁性のフィラーが配合
されていない第２の層の内部で、バンプと配線パターン
とが電気的に接続されている。したがって、バンプと配
線パターンとの間に絶縁性のフィラーが介在しないまた
は介在する量を少なくすることができるので、良好な電
気的な接続が得られる。ここで、「バンプ及び配線パタ
ーンが電気的に接続する部分が第２の層の内部に位置し
てなる」とは、バンプと配線パターンとが直接接続して
いる場合は、少なくともバンプと配線パターンとの接合
部が第２の層の内部に位置することであり、また、バン
プと配線パターンとが導電性のフィラーを介して接続し
ている場合には、少なくともバンプのうち導電性フィラ
ーに接する部分と配線パターンのうち該導電性フィラー
に接する部分とが第２の層の内部に位置することであ
る。
されていない第２の層の内部で、バンプと配線パターン
とが電気的に接続されている。したがって、バンプと配
線パターンとの間に絶縁性のフィラーが介在しないまた
は介在する量を少なくすることができるので、良好な電
気的な接続が得られる。ここで、「バンプ及び配線パタ
ーンが電気的に接続する部分が第２の層の内部に位置し
てなる」とは、バンプと配線パターンとが直接接続して
いる場合は、少なくともバンプと配線パターンとの接合
部が第２の層の内部に位置することであり、また、バン
プと配線パターンとが導電性のフィラーを介して接続し
ている場合には、少なくともバンプのうち導電性フィラ
ーに接する部分と配線パターンのうち該導電性フィラー
に接する部分とが第２の層の内部に位置することであ
る。
【０００６】（２）この半導体装置において、前記接着
部材の前記第１及び第２の層の少なくとも一方は、複数
の層で構成されていてもよい。
部材の前記第１及び第２の層の少なくとも一方は、複数
の層で構成されていてもよい。
【０００７】（３）この半導体装置において、前記接着
部材の前記第１の層は、第１の分割層と第２の分割層と
を含み、前記第２の層は、前記第１の分割層と前記第２
の分割層との間に配置されていてもよい。
部材の前記第１の層は、第１の分割層と第２の分割層と
を含み、前記第２の層は、前記第１の分割層と前記第２
の分割層との間に配置されていてもよい。
【０００８】（４）本発明に係る半導体装置は、バンプ
を有する半導体チップと、前記半導体チップと対向し、
前記バンプと電気的に接続する配線パターンが形成され
た基板と、絶縁性のフィラーを含む第１の層と前記絶縁
性のフィラーを含まない第２の層とを有する接着部材で
あって、前記絶縁性のフィラーを前記接着部材の全体に
対して、４０重量％以上５０重量％以下の割合で含む接
着部材と、を有し、前記接着部材は、前記半導体チップ
と前記基板との間に配置されてなる。
を有する半導体チップと、前記半導体チップと対向し、
前記バンプと電気的に接続する配線パターンが形成され
た基板と、絶縁性のフィラーを含む第１の層と前記絶縁
性のフィラーを含まない第２の層とを有する接着部材で
あって、前記絶縁性のフィラーを前記接着部材の全体に
対して、４０重量％以上５０重量％以下の割合で含む接
着部材と、を有し、前記接着部材は、前記半導体チップ
と前記基板との間に配置されてなる。
【０００９】本発明によれば、第２の層に絶縁性のフィ
ラーが配合されていないので、バンプと配線パターンが
良好に電気的接続されている。また、接着部材は、４０
重量％以上５０重量％以下の割合で絶縁性のフィラーが
配合されているので、弾性率が高く、吸水率及び熱膨張
係数が低くなっている。
ラーが配合されていないので、バンプと配線パターンが
良好に電気的接続されている。また、接着部材は、４０
重量％以上５０重量％以下の割合で絶縁性のフィラーが
配合されているので、弾性率が高く、吸水率及び熱膨張
係数が低くなっている。
【００１０】（５）この半導体装置において、前記バン
プ及び前記配線パターンが電気的に接続する部分は、前
記接着部材の前記第２の層の内部に位置してもよい。
プ及び前記配線パターンが電気的に接続する部分は、前
記接着部材の前記第２の層の内部に位置してもよい。
【００１１】ここで、「バンプ及び配線パターンが電気
的に接続する部分が第２の層の内部に位置してなる」と
は、バンプと配線パターンとが直接接続している場合
は、少なくともバンプと配線パターンとの接合部が第２
の層の内部に位置することであり、また、バンプと配線
パターンとが導電性のフィラーを介して接続している場
合には、少なくともバンプのうち導電性フィラーに接す
る部分と配線パターンのうち該導電性フィラーに接する
部分とが第２の層の内部に位置することである。
的に接続する部分が第２の層の内部に位置してなる」と
は、バンプと配線パターンとが直接接続している場合
は、少なくともバンプと配線パターンとの接合部が第２
の層の内部に位置することであり、また、バンプと配線
パターンとが導電性のフィラーを介して接続している場
合には、少なくともバンプのうち導電性フィラーに接す
る部分と配線パターンのうち該導電性フィラーに接する
部分とが第２の層の内部に位置することである。
【００１２】（６）この半導体装置において、前記接着
部材は、導電性のフィラーを含んでいてもよい。
部材は、導電性のフィラーを含んでいてもよい。
【００１３】（７）この半導体装置において、前記第１
の層は、第１のバインダを含み、前記第２の層は、第２
のバインダを含み、前記第１のバインダの熱膨張係数
は、前記第２のバインダの熱膨張係数よりも小さくても
よい。
の層は、第１のバインダを含み、前記第２の層は、第２
のバインダを含み、前記第１のバインダの熱膨張係数
は、前記第２のバインダの熱膨張係数よりも小さくても
よい。
【００１４】（８）この半導体装置において、前記第１
の層は、第１のバインダを含み、前記第２の層は、第２
のバインダを含み、前記第１のバインダの溶融粘度は、
前記第２のバインダの溶融粘度よりも低くてもよい。
の層は、第１のバインダを含み、前記第２の層は、第２
のバインダを含み、前記第１のバインダの溶融粘度は、
前記第２のバインダの溶融粘度よりも低くてもよい。
【００１５】（９）本発明に係る回路基板には、上記半
導体装置が実装されている。
導体装置が実装されている。
【００１６】（１０）本発明に係る電子機器は、上記半
導体装置を有する。
導体装置を有する。
【００１７】（１１）本発明に係る接着部材は、絶縁性
のフィラーを含む第１の層と、前記絶縁性のフィラーを
含まない第２の層と、を有する接着部材であって、前記
絶縁性のフィラーは、前記接着部材の全体に対して、４
０重量％以上５０重量％以下の割合で含まれてなる。
のフィラーを含む第１の層と、前記絶縁性のフィラーを
含まない第２の層と、を有する接着部材であって、前記
絶縁性のフィラーは、前記接着部材の全体に対して、４
０重量％以上５０重量％以下の割合で含まれてなる。
【００１８】本発明によれば、第２の層に絶縁性のフィ
ラーが配合されていないので、良好な電気的接続が得ら
れる。また、接着部材の全体に対して、４０重量％以上
５０重量％以下の割合で絶縁性のフィラーが配合されて
いるので、弾性率が高く、吸水率及び熱膨張係数が低く
なっている。ここで、絶縁性のフィラーとは、少なくと
も表面が絶縁性の材料で覆われている粒子（例えば、絶
縁性の材料からなる粒子）である。
ラーが配合されていないので、良好な電気的接続が得ら
れる。また、接着部材の全体に対して、４０重量％以上
５０重量％以下の割合で絶縁性のフィラーが配合されて
いるので、弾性率が高く、吸水率及び熱膨張係数が低く
なっている。ここで、絶縁性のフィラーとは、少なくと
も表面が絶縁性の材料で覆われている粒子（例えば、絶
縁性の材料からなる粒子）である。
【００１９】（１２）この接着部材において、前記第１
の層の厚みＬ1と、前記第２の層の厚みＬ2と、前記第１
の層の密度Ｍ 1と、前記第２の層の密度Ｍ2と、前記第１
の層における前記絶縁性のフィラーが占める割合である
Ｘ重量％とが、 ４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋
Ｌ2Ｍ2）／Ｌ1Ｍ1 の関係を有してもよい。
の層の厚みＬ1と、前記第２の層の厚みＬ2と、前記第１
の層の密度Ｍ 1と、前記第２の層の密度Ｍ2と、前記第１
の層における前記絶縁性のフィラーが占める割合である
Ｘ重量％とが、 ４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋
Ｌ2Ｍ2）／Ｌ1Ｍ1 の関係を有してもよい。
【００２０】ここで、厚みＬ1，Ｌ2は、厚みにバラツキ
がある場合には平均値であってもよいし、測定誤差を考
慮して幅を持った値であってもよい。これによれば、第
１の層の厚みＬ1と、第２の層の厚みＬ2を決めれば、第
１の層にどれだけ絶縁性のフィラーを配合すればよいか
が分かる。
がある場合には平均値であってもよいし、測定誤差を考
慮して幅を持った値であってもよい。これによれば、第
１の層の厚みＬ1と、第２の層の厚みＬ2を決めれば、第
１の層にどれだけ絶縁性のフィラーを配合すればよいか
が分かる。
【００２１】（１３）この接着部材において、前記第１
及び第２の層の少なくとも一方は、複数の層で構成され
ていてもよい。
及び第２の層の少なくとも一方は、複数の層で構成され
ていてもよい。
【００２２】（１４）この接着部材において、前記第１
の層は、第１の分割層と第２の分割層とを含み、前記第
２の層は、前記第１の分割層と前記第２の分割層との間
に配置されていてもよい。
の層は、第１の分割層と第２の分割層とを含み、前記第
２の層は、前記第１の分割層と前記第２の分割層との間
に配置されていてもよい。
【００２３】（１５）この接着部材は、さらに、導電性
のフィラーを含んでもよい。
のフィラーを含んでもよい。
【００２４】ここで、導電性のフィラーとは、少なくと
も表面が導電性の材料で覆われている粒子（例えば導電
性の材料からなる粒子）である。
も表面が導電性の材料で覆われている粒子（例えば導電
性の材料からなる粒子）である。
【００２５】（１６）本発明に係る半導体装置の製造方
法は、半導体チップを、接着部材を使用して、基板にフ
ェースダウン実装し、前記半導体チップに設けられたバ
ンプと前記基板に形成された配線パターンとを電気的に
接続することを含み、前記接着部材は、絶縁性のフィラ
ーが含まれた第１の層と前記絶縁性のフィラーが含まれ
ない第２の層とを含み、前記絶縁性のフィラーは、前記
接着部材の全体に対して、４０重量％以上５０重量％以
下の割合で含まれる。
法は、半導体チップを、接着部材を使用して、基板にフ
ェースダウン実装し、前記半導体チップに設けられたバ
ンプと前記基板に形成された配線パターンとを電気的に
接続することを含み、前記接着部材は、絶縁性のフィラ
ーが含まれた第１の層と前記絶縁性のフィラーが含まれ
ない第２の層とを含み、前記絶縁性のフィラーは、前記
接着部材の全体に対して、４０重量％以上５０重量％以
下の割合で含まれる。
【００２６】本発明によれば、第２の層に絶縁性のフィ
ラーが配合されていないので、バンプと配線パターンと
を良好に電気的接続することができる。また、接着部材
の全体に対して、４０重量％以上５０重量％以下の割合
で絶縁性のフィラーが配合されているので、弾性率を高
め、吸水率及び熱膨張係数を低くすることができる。
ラーが配合されていないので、バンプと配線パターンと
を良好に電気的接続することができる。また、接着部材
の全体に対して、４０重量％以上５０重量％以下の割合
で絶縁性のフィラーが配合されているので、弾性率を高
め、吸水率及び熱膨張係数を低くすることができる。
【００２７】（１７）この半導体装置の製造方法におい
て、前記バンプと前記配線パターンとを、前記接着部材
の前記第２の層の内部で電気的に接続させてもよい。
て、前記バンプと前記配線パターンとを、前記接着部材
の前記第２の層の内部で電気的に接続させてもよい。
【００２８】ここで、「バンプと配線パターンとを、接
着部材の第２の層の内部で電気的に接続させる」とは、
バンプと配線パターンとが直接接続している場合は、少
なくともバンプと配線パターンとの接合部が第２の層の
内部に位置するように、電気的に接続することであり、
また、バンプと配線パターンとが導電性のフィラーを介
して接続している場合には、少なくともバンプのうち導
電性フィラーに接する部分と配線パターンのうち該導電
性フィラーに接する部分とが第２の層の内部に位置する
ように、電気的に接続することである。
着部材の第２の層の内部で電気的に接続させる」とは、
バンプと配線パターンとが直接接続している場合は、少
なくともバンプと配線パターンとの接合部が第２の層の
内部に位置するように、電気的に接続することであり、
また、バンプと配線パターンとが導電性のフィラーを介
して接続している場合には、少なくともバンプのうち導
電性フィラーに接する部分と配線パターンのうち該導電
性フィラーに接する部分とが第２の層の内部に位置する
ように、電気的に接続することである。
【００２９】（１８）本発明に係る半導体装置の製造方
法は、半導体チップを、接着部材を使用して、基板にフ
ェースダウン実装し、前記半導体チップに設けられたバ
ンプと、前記基板に形成された配線パターンと、を電気
的に接続することを含み、前記接着部材は、絶縁性のフ
ィラーが含まれた第１の層と前記絶縁性のフィラーが含
まれない第２の層とを有し、前記バンプと前記配線パタ
ーンとを、前記接着部材の前記第２の層の内部で電気的
に接続させる。
法は、半導体チップを、接着部材を使用して、基板にフ
ェースダウン実装し、前記半導体チップに設けられたバ
ンプと、前記基板に形成された配線パターンと、を電気
的に接続することを含み、前記接着部材は、絶縁性のフ
ィラーが含まれた第１の層と前記絶縁性のフィラーが含
まれない第２の層とを有し、前記バンプと前記配線パタ
ーンとを、前記接着部材の前記第２の層の内部で電気的
に接続させる。
【００３０】本発明によれば、絶縁性のフィラーが配合
されていない第２の層の内部で、バンプと配線パターン
とを電気的に接続する。したがって、バンプと配線パタ
ーンとの間に絶縁性のフィラーが介在しないまたは介在
する量を少なくすることができるので、良好な電気的な
接続が得られる。ここで、「バンプと配線パターンと
を、接着部材の第２の層の内部で電気的に接続させる」
とは、バンプと配線パターンとが直接接続している場合
は、少なくともバンプと配線パターンとの接合部が第２
の層の内部に位置するように、電気的に接続することで
あり、また、バンプと配線パターンとが導電性のフィラ
ーを介して接続している場合には、少なくともバンプの
うち導電性フィラーに接する部分と配線パターンのうち
該導電性フィラーに接する部分とが第２の層の内部に位
置するように、電気的に接続することである。
されていない第２の層の内部で、バンプと配線パターン
とを電気的に接続する。したがって、バンプと配線パタ
ーンとの間に絶縁性のフィラーが介在しないまたは介在
する量を少なくすることができるので、良好な電気的な
接続が得られる。ここで、「バンプと配線パターンと
を、接着部材の第２の層の内部で電気的に接続させる」
とは、バンプと配線パターンとが直接接続している場合
は、少なくともバンプと配線パターンとの接合部が第２
の層の内部に位置するように、電気的に接続することで
あり、また、バンプと配線パターンとが導電性のフィラ
ーを介して接続している場合には、少なくともバンプの
うち導電性フィラーに接する部分と配線パターンのうち
該導電性フィラーに接する部分とが第２の層の内部に位
置するように、電気的に接続することである。
【００３１】（１９）この半導体装置の製造方法におい
て、前記接着部材の前記第１及び第２の層の少なくとも
一方を、複数の層で形成してもよい。
て、前記接着部材の前記第１及び第２の層の少なくとも
一方を、複数の層で形成してもよい。
【００３２】（２０）この半導体装置の製造方法におい
て、前記接着部材の前記第１の層は、第１の分割層と第
２の分割層とを含む複数の層であり、前記接着部材の前
記第２の層は、前記第１の分割層と前記第２の分割層と
の間に配置してもよい。
て、前記接着部材の前記第１の層は、第１の分割層と第
２の分割層とを含む複数の層であり、前記接着部材の前
記第２の層は、前記第１の分割層と前記第２の分割層と
の間に配置してもよい。
【００３３】（２１）この半導体装置の製造方法におい
て、前記接着部材は、導電性のフィラーを含んでもよ
い。
て、前記接着部材は、導電性のフィラーを含んでもよ
い。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３５】（第１の実施の形態）図１（Ａ）は、本発
明の第１の実施の形態に係る接着部材並びに半導体装置
及びその製造方法を説明する図である。本実施の形態で
は、接着部材１０を使用する。接着部材１０の少なくと
も表面は、接着機能を有する。接着部材１０は、フィル
ムであってもよいし、ペーストが塗り広げられてフィル
ム状になっていてもよい。接着部材１０は、バインダに
導電性のフィラーが分散されてなる異方性導電材料（異
方性導電フィルム、異方性導電ペースト）であってもよ
い。接着部材１０は、第１の層１１及び第２の層１２か
らなる。
明の第１の実施の形態に係る接着部材並びに半導体装置
及びその製造方法を説明する図である。本実施の形態で
は、接着部材１０を使用する。接着部材１０の少なくと
も表面は、接着機能を有する。接着部材１０は、フィル
ムであってもよいし、ペーストが塗り広げられてフィル
ム状になっていてもよい。接着部材１０は、バインダに
導電性のフィラーが分散されてなる異方性導電材料（異
方性導電フィルム、異方性導電ペースト）であってもよ
い。接着部材１０は、第１の層１１及び第２の層１２か
らなる。
【００３６】第１の層１１は、バインダにシリカフィラ
ー１４等の絶縁性のフィラー（以下、絶縁性のフィラー
としてシリカフィラー１４を用いて説明する。）が配合
されたものである。バインダは、電気的に絶縁性を有す
ることが一般的である。バインダとして、樹脂（熱可塑
性樹脂、熱硬化性樹脂、光硬化性樹脂等）の接着剤を使
用することができる。
ー１４等の絶縁性のフィラー（以下、絶縁性のフィラー
としてシリカフィラー１４を用いて説明する。）が配合
されたものである。バインダは、電気的に絶縁性を有す
ることが一般的である。バインダとして、樹脂（熱可塑
性樹脂、熱硬化性樹脂、光硬化性樹脂等）の接着剤を使
用することができる。
【００３７】第２の層１２には、シリカフィラーが配合
されていない。第２の層１２は、第１種類の層１１のバ
インダとして選択できる材料に、粒子（例えば導電粒
子。ただし、絶縁性のフィラーを除く。）を配合して形
成してもよい。第２の層１２は、第１の層１１のバイン
ダとして選択できる材料のみから形成してもよい。すな
わち、第２の層１２は、第１の層１１と同じバインダを
含むものでもよい。この場合、第１の層１１と第２の層
１２との間の接着性がよく熱膨張率も等しいため、この
間での剥離が生じにくくなる。また、第２の層１２は、
第１の層１１と異なるバインダを含むものでもよい。こ
の場合、接着される部品が複数ある場合に、各部品の特
性に応じて各部品に接する接着剤のバインダを変えるこ
とにより、半導体装置の信頼性を向上させることができ
る。
されていない。第２の層１２は、第１種類の層１１のバ
インダとして選択できる材料に、粒子（例えば導電粒
子。ただし、絶縁性のフィラーを除く。）を配合して形
成してもよい。第２の層１２は、第１の層１１のバイン
ダとして選択できる材料のみから形成してもよい。すな
わち、第２の層１２は、第１の層１１と同じバインダを
含むものでもよい。この場合、第１の層１１と第２の層
１２との間の接着性がよく熱膨張率も等しいため、この
間での剥離が生じにくくなる。また、第２の層１２は、
第１の層１１と異なるバインダを含むものでもよい。こ
の場合、接着される部品が複数ある場合に、各部品の特
性に応じて各部品に接する接着剤のバインダを変えるこ
とにより、半導体装置の信頼性を向上させることができ
る。
【００３８】第１の層１１の厚みＬ1は、第２の層１２
の厚みＬ2の５倍程度になっていてもよい。接着部材１
０が異方性導電材料である場合は、第１の層１１及び第
２の層１２の両方に導電性のフィラーを分散させてもよ
いし、いずれか一方のみに導電性のフィラーを分散させ
てもよい。
の厚みＬ2の５倍程度になっていてもよい。接着部材１
０が異方性導電材料である場合は、第１の層１１及び第
２の層１２の両方に導電性のフィラーを分散させてもよ
いし、いずれか一方のみに導電性のフィラーを分散させ
てもよい。
【００３９】シリカフィラー１４は、第１の層１１及び
第２の層１２の全体に対して、４０重量％以上５０重量
％以下の割合になるように、第１の層１１に配合されて
いることが好ましい。したがって、第１の層１１の厚み
Ｌ1と、第２の層１２の厚みＬ2と、第１の層１１の密度
Ｍ1（例えばｇ／ｃｍ3）と、第２の層１２の密度Ｍ
2（例えばｇ／ｃｍ3）と、第１の層１１におけるシリカ
フィラー１４が占める割合であるＸ重量％とが、 ４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋
Ｌ2Ｍ2）／Ｌ1Ｍ1 の関係を有する。
第２の層１２の全体に対して、４０重量％以上５０重量
％以下の割合になるように、第１の層１１に配合されて
いることが好ましい。したがって、第１の層１１の厚み
Ｌ1と、第２の層１２の厚みＬ2と、第１の層１１の密度
Ｍ1（例えばｇ／ｃｍ3）と、第２の層１２の密度Ｍ
2（例えばｇ／ｃｍ3）と、第１の層１１におけるシリカ
フィラー１４が占める割合であるＸ重量％とが、 ４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋
Ｌ2Ｍ2）／Ｌ1Ｍ1 の関係を有する。
【００４０】本実施の形態に係る半導体装置の製造方法
では、上述した接着部材１０を使用して、半導体チップ
２０を基板３０に実装する。半導体チップ２０は、バン
プ２２を有する。バンプ２２は、基板３０の配線パター
ン３２と電気的な接続を図るためのものである。詳しく
は、半導体チップ２０には、複数の電極（例えばＡｌパ
ッド）が形成されており、各電極にバンプ２２が形成さ
れている。複数のバンプ２２が、半導体チップ２０の周
縁部に並んでいてもよいし、エリアアレイ状に配列され
ていてもよい。バンプ２２は、ワイヤボンダを使用して
形成するボールバンプであってもよいし、メッキで形成
してもよい。バンプ２２は、金で形成することができ
る。なお、電極（図示せず）とバンプ２２との間にバン
プ金属の拡散防止層として、ニッケル、クロム、チタン
等を付加してもよい。
では、上述した接着部材１０を使用して、半導体チップ
２０を基板３０に実装する。半導体チップ２０は、バン
プ２２を有する。バンプ２２は、基板３０の配線パター
ン３２と電気的な接続を図るためのものである。詳しく
は、半導体チップ２０には、複数の電極（例えばＡｌパ
ッド）が形成されており、各電極にバンプ２２が形成さ
れている。複数のバンプ２２が、半導体チップ２０の周
縁部に並んでいてもよいし、エリアアレイ状に配列され
ていてもよい。バンプ２２は、ワイヤボンダを使用して
形成するボールバンプであってもよいし、メッキで形成
してもよい。バンプ２２は、金で形成することができ
る。なお、電極（図示せず）とバンプ２２との間にバン
プ金属の拡散防止層として、ニッケル、クロム、チタン
等を付加してもよい。
【００４１】基板３０は、半導体パッケージ用のインタ
ーポーザであってもよいし、フレキシブル基板であって
もよいし、マザーボードであってもよい。基板３０は、
有機系又は無機系のいずれの材料から形成されたもので
あってもよく、これらの複合構造からなるものであって
もよい。基板３０として、多層基板やビルドアップ型基
板を用いても良い。基板３０には、配線パターン３２が
形成されている。配線パターン３２は、他の部品との電
気的な接続を図る部分（例えばランド）と、配線（ライ
ン）とを有する。配線パターン３２には、メッキを施し
てもよい。配線パターン３２を銅で形成し、ニッケル、
金、ハンダ又はスズでメッキを施してもよい。メッキを
施すことで、配線パターン３２に対して、ハンダ付けが
容易になり、表面の酸化が防止され、電気的な接続抵抗
が低下する。基板３０には、図示しないスルーホールを
形成し、両面の電気的な接続を図ってもよい。スルーホ
ールは、ハンダボール等の外部端子を設けるときにも使
用される。
ーポーザであってもよいし、フレキシブル基板であって
もよいし、マザーボードであってもよい。基板３０は、
有機系又は無機系のいずれの材料から形成されたもので
あってもよく、これらの複合構造からなるものであって
もよい。基板３０として、多層基板やビルドアップ型基
板を用いても良い。基板３０には、配線パターン３２が
形成されている。配線パターン３２は、他の部品との電
気的な接続を図る部分（例えばランド）と、配線（ライ
ン）とを有する。配線パターン３２には、メッキを施し
てもよい。配線パターン３２を銅で形成し、ニッケル、
金、ハンダ又はスズでメッキを施してもよい。メッキを
施すことで、配線パターン３２に対して、ハンダ付けが
容易になり、表面の酸化が防止され、電気的な接続抵抗
が低下する。基板３０には、図示しないスルーホールを
形成し、両面の電気的な接続を図ってもよい。スルーホ
ールは、ハンダボール等の外部端子を設けるときにも使
用される。
【００４２】本実施の形態では、半導体チップ２０を基
板３０にフェースダウン実装する。そのため、図１
（Ａ）に示すように、基板３０における配線パターン３
２が形成された面と、半導体チップ２０におけるバンプ
２２が設けられた面と、を対向させ、両者間に接着部材
１０を配置する。ここで、接着部材１０は、第１の層１
１と第２の層１２とのうち、第１の層１１（シリカフィ
ラー１４が含まれる層）を第２の層１２（絶縁性のフィ
ラーが含まれない層）よりも半導体チップ２０側に配置
し、第２の層１２（シリカフィラーが配合されていない
層）を第１の層１１よりも基板３０側に配置する。ま
た、配線パターン３２（例えばランド）とバンプ２２と
を位置合わせする。
板３０にフェースダウン実装する。そのため、図１
（Ａ）に示すように、基板３０における配線パターン３
２が形成された面と、半導体チップ２０におけるバンプ
２２が設けられた面と、を対向させ、両者間に接着部材
１０を配置する。ここで、接着部材１０は、第１の層１
１と第２の層１２とのうち、第１の層１１（シリカフィ
ラー１４が含まれる層）を第２の層１２（絶縁性のフィ
ラーが含まれない層）よりも半導体チップ２０側に配置
し、第２の層１２（シリカフィラーが配合されていない
層）を第１の層１１よりも基板３０側に配置する。ま
た、配線パターン３２（例えばランド）とバンプ２２と
を位置合わせする。
【００４３】なお、予め用意された接着部材１０の総厚
みＬ1＋Ｌ2と、バンプ２２及び配線パターン３２（例え
ばランド）の合計高さＨ1＋Ｈ2とは、 Ｈ1＋Ｈ2＜Ｌ1＋Ｌ2 となっている。こうすることで、接着部材１０が半導体
チップ２０及び基板３０の両方に密着する。また、バン
プ２２の高さＨ1と、第１の層１１の厚みＬ1とは、 Ｌ1＜Ｈ1 となっていてもよい。この場合、バンプ２２が第１の層
１１に入り込んで第２の層１２に至りやすくなる。ま
た、配線パターン３２（例えばランド）の厚みＨ2と、
第２の層１２の厚みＬ2とは、 Ｈ2＜Ｌ2 となっていてもよい。この場合、配線パターン３２（例
えばランド）が、第２の層１２に入り込んでも、第１の
層１１に至りにくくなる。
みＬ1＋Ｌ2と、バンプ２２及び配線パターン３２（例え
ばランド）の合計高さＨ1＋Ｈ2とは、 Ｈ1＋Ｈ2＜Ｌ1＋Ｌ2 となっている。こうすることで、接着部材１０が半導体
チップ２０及び基板３０の両方に密着する。また、バン
プ２２の高さＨ1と、第１の層１１の厚みＬ1とは、 Ｌ1＜Ｈ1 となっていてもよい。この場合、バンプ２２が第１の層
１１に入り込んで第２の層１２に至りやすくなる。ま
た、配線パターン３２（例えばランド）の厚みＨ2と、
第２の層１２の厚みＬ2とは、 Ｈ2＜Ｌ2 となっていてもよい。この場合、配線パターン３２（例
えばランド）が、第２の層１２に入り込んでも、第１の
層１１に至りにくくなる。
【００４４】変形例として、第１と第２の層１１，１２
のうち、第２の層１２が第１の層１１よりも半導体チッ
プ２０の側に配置され、第１の層１１が第２の層１２よ
りも基板３０の側に配置されている場合、バンプ２２の
高さＨ1と、第１の層１１の厚みＬ1とは、 Ｌ1＞Ｈ1 となっていてもよい。この場合、接着部材１０のうち、
第１の層１１が第２の層１２よりも半導体チップ２０の
側に、第２の層１２が第１の層１１よりも基板３０の側
にきた場合に、バンプ２２が、第２の層１２に入り込ん
でも、第１の層１１に至りにくくなる。また、配線パタ
ーン３２（例えばランド）の厚みＨ2と、第２の層１２
の厚みＬ2とは、 Ｈ2＞Ｌ2 となっていてもよい。この場合、接着部材１０のうち、
第１の層１１が第２の層１２よりも半導体チップ２０の
側に、第２の層１２が第１の層１１よりも基板３０の側
にきた場合に、配線パターン３２（例えばランド）が、
第１の層１１に入り込んで第２の層１２に至りやすくな
る。ここで、接着部材１０の第２の層１２は、第１の層
１１と同じバインダを含むものでもよいし、異なるバイ
ンダを含むものでもよい。ここで、同じバインダを含む
ものである場合、第１の層１１と第２の層１２との間の
接着性がよいため、この間で剥離が生じにくくなる。ま
た、異なるバインダを含むものである場合、例えば、第
１の層１１の方が第２の層１２よりも半導体チップの側
に設けられる場合であって、第１の層１１に含まれるバ
インダの熱膨張係数のほうが、第２の層１２に含まれる
バインダの熱膨張係数よりも、半導体チップ２０の熱膨
張係数に近いものが挙げられる。この場合、熱膨張係数
の小さい半導体チップに合わせて、第１の層１１の熱膨
張率の補正量を小さくできるため、第１の層１１に含ま
れるシリカフィラー１４の量をより少なくすることがで
きる。このため、バンプ２２と配線パターン３２（例え
ばランド）との接合面にシリカフィラー１４がたまるの
をより効果的に防止できる。また、例えば、少なくとも
第２の層１２に導電性のフィラーが含まれる場合であっ
て、第１の層１１に含まれるバインダの溶融粘度のほう
が、第２の層１２に含まれるバインダの溶融粘度よりも
低いものが挙げられる。この場合、配線パターン３２と
バンプ２２との接続時に、配線パターン３２とバンプ２
２とが対向する部分から、シリカフィラー１４等の絶縁
性のフィラー及び絶縁性のバインダが排出されやすくな
る。このため、バンプ２２とランド３２との接合面に絶
縁性の接着剤及びフィラーがたまるのをより効果的に防
止できる。
のうち、第２の層１２が第１の層１１よりも半導体チッ
プ２０の側に配置され、第１の層１１が第２の層１２よ
りも基板３０の側に配置されている場合、バンプ２２の
高さＨ1と、第１の層１１の厚みＬ1とは、 Ｌ1＞Ｈ1 となっていてもよい。この場合、接着部材１０のうち、
第１の層１１が第２の層１２よりも半導体チップ２０の
側に、第２の層１２が第１の層１１よりも基板３０の側
にきた場合に、バンプ２２が、第２の層１２に入り込ん
でも、第１の層１１に至りにくくなる。また、配線パタ
ーン３２（例えばランド）の厚みＨ2と、第２の層１２
の厚みＬ2とは、 Ｈ2＞Ｌ2 となっていてもよい。この場合、接着部材１０のうち、
第１の層１１が第２の層１２よりも半導体チップ２０の
側に、第２の層１２が第１の層１１よりも基板３０の側
にきた場合に、配線パターン３２（例えばランド）が、
第１の層１１に入り込んで第２の層１２に至りやすくな
る。ここで、接着部材１０の第２の層１２は、第１の層
１１と同じバインダを含むものでもよいし、異なるバイ
ンダを含むものでもよい。ここで、同じバインダを含む
ものである場合、第１の層１１と第２の層１２との間の
接着性がよいため、この間で剥離が生じにくくなる。ま
た、異なるバインダを含むものである場合、例えば、第
１の層１１の方が第２の層１２よりも半導体チップの側
に設けられる場合であって、第１の層１１に含まれるバ
インダの熱膨張係数のほうが、第２の層１２に含まれる
バインダの熱膨張係数よりも、半導体チップ２０の熱膨
張係数に近いものが挙げられる。この場合、熱膨張係数
の小さい半導体チップに合わせて、第１の層１１の熱膨
張率の補正量を小さくできるため、第１の層１１に含ま
れるシリカフィラー１４の量をより少なくすることがで
きる。このため、バンプ２２と配線パターン３２（例え
ばランド）との接合面にシリカフィラー１４がたまるの
をより効果的に防止できる。また、例えば、少なくとも
第２の層１２に導電性のフィラーが含まれる場合であっ
て、第１の層１１に含まれるバインダの溶融粘度のほう
が、第２の層１２に含まれるバインダの溶融粘度よりも
低いものが挙げられる。この場合、配線パターン３２と
バンプ２２との接続時に、配線パターン３２とバンプ２
２とが対向する部分から、シリカフィラー１４等の絶縁
性のフィラー及び絶縁性のバインダが排出されやすくな
る。このため、バンプ２２とランド３２との接合面に絶
縁性の接着剤及びフィラーがたまるのをより効果的に防
止できる。
【００４５】そして、半導体チップ２０及び基板３０の
間に加圧力を加える。例えば、半導体チップ２０を基板
３０に加圧する。加圧により、接着部材１０は圧縮され
る。また、バンプ２２が接着部材１０に入り込む。例え
ば、バンプ２２は、第１の層１１に入り込み、第２の層
１２に至る。そして、第２の層１２の内部で、バンプ２
２と配線パターン３２とが電気的に接続される。すなわ
ち、バンプ２２と配線パターン３２とが直接接続してい
る場合は、バンプ２２と配線パターン３２との接合部が
第２の層１２の内部に位置する。また、接着部材１０が
導電性のフィラーを含有している場合には、バンプ２２
と配線パターン３２との間には導電性のフィラーが介在
し、少なくともバンプ２２のうち導電性フィラーに接す
る部分と配線パターン３２のうち該導電性フィラーに接
する部分とが第２の層１２の内部に位置する。バンプ２
２と配線パターン３２は、金属接合してもよい。金属接
合を行う場合には、超音波振動を印加する。また、接着
部材１０の性質に応じて、硬化処理を行う。例えば、加
熱や光照射を行う。ボンディングツールによって、加圧
・加熱を同時に行ってもよい。
間に加圧力を加える。例えば、半導体チップ２０を基板
３０に加圧する。加圧により、接着部材１０は圧縮され
る。また、バンプ２２が接着部材１０に入り込む。例え
ば、バンプ２２は、第１の層１１に入り込み、第２の層
１２に至る。そして、第２の層１２の内部で、バンプ２
２と配線パターン３２とが電気的に接続される。すなわ
ち、バンプ２２と配線パターン３２とが直接接続してい
る場合は、バンプ２２と配線パターン３２との接合部が
第２の層１２の内部に位置する。また、接着部材１０が
導電性のフィラーを含有している場合には、バンプ２２
と配線パターン３２との間には導電性のフィラーが介在
し、少なくともバンプ２２のうち導電性フィラーに接す
る部分と配線パターン３２のうち該導電性フィラーに接
する部分とが第２の層１２の内部に位置する。バンプ２
２と配線パターン３２は、金属接合してもよい。金属接
合を行う場合には、超音波振動を印加する。また、接着
部材１０の性質に応じて、硬化処理を行う。例えば、加
熱や光照射を行う。ボンディングツールによって、加圧
・加熱を同時に行ってもよい。
【００４６】こうして、図１（Ｂ）に示すように、半導
体チップ２０のフェースダウンボンディング構造が得ら
れる。この構造では、バンプ２２の高さＨ1と、第１の
層１１の圧縮された厚みＬ′1とは、 Ｌ′1＜Ｈ1 の関係を有する。また、配線パターン３２（具体的には
ランド）の厚みＨ2と、第２の層１２の圧縮された厚み
Ｌ′2とは、 Ｈ2＜Ｌ′2 の関係を有する。すなわち、バンプ２２及び配線パター
ン３２の電気的に接続された部分は、第２の層１２の内
部に位置する。なお、必要であれば、基板３０にハンダ
ボールなどの外部端子を設けてもよい。
体チップ２０のフェースダウンボンディング構造が得ら
れる。この構造では、バンプ２２の高さＨ1と、第１の
層１１の圧縮された厚みＬ′1とは、 Ｌ′1＜Ｈ1 の関係を有する。また、配線パターン３２（具体的には
ランド）の厚みＨ2と、第２の層１２の圧縮された厚み
Ｌ′2とは、 Ｈ2＜Ｌ′2 の関係を有する。すなわち、バンプ２２及び配線パター
ン３２の電気的に接続された部分は、第２の層１２の内
部に位置する。なお、必要であれば、基板３０にハンダ
ボールなどの外部端子を設けてもよい。
【００４７】変形例として、第１と第２の層１１，１２
とのうち、第２の層１２が第１の層１１よりも半導体チ
ップ２０の側に配置され、第１の層１１が第２の層１２
よりも基板３０の側に配置されている場合は、バンプ２
２の高さＨ1と、第１の層１１の厚みＬ′1とは、 Ｌ′1＞Ｈ1 の関係を有する。この場合、第１の層１１と第２の層１
２のうち、第１の層１１が第２の層１２よりも半導体チ
ップ２０の側に、第２の層１２が第１の層１１よりも基
板３０の側にきた場合に、バンプ２２が、第２の層１２
に入り込んでも、第１の層１１に至りにくくなる。ま
た、配線パターン３２（例えばランド）の厚みＨ2と、
第２の層１２の厚みＬ′2とは、 Ｈ2＞Ｌ′2 となっていてもよい。この場合、接着部材１０のうち、
第１の層１１が第２の層１２よりも半導体チップ２０の
側に、第２の層１２が第１の層１１よりも基板３０の側
にきた場合に、配線パターン３２（例えばランド）が、
第１の層１１に入り込んで第２の層１２に至りやすくな
る。
とのうち、第２の層１２が第１の層１１よりも半導体チ
ップ２０の側に配置され、第１の層１１が第２の層１２
よりも基板３０の側に配置されている場合は、バンプ２
２の高さＨ1と、第１の層１１の厚みＬ′1とは、 Ｌ′1＞Ｈ1 の関係を有する。この場合、第１の層１１と第２の層１
２のうち、第１の層１１が第２の層１２よりも半導体チ
ップ２０の側に、第２の層１２が第１の層１１よりも基
板３０の側にきた場合に、バンプ２２が、第２の層１２
に入り込んでも、第１の層１１に至りにくくなる。ま
た、配線パターン３２（例えばランド）の厚みＨ2と、
第２の層１２の厚みＬ′2とは、 Ｈ2＞Ｌ′2 となっていてもよい。この場合、接着部材１０のうち、
第１の層１１が第２の層１２よりも半導体チップ２０の
側に、第２の層１２が第１の層１１よりも基板３０の側
にきた場合に、配線パターン３２（例えばランド）が、
第１の層１１に入り込んで第２の層１２に至りやすくな
る。
【００４８】こうして製造された半導体装置は、上述し
た半導体チップ２０、基板３０及び接着部材１０を有す
る。なお、半導体チップ２０にヒートスプレッダを取り
付けてもよいし、基板３０にスティフナを取り付けても
よい。本実施の形態に係る半導体装置によれば、接着部
材１０は、その全体に対して、４０重量％以上５０重量
％以下の割合でシリカフィラー１４が配合されてもよ
い。この場合、接着部材１０を見かけ上、弾性率が高
く、吸水率及び熱膨張係数を低くすることができる。ま
た、第２の層１２にシリカフィラーが配合されていない
ので、バンプ２２と配線パターン３２とが良好に電気的
に接続されている。詳しくは、シリカフィラーが配合さ
れていない第２の層１２の内部で、バンプ２２と配線パ
ターン３２とが電気的に接続されている。すなわち、バ
ンプ２２と配線パターン３２とが直接接続している場合
は、バンプ２２と配線パターン３２との接合部が第２の
層１２の内部に位置する。また、バンプ２２と配線パタ
ーン３２とが導電性のフィラーを介して接続している場
合には、少なくともバンプ２２のうち導電性フィラーに
接する部分と配線パターン３２のうち該導電性フィラー
に接する部分とが第２の層１２の内部に位置する。した
がって、バンプ２２と配線パターン３２との間にシリカ
フィラーが介在しないまたは介在する量を少なくするこ
とができるので、良好な電気的な接続が得られる。
た半導体チップ２０、基板３０及び接着部材１０を有す
る。なお、半導体チップ２０にヒートスプレッダを取り
付けてもよいし、基板３０にスティフナを取り付けても
よい。本実施の形態に係る半導体装置によれば、接着部
材１０は、その全体に対して、４０重量％以上５０重量
％以下の割合でシリカフィラー１４が配合されてもよ
い。この場合、接着部材１０を見かけ上、弾性率が高
く、吸水率及び熱膨張係数を低くすることができる。ま
た、第２の層１２にシリカフィラーが配合されていない
ので、バンプ２２と配線パターン３２とが良好に電気的
に接続されている。詳しくは、シリカフィラーが配合さ
れていない第２の層１２の内部で、バンプ２２と配線パ
ターン３２とが電気的に接続されている。すなわち、バ
ンプ２２と配線パターン３２とが直接接続している場合
は、バンプ２２と配線パターン３２との接合部が第２の
層１２の内部に位置する。また、バンプ２２と配線パタ
ーン３２とが導電性のフィラーを介して接続している場
合には、少なくともバンプ２２のうち導電性フィラーに
接する部分と配線パターン３２のうち該導電性フィラー
に接する部分とが第２の層１２の内部に位置する。した
がって、バンプ２２と配線パターン３２との間にシリカ
フィラーが介在しないまたは介在する量を少なくするこ
とができるので、良好な電気的な接続が得られる。
【００４９】なお、接着部材１０は、半導体チップ以外
の電子素子（能動素子か受動素子かを問わない）を、基
板に実装して電子部品を製造するときにも使用すること
ができる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
の電子素子（能動素子か受動素子かを問わない）を、基
板に実装して電子部品を製造するときにも使用すること
ができる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
【００５０】（第２の実施の形態）図２（Ａ）及び図２
（Ｂ）は、本発明の第２の実施の形態に係る接着部材並
びに半導体装置及びその製造方法を説明する図である。
第１の実施の形態では、第１の層１１（シリカフィラー
１４が含まれる層）が１層で構成され、第２の層１２
（シリカフィラーが含まれない層）も１層で構成されて
いる。本発明では、第１及び第２の層の少なくとも一方
を複数の層で構成してもよい。そこで、第２の実施の形
態では、第１の層を少なくとも第１の分割層と第２の分
割層とを含む複数の層に分割し、第１の分割層と第２の
分割層との間に第２の層が配置された例を説明する。
（Ｂ）は、本発明の第２の実施の形態に係る接着部材並
びに半導体装置及びその製造方法を説明する図である。
第１の実施の形態では、第１の層１１（シリカフィラー
１４が含まれる層）が１層で構成され、第２の層１２
（シリカフィラーが含まれない層）も１層で構成されて
いる。本発明では、第１及び第２の層の少なくとも一方
を複数の層で構成してもよい。そこで、第２の実施の形
態では、第１の層を少なくとも第１の分割層と第２の分
割層とを含む複数の層に分割し、第１の分割層と第２の
分割層との間に第２の層が配置された例を説明する。
【００５１】図２（Ａ）に示すように、接着部材１００
の第１の層１１０は、第１の分割層１１１と第２の分割
層１１２を含み、両者間に第２の層１２０が配置されて
いる。材料及び成分に関して、第１の層１１０について
の説明の内容は、第１の実施の形態で説明した第１の層
１１についての説明の内容と同様であり、第２の層１２
０についての説明の内容は、第２の層１２の内容と同様
であるので、ここでは省略する。なお、第１の分割層と
１１１第２の分割層１１２とは、同じバインダを含むも
のでもよいし、異なるバインダを含むものでもよい。さ
らに、第１の分割層と１１１第２の分割層１１２とは、
一方にのみ導電性のフィラーを含むものであってもよ
い。
の第１の層１１０は、第１の分割層１１１と第２の分割
層１１２を含み、両者間に第２の層１２０が配置されて
いる。材料及び成分に関して、第１の層１１０について
の説明の内容は、第１の実施の形態で説明した第１の層
１１についての説明の内容と同様であり、第２の層１２
０についての説明の内容は、第２の層１２の内容と同様
であるので、ここでは省略する。なお、第１の分割層と
１１１第２の分割層１１２とは、同じバインダを含むも
のでもよいし、異なるバインダを含むものでもよい。さ
らに、第１の分割層と１１１第２の分割層１１２とは、
一方にのみ導電性のフィラーを含むものであってもよ
い。
【００５２】シリカフィラー１４は、第１の層１１０及
び第２の層１２０の全体に対して、４０重量％以上５０
重量％以下の割合になるように、第１の層１１０に配合
されてもよい。この場合、第１の層１１０の厚みＬ
10（第１及び第２の分割層１１１，１１２の厚みＬ11，
Ｌ12の合計）と、第２の層１２０の厚みＬ20と、前記第
１の層１１０の密度Ｍ10と、前記第２の層１２０の密度
Ｍ20と、第１の層１１０におけるシリカフィラー１４が
占める割合であるＸ重量％とが、 ４０（Ｌ10Ｍ10＋Ｌ20Ｍ20）／Ｌ10Ｍ10≦Ｘ≦５０（Ｌ
10Ｍ10＋Ｌ20Ｍ20）／Ｌ10Ｍ10 の関係を有する。
び第２の層１２０の全体に対して、４０重量％以上５０
重量％以下の割合になるように、第１の層１１０に配合
されてもよい。この場合、第１の層１１０の厚みＬ
10（第１及び第２の分割層１１１，１１２の厚みＬ11，
Ｌ12の合計）と、第２の層１２０の厚みＬ20と、前記第
１の層１１０の密度Ｍ10と、前記第２の層１２０の密度
Ｍ20と、第１の層１１０におけるシリカフィラー１４が
占める割合であるＸ重量％とが、 ４０（Ｌ10Ｍ10＋Ｌ20Ｍ20）／Ｌ10Ｍ10≦Ｘ≦５０（Ｌ
10Ｍ10＋Ｌ20Ｍ20）／Ｌ10Ｍ10 の関係を有する。
【００５３】なお、図２（Ａ）に示す例では、基板３０
側に配置される第２の分割層１１２が、第１の分割層１
１１よりも薄くなっている。あるいは、第１の分割層１
１１の厚みＬ11と、第２の分割層１１２の厚みＬ12と
は、同じであってもよい。また、第１及び第２の分割層
１１１、１１２のそれぞれにおけるシリカフィラーの占
める割合は、同じであってもよいし、前者が後者よりも
大きくてもよいし、前者が後者よりも小さくてもよい。
側に配置される第２の分割層１１２が、第１の分割層１
１１よりも薄くなっている。あるいは、第１の分割層１
１１の厚みＬ11と、第２の分割層１１２の厚みＬ12と
は、同じであってもよい。また、第１及び第２の分割層
１１１、１１２のそれぞれにおけるシリカフィラーの占
める割合は、同じであってもよいし、前者が後者よりも
大きくてもよいし、前者が後者よりも小さくてもよい。
【００５４】本実施の形態では、第１の実施の形態で説
明した半導体チップ２０を使用する。バンプ２２の高さ
Ｈ1と、半導体チップ２０側に配置される第１の分割層
１１１の厚みＬ11とは、 Ｌ11＜Ｈ1 となっていてもよい。この場合、バンプ２２が第１の分
割層１１１に入り込んで第２の層１２０に至りやすくな
る。また、 Ｈ1＜Ｌ11＋Ｌ20 となっていてもよい。こうすることで、バンプ２２が第
２の層１２０を超えて、第２の分割層１１２に至らない
ようにすることができる。
明した半導体チップ２０を使用する。バンプ２２の高さ
Ｈ1と、半導体チップ２０側に配置される第１の分割層
１１１の厚みＬ11とは、 Ｌ11＜Ｈ1 となっていてもよい。この場合、バンプ２２が第１の分
割層１１１に入り込んで第２の層１２０に至りやすくな
る。また、 Ｈ1＜Ｌ11＋Ｌ20 となっていてもよい。こうすることで、バンプ２２が第
２の層１２０を超えて、第２の分割層１１２に至らない
ようにすることができる。
【００５５】本実施の形態で使用する基板３０に形成さ
れる配線パターン１３２の厚みＨ20は、第１の実施の形
態で説明した配線パターン３２の厚みＨ2よりも厚く
（高く）なっている。配線パターン１３２（例えばラン
ド）の厚みＨ20と、第２の分割層１１２の厚みＬ12と
は、 Ｌ12＜Ｈ20 となっていてもよい。この場合、配線パターン１３２
（例えばランド）が、第２の分割層１１２に入り込ん
で、第２の層１２０に至りやすくなる。また、 Ｈ20＜Ｌ12＋Ｌ20 となっていてもよい。こうすることで、配線パターン１
３２が第２の層１２０を超えて、第１の分割層１１１に
至らないようにすることができる。
れる配線パターン１３２の厚みＨ20は、第１の実施の形
態で説明した配線パターン３２の厚みＨ2よりも厚く
（高く）なっている。配線パターン１３２（例えばラン
ド）の厚みＨ20と、第２の分割層１１２の厚みＬ12と
は、 Ｌ12＜Ｈ20 となっていてもよい。この場合、配線パターン１３２
（例えばランド）が、第２の分割層１１２に入り込ん
で、第２の層１２０に至りやすくなる。また、 Ｈ20＜Ｌ12＋Ｌ20 となっていてもよい。こうすることで、配線パターン１
３２が第２の層１２０を超えて、第１の分割層１１１に
至らないようにすることができる。
【００５６】予め用意された接着部材１００の総厚みＬ
11＋Ｌ12＋Ｌ20と、バンプ２２及び配線パターン１３２
（例えばランド）の合計高さＨ1＋Ｈ20とは、 Ｈ1＋Ｈ20＜Ｌ11＋Ｌ12＋Ｌ20 となっている。こうなっていることで、接着部材１０が
半導体チップ２０及び基板３０の両方に密着する。
11＋Ｌ12＋Ｌ20と、バンプ２２及び配線パターン１３２
（例えばランド）の合計高さＨ1＋Ｈ20とは、 Ｈ1＋Ｈ20＜Ｌ11＋Ｌ12＋Ｌ20 となっている。こうなっていることで、接着部材１０が
半導体チップ２０及び基板３０の両方に密着する。
【００５７】本実施の形態でも、半導体チップ２０を基
板３０にフェースダウン実装する。詳しくは、第１の実
施の形態で説明した内容が該当する。そして、図２
（Ｂ）に示すように、半導体チップ２０のフェースダウ
ンボンディング構造が得られる。この構造では、バンプ
２２の高さＨ1と、配線パターン１３２（具体的にはラ
ンド）の厚みＨ20と、第１及び第２の分割層１１１，１
１２の圧縮された厚みＬ′ 11，Ｌ′12と、第２の層１２
０の圧縮された厚みＬ′20とは、 Ｌ′11＜Ｈ1＜Ｌ′11＋Ｌ′20 Ｌ′12＜Ｈ20＜Ｌ′12＋Ｌ′20 の関係を有する。すなわち、バンプ２２及び配線パター
ン１３２の電気的に接続された部分は、第２の層１２０
の内部に位置する。なお、必要であれば、基板３０にハ
ンダボールなどの外部端子を設けてもよい。
板３０にフェースダウン実装する。詳しくは、第１の実
施の形態で説明した内容が該当する。そして、図２
（Ｂ）に示すように、半導体チップ２０のフェースダウ
ンボンディング構造が得られる。この構造では、バンプ
２２の高さＨ1と、配線パターン１３２（具体的にはラ
ンド）の厚みＨ20と、第１及び第２の分割層１１１，１
１２の圧縮された厚みＬ′ 11，Ｌ′12と、第２の層１２
０の圧縮された厚みＬ′20とは、 Ｌ′11＜Ｈ1＜Ｌ′11＋Ｌ′20 Ｌ′12＜Ｈ20＜Ｌ′12＋Ｌ′20 の関係を有する。すなわち、バンプ２２及び配線パター
ン１３２の電気的に接続された部分は、第２の層１２０
の内部に位置する。なお、必要であれば、基板３０にハ
ンダボールなどの外部端子を設けてもよい。
【００５８】こうして製造された半導体装置は、上述し
た半導体チップ２０、基板３０及び接着部材１００を有
する。接着部材１００は、その全体に対して、４０重量
％以上５０重量％以下の割合でシリカフィラー１４が配
合されてもよい。この場合、接着部材１００を見かけ
上、弾性率が高く、吸水率及び熱膨張係数が低くするこ
とができる。また、第２の層１２０にシリカフィラーが
配合されていないので、バンプ２２と配線パターン１３
２とが良好に電気的に接続されている。詳しくは、シリ
カフィラーが配合されていない第２の層１２０の内部
で、バンプ２２と配線パターン１３２とが電気的に接続
されている。したがって、バンプ２２と配線パターン１
３２との間にシリカフィラーが介在しないまたは介在す
る量を少なくすることができるので、良好な電気的な接
続が得られる。
た半導体チップ２０、基板３０及び接着部材１００を有
する。接着部材１００は、その全体に対して、４０重量
％以上５０重量％以下の割合でシリカフィラー１４が配
合されてもよい。この場合、接着部材１００を見かけ
上、弾性率が高く、吸水率及び熱膨張係数が低くするこ
とができる。また、第２の層１２０にシリカフィラーが
配合されていないので、バンプ２２と配線パターン１３
２とが良好に電気的に接続されている。詳しくは、シリ
カフィラーが配合されていない第２の層１２０の内部
で、バンプ２２と配線パターン１３２とが電気的に接続
されている。したがって、バンプ２２と配線パターン１
３２との間にシリカフィラーが介在しないまたは介在す
る量を少なくすることができるので、良好な電気的な接
続が得られる。
【００５９】その他の点について、本実施の形態には、
第１の実施の形態で説明した内容を適用することができ
る。また、本実施の形態の変形例として、第２の層を第
３の分割層と第４の分割層とを含む複数の層で構成して
もよい。その場合、第３の分割層又は第４の分割層のい
ずれかを、第１の分割層と第２の分割層とのの間に配置
してもよい。
第１の実施の形態で説明した内容を適用することができ
る。また、本実施の形態の変形例として、第２の層を第
３の分割層と第４の分割層とを含む複数の層で構成して
もよい。その場合、第３の分割層又は第４の分割層のい
ずれかを、第１の分割層と第２の分割層とのの間に配置
してもよい。
【００６０】図３には、本発明の実施の形態に係る半導
体装置を実装した回路基板が示されている。半導体装置
１０００は、複数の外部端子１１００を有する。回路基
板２０００には例えばガラスエポキシ基板等の有機系基
板を用いることができる。回路基板２０００には例えば
銅からなる配線パターンが所望の回路となるように形成
されていて、それらの配線パターンと半導体装置１００
０の外部端子１１００とを接合することでそれらの電気
的導通を図る。なお、図３に示す半導体装置１０００
は、ＣＳＰに分類されるものであるが、それ以外のパッ
ケージ（ＢＧＡ等）が適用されていてもよい。また、半
導体装置１０００は、外部端子に関して、ＦＡＮ−ＩＮ
型、ＦＡＮ−ＯＵＴ型、ＦＡＮ−ＩＮ／ＯＵＴ型のいず
れのタイプであってもよい。また、半導体装置１０００
において、半導体チップの実装形態として、ＣＯＦ又は
ＣＯＧが適用されてもよい。
体装置を実装した回路基板が示されている。半導体装置
１０００は、複数の外部端子１１００を有する。回路基
板２０００には例えばガラスエポキシ基板等の有機系基
板を用いることができる。回路基板２０００には例えば
銅からなる配線パターンが所望の回路となるように形成
されていて、それらの配線パターンと半導体装置１００
０の外部端子１１００とを接合することでそれらの電気
的導通を図る。なお、図３に示す半導体装置１０００
は、ＣＳＰに分類されるものであるが、それ以外のパッ
ケージ（ＢＧＡ等）が適用されていてもよい。また、半
導体装置１０００は、外部端子に関して、ＦＡＮ−ＩＮ
型、ＦＡＮ−ＯＵＴ型、ＦＡＮ−ＩＮ／ＯＵＴ型のいず
れのタイプであってもよい。また、半導体装置１０００
において、半導体チップの実装形態として、ＣＯＦ又は
ＣＯＧが適用されてもよい。
【００６１】本発明の実施の形態に係る電子機器とし
て、図４にはノート型パーソナルコンピュータ３０００
が示され、図５には携帯電話４０００が示されている。
て、図４にはノート型パーソナルコンピュータ３０００
が示され、図５には携帯電話４０００が示されている。
【００６２】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【図１】図１（Ａ）〜図１（Ｂ）は、本発明の第１の実
施の形態に係る接着部材並びに半導体装置及びその製造
方法を説明する図である。
施の形態に係る接着部材並びに半導体装置及びその製造
方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｂ）は、本発明の第２の実
施の形態に係る接着部材並びに半導体装置及びその製造
方法を説明する図である。
施の形態に係る接着部材並びに半導体装置及びその製造
方法を説明する図である。
【図３】図３は、本発明の実施の形態に係る回路基板を
示す図である。
示す図である。
【図４】図４は、本発明の実施の形態に係る電子機器を
示す図である。
示す図である。
【図５】図５は、本発明の実施の形態に係る電子機器を
示す図である。
示す図である。
１０ 接着部材
１１ 第１の層
１２ 第２の層
１４ シリカフィラー
２０ 半導体チップ
２２ バンプ
３０ 基板
３２ 配線パターン
１００ 接着部材
１１０ 第１の層
１１１ 第１の分割層
１１２ 第２の分割層
１２０ 第２の層
１３２ 配線パターン
Claims (21)
- 【請求項１】 バンプを有する半導体チップと、 前記半導体チップと対向し、前記バンプと電気的に接続
する配線パターンが形成された基板と、 絶縁性のフィラーを含む第１の層と前記絶縁性のフィラ
ーを含まない第２の層とを含む接着部材と、 を有し、 前記接着部材は、前記半導体チップと前記基板との間に
配置され、 前記バンプ及び前記配線パターンが電気的に接続する部
分は、前記接着部材の前記第２の層の内部に位置してな
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記接着部材の前記第１及び第２の層の少なくとも一方
は、複数の層で構成されてなる半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記接着部材の前記第１の層は、第１の分割層と第２の
分割層とを含み、 前記第２の層は、前記第１の分割層と前記第２の分割層
との間に配置されてなる半導体装置。 - 【請求項４】 バンプを有する半導体チップと、 前記半導体チップと対向し、前記バンプと電気的に接続
する配線パターンが形成された基板と、 絶縁性のフィラーを含む第１の層と前記絶縁性のフィラ
ーを含まない第２の層とを有する接着部材であって、前
記絶縁性のフィラーを前記接着部材の全体に対して、４
０重量％以上５０重量％以下の割合で含む接着部材と、 を有し、 前記接着部材は、前記半導体チップと前記基板との間に
配置されてなる半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記バンプ及び前記配線パターンが電気的に接続する部
分は、前記接着部材の前記第２の層の内部に位置する半
導体装置。 - 【請求項６】 請求項１から請求項５のいずれかに記載
の半導体装置において、 前記接着部材は、導電性のフィラーを含む半導体装置。 - 【請求項７】 請求項１から請求項６のいずれかに記載
の半導体装置において、 前記第１の層は、第１のバインダを含み、 前記第２の層は、第２のバインダを含み、 前記第１のバインダの熱膨張係数は、前記第２のバイン
ダの熱膨張係数よりも小さい半導体装置。 - 【請求項８】 請求項１から請求項６のいずれかに記載
の半導体装置において、 前記第１の層は、第１のバインダを含み、 前記第２の層は、第２のバインダを含み、 前記第１のバインダの溶融粘度は、前記第２のバインダ
の溶融粘度よりも低い半導体装置。 - 【請求項９】 請求項１から請求項８のいずれかに記載
の半導体装置が実装されてなる回路基板。 - 【請求項１０】 請求項１から請求項８のいずれかに記
載の半導体装置を有する電子機器。 - 【請求項１１】 絶縁性のフィラーを含む第１の層と、
前記絶縁性のフィラーを含まない第２の層と、を有する
接着部材であって、 前記絶縁性のフィラーは、前記接着部材の全体に対し
て、４０重量％以上５０重量％以下の割合で含まれてな
る接着部材。 - 【請求項１２】 請求項１１記載の接着部材において、 前記第１の層の厚みＬ1と、前記第２の層の厚みＬ2と、
前記第１の層の密度Ｍ 1と、前記第２の層の密度Ｍ2と、
前記第１の層における前記絶縁性のフィラーが占める割
合であるＸ重量％とが、 ４０（Ｌ1Ｍ1＋Ｌ2Ｍ2）／Ｌ1Ｍ1≦Ｘ≦５０（Ｌ1Ｍ1＋
Ｌ2Ｍ2）／Ｌ1Ｍ1 の関係を有する接着部材。 - 【請求項１３】 請求項１１又は請求項１２記載の接着
部材において、 前記第１及び第２の層の少なくとも一方は、複数の層で
構成されてなる接着部材。 - 【請求項１４】 請求項１３記載の接着部材において、 前記第１の層は、第１の分割層と第２の分割層とを含
み、 前記第２の層は、前記第１の分割層と前記第２の分割層
との間に配置されてなる接着部材。 - 【請求項１５】 請求項１１から請求項１４のいずれか
に記載の接着部材において、 さらに、導電性のフィラーを含む接着部材。 - 【請求項１６】 半導体チップを、接着部材を使用し
て、基板にフェースダウン実装し、前記半導体チップに
設けられたバンプと前記基板に形成された配線パターン
とを電気的に接続することを含み、 前記接着部材は、絶縁性のフィラーが含まれた第１の層
と前記絶縁性のフィラーが含まれない第２の層とを含
み、 前記絶縁性のフィラーは、前記接着部材の全体に対し
て、４０重量％以上５０重量％以下の割合で含まれる半
導体装置の製造方法。 - 【請求項１７】 請求項１６記載の半導体装置の製造方
法において、 前記バンプと前記配線パターンとを、前記接着部材の前
記第２の層の内部で電気的に接続させる半導体装置の製
造方法。 - 【請求項１８】 半導体チップを、接着部材を使用し
て、基板にフェースダウン実装し、前記半導体チップに
設けられたバンプと、前記基板に形成された配線パター
ンと、を電気的に接続することを含み、 前記接着部材は、絶縁性のフィラーが含まれた第１の層
と前記絶縁性のフィラーが含まれない第２の層とを有
し、 前記バンプと前記配線パターンとを、前記接着部材の前
記第２の層の内部で電気的に接続させる半導体装置の製
造方法。 - 【請求項１９】 請求項１８記載の半導体装置の製造方
法において、 前記接着部材の前記第１及び第２の層の少なくとも一方
を、複数の層で形成する半導体装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体装置の製造方
法において、 前記接着部材の前記第１の層は、第１の分割層と第２の
分割層とを含む複数の層であり、 前記接着部材の前記第２の層は、前記第１の分割層と前
記第２の分割層との間に配置されてなる半導体装置の製
造方法。 - 【請求項２１】 請求項１６から請求項２０のいずれか
に記載の半導体装置の製造方法において、 前記接着部材は、導電性のフィラーを含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349142A JP3552701B2 (ja) | 2001-11-14 | 2001-11-14 | 接着部材、半導体装置及びその製造方法、回路基板並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349142A JP3552701B2 (ja) | 2001-11-14 | 2001-11-14 | 接着部材、半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152022A true JP2003152022A (ja) | 2003-05-23 |
| JP3552701B2 JP3552701B2 (ja) | 2004-08-11 |
Family
ID=19161855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001349142A Expired - Fee Related JP3552701B2 (ja) | 2001-11-14 | 2001-11-14 | 接着部材、半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3552701B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006045388A (ja) * | 2004-08-05 | 2006-02-16 | Kaneka Corp | 絶縁性接着シートおよびその利用 |
| JP2006210597A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 絶縁シートおよびその製造方法、並びに上記絶縁シートを用いたパワーモジュール |
| JP2008153548A (ja) * | 2006-12-19 | 2008-07-03 | Fujitsu Ltd | 半導体装置 |
| JP2008219039A (ja) * | 2008-04-21 | 2008-09-18 | Nec Electronics Corp | 半導体パッケージ及び製造方法 |
| JP2009218613A (ja) * | 2003-10-06 | 2009-09-24 | Nec Corp | 電子デバイスおよびその製造方法 |
| JP2013038270A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 電子装置及びその製造方法 |
| WO2013085019A1 (ja) * | 2011-12-09 | 2013-06-13 | デクセリアルズ株式会社 | 接続方法、接続構造体、絶縁性接着部材、及び、接着部材付電子部品及びその製造方法 |
-
2001
- 2001-11-14 JP JP2001349142A patent/JP3552701B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218613A (ja) * | 2003-10-06 | 2009-09-24 | Nec Corp | 電子デバイスおよびその製造方法 |
| JP2006045388A (ja) * | 2004-08-05 | 2006-02-16 | Kaneka Corp | 絶縁性接着シートおよびその利用 |
| JP2006210597A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 絶縁シートおよびその製造方法、並びに上記絶縁シートを用いたパワーモジュール |
| US8007897B2 (en) | 2005-01-27 | 2011-08-30 | Mitsubishi Denki Kabushiki Kaisha | Insulating sheet and method for producing it, and power module comprising the insulating sheet |
| JP2008153548A (ja) * | 2006-12-19 | 2008-07-03 | Fujitsu Ltd | 半導体装置 |
| JP2008219039A (ja) * | 2008-04-21 | 2008-09-18 | Nec Electronics Corp | 半導体パッケージ及び製造方法 |
| JP2013038270A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 電子装置及びその製造方法 |
| WO2013085019A1 (ja) * | 2011-12-09 | 2013-06-13 | デクセリアルズ株式会社 | 接続方法、接続構造体、絶縁性接着部材、及び、接着部材付電子部品及びその製造方法 |
| JP2013122957A (ja) * | 2011-12-09 | 2013-06-20 | Dexerials Corp | 接続方法、接続構造体、絶縁性接着部材、及び、接着部材付電子部品及びその製造方法 |
| US9190381B2 (en) | 2011-12-09 | 2015-11-17 | Dexerials Corporation | Connection method, connection structure, insulating adhesive member, electronic component having adhesive member, and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3552701B2 (ja) | 2004-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3994262B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| KR100290993B1 (ko) | 반도체장치,반도체탑재용배선기판및반도체장치의제조방법 | |
| JP3633559B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| TWI431746B (zh) | 半導體元件 | |
| JP4135565B2 (ja) | 電子回路装置およびその製造方法 | |
| JP2001244638A (ja) | 回路部品内蔵モジュール及びその製造方法 | |
| CN101728340A (zh) | 半导体装置及其制造方法 | |
| WO2000070677A1 (fr) | Appareil semi-conducteur, son procede de fabrication, carte a circuit imprime et appareil electronique | |
| KR19990082715A (ko) | 반도체장치 | |
| JP3654116B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP3565090B2 (ja) | 半導体装置の製造方法 | |
| US6528889B1 (en) | Electronic circuit device having adhesion-reinforcing pattern on a circuit board for flip-chip mounting an IC chip | |
| KR20120049144A (ko) | 전자부품을 가진 배선기판 및 그 제조방법 | |
| JP2001015551A (ja) | 半導体装置およびその製造方法 | |
| JP3552701B2 (ja) | 接着部材、半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP4051570B2 (ja) | 半導体装置の製造方法 | |
| JP2000243864A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2004071946A (ja) | 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法 | |
| JP4029255B2 (ja) | 接着部材 | |
| JP2008244191A (ja) | 部品内蔵基板の製造方法 | |
| JP3741553B2 (ja) | 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ | |
| JP2001307555A (ja) | 異方性導電フィルム及びこれを用いた実装方法ならびに配線用の基板 | |
| JP2001127194A (ja) | フリップチップ型半導体装置及びその製造方法 | |
| JP2001068604A (ja) | 固定樹脂、異方性導電樹脂、半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040413 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040426 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |