CN116888740A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN116888740A
CN116888740A CN202180093686.1A CN202180093686A CN116888740A CN 116888740 A CN116888740 A CN 116888740A CN 202180093686 A CN202180093686 A CN 202180093686A CN 116888740 A CN116888740 A CN 116888740A
Authority
CN
China
Prior art keywords
terminal
control circuit
semiconductor substrate
semiconductor device
switching element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180093686.1A
Other languages
English (en)
Inventor
上野诚
西村一广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN116888740A publication Critical patent/CN116888740A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

提供一种能够以短时间进行具有可靠性的筛选的半导体装置。半导体装置具有开关元件、控制电路、齐纳二极管、第1端子以及第2端子。开关元件形成于半导体基板。控制电路形成于包含开关元件的半导体基板，对开关元件的状态进行控制。齐纳二极管包含连接至输入端子与控制电路之间的电源电压线的阴极，该输入端子被输入用于对控制电路进行驱动的电源电压。齐纳二极管形成于半导体基板。第1端子作为齐纳二极管的阳极而设置于半导体基板的主面。第2端子作为开关元件的发射极以及源极之中的任意一者而设置于半导体基板的主面，在半导体基板内与第1端子绝缘。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
已知一种半导体装置，其在与形成有IGBT(Insulated GateBipolarTransistor)、MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor)等开关元件的半导体基板相同的基板内形成用于对该开关元件的状态进行控制的控制电路(例如参照专利文献1)。在控制电路的输入侧连接有齐纳二极管，该齐纳二极管进行控制，以使得不对控制电路施加过大的电源电压。另外，为了防止半导体装置的由内部的寄生元件引起的闩锁，有时在控制电路的输入侧配置肖特基势垒二极管。在配置有肖特基势垒二极管的情况下，为了减少由该肖特基势垒二极管导致的电压降，向该肖特基势垒二极管并联连接P沟道MOSFET。
专利文献1：日本特开2002-16254号公报
发明内容
在控制电路的输入侧设置有包含齐纳二极管的输入保护用电路的情况下，即使施加控制电路的额定电压附近的电压，也不会对控制电路施加大于或等于齐纳二极管的击穿电压(齐纳电压)的电压。换言之，在以控制电路的筛选为目的的老化(通电试验)中，无法将该额定电压附近的电压施加至控制电路。为了进行具有可靠性的筛选，需要采取长时间施加低于额定电压的电压等措施，试验时间变长。
本发明用于解决上述的课题，提供了一种能够以短时间进行具有可靠性的筛选的半导体装置。
本发明涉及的半导体装置具有开关元件、控制电路、齐纳二极管、第1端子以及第2端子。开关元件形成于半导体基板。控制电路形成于包含开关元件的半导体基板，对开关元件的状态进行控制。齐纳二极管包含连接至输入端子与该控制电路之间的电源电压线的阴极，该输入端子被输入用于对控制电路进行驱动的电源电压。齐纳二极管形成于半导体基板。第1端子作为齐纳二极管的阳极而设置于半导体基板的主面。第2端子作为开关元件的发射极以及源极之中的任意一者而设置于半导体基板的主面，在半导体基板内与第1端子绝缘。
发明的效果
本发明的半导体装置能够以短时间进行具有可靠性的筛选。
本发明的目的、特征、方案以及优点将根据以下的详细说明和附图而变得更加清楚。
附图说明
图1是表示实施方式1中的半导体装置的结构的电路图。
图2是表示实施方式1中的半导体装置的上表面处的结构的俯视图。
图3是表示实施方式1中的半导体装置的制造方法的流程图。
图4是表示端子处于开路状态的半导体装置的结构的电路图。
图5是表示实施方式2中的半导体装置的结构的电路图。
图6是表示实施方式2中的半导体装置的上表面处的结构的俯视图。
图7是表示实施方式2中的半导体装置的制造方法的流程图。
图8是表示端子处于开路状态的半导体装置的结构的电路图。
图9是表示实施方式3中的半导体装置的结构的电路图。
图10是表示实施方式3中的半导体装置的上表面处的结构的俯视图。
图11是表示实施方式3中的半导体装置的制造方法的流程图。
图12是表示端子处于开路状态的半导体装置的结构的电路图。
图13是表示实施方式4中的半导体装置的结构的电路图。
图14是表示实施方式4中的半导体装置的上表面处的结构的俯视图。
图15是表示实施方式4中的半导体装置的制造方法的流程图。
图16是表示实施方式5中的半导体装置的结构的电路图。
图17是表示实施方式5中的半导体装置的上表面处的结构的俯视图。
图18是表示端子处于开路状态的半导体装置的结构的电路图。
图19是表示实施方式6中的半导体装置的结构的电路图。
图20是表示实施方式6中的半导体装置的上表面处的结构的俯视图。
具体实施方式
<实施方式1>
(半导体装置的结构)
图1是表示实施方式1中的半导体装置101的结构的电路图。图2是表示实施方式1中的半导体装置101的上表面处的结构的俯视图。
半导体装置101具有形成于1个半导体基板S1的保护电路A1、控制电路B1、开关元件Z1、输入端子P1、端子P2、端子P3、端子P4以及金属导线W1。保护电路A1以及控制电路B1也可以合起来定义为1个带保护功能的控制电路。
保护电路A1以及控制电路B1形成于半导体基板S1内的电路区域10，开关元件Z1形成于同一个半导体基板S1内的开关元件区域20。在图1中仅示出了1个开关元件Z1，但在开关元件区域20形成有多个开关元件。半导体基板S1例如由Si等半导体、或SiC、GaN、氧化镓等所谓的宽带隙半导体形成。
保护电路A1具有电源电压线VDL、电阻R1、齐纳二极管D1以及端子P4。
电源电压线VDL将输入端子P1与控制电路B1连接。以下，“连接”是指在半导体装置101进行通常动作的情况下，2个部分彼此电连接。从输入端子P1输入的信号兼为用于对控制电路B1进行驱动的电源电压和用于对开关元件Z1的状态进行控制的脉冲信号。
电阻R1设置在电源电压线VDL上，对浪涌电流等在设计上不期望的电流进行限制。
齐纳二极管D1的阴极连接至电源电压线VDL。
端子P4是齐纳二极管D1的阳极，设置于半导体基板S1的上表面。在此，端子P4是金属焊盘。
控制电路B1对开关元件Z1的导通状态以及断开状态之间的转换进行控制。控制电路B1的输入部B11连接至电源电压线VDL。控制电路B1的输出部B12连接至开关元件Z1的栅极GZ1。另外，控制电路B1也连接至端子P3。
开关元件Z1例如是IGBT(Insulated Gate Bipolar Transistor)、MOSFET(MetalOxide Semiconductor Field Effect Transistor)等。图1中的开关元件Z1是N沟道IGBT。
端子P2是集电极(collector)电极(electrode)，例如形成于半导体基板S1的下表面。
端子P3是发射极电极，是设置于半导体基板S1的上表面的金属焊盘。在半导体基板S1的上表面，端子P3配置为与端子P4分离。端子P3在半导体基板S1内不与端子P4短接，即与端子P4绝缘。
金属导线W1将端子P3与端子P4连接。金属导线W1是外部配线。外部配线是指并非设置于半导体基板S1上的配线。虽然端子P4在半导体基板S1内不与端子P3短接，但端子P3与端子P4通过金属导线W1彼此电连接。
在半导体装置101安装于系统等中的情况下，端子P3连接至GND。即，端子P4和控制电路B1经由端子P3连接至GND。齐纳二极管D1将施加至控制电路B1的电源电压控制为小于或等于齐纳电压。
(半导体装置的制造方法)
图3是表示实施方式1中的半导体装置101的制造方法的流程图。图4是表示端子处于开路状态的半导体装置101A的结构的电路图。
在步骤S11中，准备端子P4处于开路状态的半导体装置101A。在老化(通电试验)之前的状态下，换言之，在初始状态下，端子P4没有通过金属导线W1连接至端子P3。此外，该步骤S11中的半导体装置101A可以是芯片状态，也可以是切割之前的晶片状态。
在步骤S12中，对控制电路B1施加试验用电压。该步骤S12是所谓的老化。例如，试验用电压通过经由输入端子P1施加至电源电压线VDL与端子P3之间，从而施加至控制电路B1。或者例如，试验用电压通过经由端子P4施加至电源电压线VDL与端子P3之间，从而施加至控制电路B1。试验用电压大于齐纳二极管D1的齐纳电压，小于或等于控制电路B1的额定电压。通过该试验用电压，不会使端子P4与端子P3短接。通过该老化，筛选出满足规格的半导体装置101A。此外，在与该试验共同执行控制电路B1的基本特性评价的情况下，端子P4通过测试器等临时地连接至端子P3。然后，电源电压通过经由输入端子P1施加至电源电压线VDL与端子P3之间，从而施加至控制电路B1。
在步骤S13中，老化后，将端子P4通过金属导线W1连接至端子P3。该步骤S13是所谓的导线键合工序。通过该工序，完成图1所示的半导体装置101。
综上所述，实施方式1中的半导体装置101具有开关元件Z1、控制电路B1、齐纳二极管D1、端子P4(第1端子)、端子P3(第2端子)以及金属导线W1(外部配线)。开关元件Z1形成于半导体基板S1。控制电路B1形成于包含开关元件Z1的半导体基板S1，对开关元件Z1的状态进行控制。齐纳二极管D1包含连接至输入端子P1与控制电路B1之间的电源电压线VDL的阴极，该输入端子P1被输入用于对控制电路B1进行驱动的电源电压。齐纳二极管D1形成于半导体基板S1。端子P4作为齐纳二极管D1的阳极设置于半导体基板S1的上表面(主面)。端子P3作为开关元件Z1的发射极设置于半导体基板S1的上表面。端子P3在半导体基板S1内与端子P4绝缘。金属导线W1将端子P3与端子P4连接。
如上所述的半导体装置101在其制造工序中，能够对控制电路B1施加大于或等于齐纳二极管D1的齐纳电压(大约7V)的试验用电压。例如，能够施加接近控制电路B1的额定电压的电压，执行老化。其结果，以短时间结束具有可靠性的筛选。
开关元件Z1不限定于N沟道IGBT。开关元件Z1也可以是N沟道MOSFET。在该情况下，端子P4对应于N沟道MOSFET的源极。另外，也可以连接为了电流感测而仅分离了发射极的开关元件。外部配线不限定于金属导线。外部配线也可以是平板状的导电体。端子P4以及端子P3也可以设置于半导体基板S1的下表面。在该情况下，外部配线也可以是在与半导体基板S1的下表面相面对的电路基板设置的配线图案。这些变形例也能够应用于以下所示的各实施方式。
<实施方式2>
对实施方式2中的半导体装置以及半导体装置的制造方法进行说明。在实施方式2中，对于与实施方式1相同的结构要素标注相同的参照标号，省略对它们的详细说明。
(半导体装置的结构)
图5是表示实施方式2中的半导体装置102的结构的电路图。
图6是表示实施方式2中的半导体装置102的上表面处的结构的俯视图。
半导体装置102具有形成于1个半导体基板S1的保护电路A2、控制电路B1、开关元件Z1、输入端子P1、端子P2、端子P3、端子P5、端子P6以及金属导线W2。
保护电路A2具有电源电压线VDL、电阻R1、齐纳二极管D1端子P5以及端子P6。
齐纳二极管D1的阴极连接至电源电压线VDL。齐纳二极管D1的阳极连接至开关元件Z1的发射极即端子P3。
端子P5在齐纳二极管D1的阴极与控制电路B1之间切断了半导体基板S1内的电源电压线VDL。端子P5设置于半导体基板S1的上表面，连接至控制电路B1的输入部B11。在此，端子P5是金属焊盘。
端子P6是齐纳二极管D1的阴极，设置于半导体基板S1的上表面。端子P6在半导体基板S1内不与端子P5短接，即与端子P5绝缘。端子P6与端子P5一起在齐纳二极管D1的阴极与控制电路B1之间切断了半导体基板S1内的电源电压线VDL。在此，端子P6是金属焊盘。
金属导线W2将端子P5与端子P6连接，形成了电源电压线VDL。虽然端子P6在半导体基板S1内不与端子P5短接，但端子P5与端子P6通过金属导线W2彼此电连接。
在半导体装置102安装于系统等中的情况下，端子P3连接至GND。即，齐纳二极管D1的阳极经由端子P3连接至GND。齐纳二极管D1将施加至控制电路B1的电源电压控制为小于或等于齐纳电压。
(半导体装置的制造方法)
图7是表示实施方式2中的半导体装置102的制造方法的流程图。图8是表示端子处于开路状态的半导体装置102A的结构的电路图。
在步骤S21中，准备端子P5处于开路状态的半导体装置102A。端子P5处于开路状态对应于电源电压线VDL处于开路状态。在老化之前的状态下，端子P5没有通过金属导线W2连接至端子P6。
在步骤S22中，对控制电路B1施加试验用电压。具体地说，试验用电压通过经由端子P5施加至电源电压线VDL与端子P3之间，从而施加至控制电路B1。试验用电压大于齐纳二极管D1的齐纳电压，小于或等于控制电路B1的额定电压。通过该试验，筛选出满足规格的半导体装置102A。
在步骤S23中，老化后，将端子P5通过金属导线W2连接至端子P6。通过该工序，完成图5所示的半导体装置102。
综上所述，实施方式2中的半导体装置102具有开关元件Z1、控制电路B1、齐纳二极管D1、端子P5(第1端子)、端子P6(第2端子)以及金属导线W2(外部配线)。开关元件Z1形成于半导体基板S1。控制电路B1形成于包含开关元件Z1的半导体基板S1，对开关元件Z1的状态进行控制。齐纳二极管D1包含连接至输入端子P1与控制电路B1之间的电源电压线VDL的阴极，该输入端子P1被输入用于对控制电路B1进行驱动的电源电压。齐纳二极管D1形成于半导体基板S1。端子P5设置于半导体基板S1的上表面。端子P5在齐纳二极管D1的阴极与控制电路B1之间切断半导体基板S1内的电源电压线VDL。端子P5连接至控制电路B1的输入部B11。端子P6作为齐纳二极管D1的阴极设置于半导体基板S1的上表面。端子P6与端子P5一起在齐纳二极管D1的阴极与控制电路B1之间切断了半导体基板S1内的电源电压线VDL。金属导线W2将端子P5与端子P6连接，形成电源电压线VDL。
如上所述的半导体装置102在其制造工序中，能够对控制电路B1施加大于或等于齐纳二极管D1的齐纳电压(大约7V)的试验用电压。例如，能够施加接近控制电路B1的额定电压的电压，执行老化。其结果，以短时间结束具有可靠性的筛选。
在实施方式2中，端子P5设置于保护电路A2，但端子P5也可以是控制电路B1的输入部B11自身。
<实施方式3>
对实施方式3中的半导体装置以及半导体装置的制造方法进行说明。在实施方式3中，对于与实施方式1或2相同的结构要素标注相同的参照标号，省略对它们的详细说明。
(半导体装置的结构)
图9是表示实施方式3中的半导体装置103的结构的电路图。图10是表示实施方式3中的半导体装置103的上表面处的结构的俯视图。
半导体装置103具有形成于1个半导体基板S1的保护电路A3、控制电路B1、开关元件Z1、输入端子P1、端子P2、端子P3、端子P7、端子P9以及金属导线W3。
保护电路A3具有输入端子P1、电阻R1、电阻R2、齐纳二极管D1、肖特基势垒二极管D2～D6、晶体管T1、端子P7以及端子P9。输入端子P1、电阻R1以及齐纳二极管D1的结构与实施方式2的这些相同。
肖特基势垒二极管D2以及晶体管T1并联连接至电源电压线VDL。肖特基势垒二极管D2防止寄生于电路内的元件的闩锁。晶体管T1是P沟道MOSFET。晶体管T1减少肖特基势垒二极管D2的电压降。
晶体管T1的栅极经由电阻R2连接至漏极。晶体管T1的背栅极连接至肖特基势垒二极管D3及D4各自的阴极。肖特基势垒二极管D3的阳极连接至开关元件Z1的发射极、即端子P3。肖特基势垒二极管D4的阳极经由齐纳二极管D1的阴极以及电阻R1连接至输入端子P1。肖特基势垒二极管D5的阳极连接至控制电路B1的输入部B11。肖特基势垒二极管D6的阴极连接至控制电路B1的输入部B11，阳极连接至端子P3。
端子P9连接至晶体管T1的漏极与控制电路B1的输入部B11之间的电源电压线VDL。端子P9设置于半导体基板S1的上表面。在此，端子P9是金属焊盘。
端子P7作为晶体管T1的栅极设置于半导体基板S1的上表面。在此，端子P7是金属焊盘。
在半导体基板S1的上表面，端子P3配置为与端子P7分离。端子P3在半导体基板S1内不与端子P7短接，即与端子P7绝缘。
金属导线W3将端子P3与端子P7连接。虽然端子P7在半导体基板S1内不与端子P3短接，但端子P3与端子P7通过金属导线W3彼此电连接。
在半导体装置103安装于系统等中的情况下，端子P3连接至GND。即，齐纳二极管D1的阳极以及端子P7经由端子P3连接至GND。齐纳二极管D1将对控制电路B1施加的电源电压控制为小于或等于齐纳电压。另外，这样的结构防止晶体管T1的背栅极以及控制电路B1处的寄生晶闸管的误动作。
(半导体装置的制造方法)
图11是表示实施方式3中的半导体装置103的制造方法的流程图。图12是表示端子处于开路状态的半导体装置103A的结构的电路图。
在步骤S31中，准备端子P7处于开路状态的半导体装置103A。在老化之前的状态下，端子P7没有通过金属导线W3连接至端子P3。
在步骤S32中，对控制电路B1施加试验用电压。例如，在端子P7处于开路状态时，试验用电压通过施加至设置于电源电压线VDL的端子P9与端子P3之间，从而施加至控制电路B1。如上所述，晶体管T1的栅极即端子P7没有连接至端子P3。在晶体管T1的栅极与漏极之间还存在电阻R2。由此，在向端子P9与端子P3之间施加了试验用电压的情况下，不驱动晶体管T1。对控制电路B1施加以肖特基势垒二极管D6的耐压(大约16V)为最大值的试验用电压。通过该试验，筛选出满足规格的半导体装置103A。试验用电压例如也可以通过经由端子P7施加至电源电压线VDL与端子P3之间，从而施加至控制电路B1。
在步骤S33中，老化后，将端子P7通过金属导线W3连接至端子P3。通过该工序，完成图9所示的半导体装置103。晶体管T1的栅极连接至开关元件Z1的发射极即端子P3。晶体管T1减少肖特基势垒二极管D2的正向电压降。
综上所述，实施方式3中的半导体装置103具有开关元件Z1、控制电路B1、齐纳二极管D1、晶体管T1、电阻R2、端子P7(第1端子)、端子P3(第2端子)以及金属导线W3(外部配线)。开关元件Z1形成于半导体基板S1。控制电路B1形成于包含开关元件Z1的半导体基板S1，对开关元件Z1的状态进行控制。齐纳二极管D1包含连接至输入端子P1与控制电路B1之间的电源电压线VDL的阴极，该输入端子P1被输入用于对控制电路B1进行驱动的电源电压。齐纳二极管D1形成于半导体基板S1。晶体管T1形成于半导体基板S1，并联连接至电源电压线VDL。电阻R2形成于半导体基板S1，设置于晶体管T1的栅极与漏极之间。端子P7作为晶体管T1的栅极设置于半导体基板S1的上表面。端子P3作为开关元件Z1的发射极设置于半导体基板S1的上表面，与端子P7绝缘。金属导线W3将端子P7与端子P3连接。
如上所述的半导体装置103在其制造工序中，能够对控制电路B1施加接近控制电路B1的额定电压的电压，执行老化。由于施加了大于或等于输入保护用的齐纳二极管D1的齐纳电压的电压，因此以短时间结束具有可靠性的筛选。
<实施方式4>
对实施方式4中的半导体装置以及半导体装置的制造方法进行说明。在实施方式4中，对于与实施方式1至3中任意者相同的结构要素标注相同的参照标号，省略对它们的详细说明。
(半导体装置的结构)
图13是表示实施方式4中的半导体装置104的结构的电路图。图14是表示实施方式4中的半导体装置104的上表面处的结构的俯视图。
半导体装置104具有形成于1个半导体基板S1的保护电路A4、控制电路B1、开关元件Z1、输入端子P1、端子P2、端子P3、端子P8以及端子P9。
保护电路A4除了实施方式3的保护电路A3的结构之外，还具有齐纳二极管D7以及双向齐纳二极管D8。
齐纳二极管D7包含连接至晶体管T1的栅极的阴极和连接至开关元件Z1的发射极的阳极。齐纳二极管D7被进行了短接处理(齐纳击穿)。即，晶体管T1的栅极与端子P3短接。
双向齐纳二极管D8设置于晶体管T1的栅极与漏极之间，串联连接至电阻R2。双向齐纳二极管D8在半导体装置104的制造工序中，在对控制电路B1施加试验用电压时，减轻电流路径中的各元件所产生的发热。该发热由于过电压或过电流产生，成为各元件的破损的原因。该发热的减轻的程度能够通过双向齐纳二极管D8的连接个数调整。在发热小的情况下，不是必须要有双向齐纳二极管D8。
端子P8作为晶体管T1的栅极设置于半导体基板S1的上表面。在此，端子P8是金属焊盘。在端子P8并未连接金属导线等。
在半导体基板S1的上表面处，端子P3配置为与端子P8分离。端子P3在半导体基板S1内不与端子P8短接，即与端子P8绝缘。
在半导体装置104安装于系统等中的情况下，齐纳二极管D1的阳极经由端子P3连接至GND。齐纳二极管D1将对控制电路B1施加的电源电压控制为小于或等于齐纳电压。另外，齐纳二极管D7被进行了短接处理(齐纳击穿)，因此晶体管T1的栅极也经由端子P3连接至GND。晶体管T1减少肖特基势垒二极管D2的正向电压降。
(半导体装置的制造方法)
图15是表示实施方式4中的半导体装置104的制造方法的流程图。
在步骤S41中，准备齐纳二极管D7处于未被短接处理的状态的半导体装置。在老化之前的状态下，晶体管T1的栅极由齐纳二极管D7在规定的电压范围内与端子P3绝缘。
在步骤S42中，对控制电路B1施加试验用电压。例如，在端子P8处于开路状态时，试验用电压通过施加至端子P9与端子P3之间，从而施加至控制电路B1。在从晶体管T1的栅极向端子P3的方向上没有电流流动。另外，在晶体管T1的栅极与漏极之间还存在电阻R2。由此，在经由端子P9施加了试验用电压的情况下，不驱动晶体管T1。对控制电路B1施加以肖特基势垒二极管D6的耐压(大约16V)为最大值的试验用电压。此外，此时，在晶体管T1的栅极以及漏极之间施加大约9V的电压。通过该试验，筛选出满足规格的半导体装置。
在步骤S43中，老化后，对齐纳二极管D7实施短接处理(齐纳击穿)。在晶体管T1的栅极与开关元件Z1的发射极之间例如施加大约35V的电压作为短接处理用电压。此时，晶体管T1的栅极以及漏极之间的电压为大约19V。为了使电流路径中的各元件耐受发热，将双向齐纳二极管D8连接至晶体管T1的栅极以及漏极之间。通过齐纳击穿，晶体管T1的栅极与开关元件Z1的发射极即端子P3短接。晶体管T1减少肖特基势垒二极管D2的正向电压降。
综上所述，实施方式4中的半导体装置104具有开关元件Z1、控制电路B1、齐纳二极管D1、晶体管T1、电阻R2、齐纳二极管D7(短接处理用齐纳二极管)和端子P8(栅极端子)。开关元件Z1形成于半导体基板S1。控制电路B1形成于包含开关元件Z1的半导体基板S1，对开关元件Z1的状态进行控制。齐纳二极管D1包含连接至输入端子P1与控制电路B1之间的电源电压线VDL的阴极，该输入端子P1被输入用于对控制电路B1进行驱动的电源电压。齐纳二极管D1形成于半导体基板S1。晶体管T1形成于半导体基板S1，并联连接至电源电压线VDL。电阻R2形成于半导体基板S1，设置于晶体管T1的栅极与漏极之间。齐纳二极管D7包含连接至晶体管T1的栅极的阴极和连接至开关元件Z1的发射极的阳极。齐纳二极管D7被进行了短接处理。端子P8作为晶体管T1的栅极设置于半导体基板S1的上表面。
如上所述的半导体装置104在其制造工序中，能够对控制电路B1施加接近控制电路B1的额定电压的电压，执行老化。由于施加了大于或等于输入保护用的齐纳二极管D1的齐纳电压的电压，因此以短时间结束具有可靠性的筛选。晶体管T1的栅极与开关元件Z1的发射极的电连接不需要引线键合工序，所以成本降低。
<实施方式5>
对实施方式5中的半导体装置以及半导体装置的制造方法进行说明。在实施方式5中，对于与实施方式1至4中任意者相同的结构要素标注相同的参照标号，省略对它们的详细说明。
(半导体装置的结构)
图16是表示实施方式5中的半导体装置105的结构的电路图。图17是表示实施方式5中的半导体装置105的上表面处的结构的俯视图。
半导体装置105具有形成于1个半导体基板S1的保护电路A3、控制电路B2、开关元件Z1、输入端子P1、端子P2、端子P3、端子P7、端子P9、端子P10以及金属导线W3。
控制电路B2包含波形整形电路C1、P沟道MOSFET(T2)、P沟道MOSFET(T3)、P沟道MOSFET(T4)、恒定电流源C2以及电阻R3。
P沟道MOSFET(T2)由波形整形电路C1的输出驱动。P沟道MOSFET(T3)的源极与P沟道MOSFET(T2)的漏极共通，连接至恒定电流源C2。P沟道MOSFET(T4)的栅极与P沟道MOSFET(T3)共通。P沟道MOSFET(T4)和P沟道MOSFET(T3)构成电流镜电路。P沟道MOSFET(T4)的漏极连接至开关元件Z1的栅极GZ1。电阻R3将晶体管T1的栅极、开关元件Z1的栅极GZ1以及P沟道MOSFET(T4)的漏极彼此连接。
保护电路A3具有实施方式3所示的结构。虽然端子P7在半导体基板S1内不与端子P3短接，但端子P3与端子P7通过金属导线W3彼此电连接。与实施方式4相同地，根据需要，双向齐纳二极管D8也可以连接至晶体管T1的栅极与电阻R2之间。
端子P10作为开关元件Z1的栅极电极设置于半导体基板S1的上表面。在此，端子P10是金属焊盘。
在半导体装置105安装于系统等中的情况下，齐纳二极管D1的阳极以及端子P7经由端子P3连接至GND。
(半导体装置的动作)
(i)将电压信号输入至输入端子P1。基于该电压信号而生成电源电压，齐纳二极管D1将电源电压控制为小于或等于齐纳电压。(ii)基于该电源电压，波形整形电路C1变为ON状态。H信号传递至P沟道MOSFET(T2)的栅极，P沟道MOSFET(T2)变为OFF状态。电流从恒定电流源C2流向P沟道MOSFET(T3)。由于电流镜的结构，被P沟道MOSFET(T4)复制出的电流或放大后的电流流动。(iii)电流流过电阻R3。对开关元件Z1的栅极GZ1施加栅极电压，电流从发射极电极即端子P3流向集电极电极即端子P2。切断动作是上述的(i)至(iii)的相反动作。
(半导体装置的制造方法)
实施方式5中的半导体装置105的制造方法与图11所示的流程图相同。图18是表示端子处于开路状态的半导体装置105A的结构的电路图。
在步骤S31中，准备端子P7处于开路状态的半导体装置105A。在老化之前的状态下，端子P7没有通过金属导线W3连接至端子P3。
在步骤S32中，对控制电路B2施加试验用电压。例如，在端子P7处于开路状态时，试验用电压通过施加至端子P9与端子P3之间，从而施加至控制电路B2。对控制电路B2施加以肖特基势垒二极管D6的耐压(大约16V)为最大值的试验用电压。
另外，此时，开关元件Z1的栅极GZ1以及电阻R3没有连接至端子P3。因此，能够进行开关元件Z1的栅极氧化膜的筛选。栅极氧化膜的筛选用的电压(以下称为栅极氧化膜试验用电压)施加至端子P10与端子P3之间。例如，在开关元件Z1的栅极氧化膜的厚度为的情况下，优选施加氧化膜的耐压(50V)附近的栅极氧化膜试验用电压。例如，在向端子P10与端子P3之间施加40V的栅极氧化膜试验用电压的情况下，电流在电阻R3-电阻R2-肖特基势垒二极管D6的路径上流动。此时，在肖特基势垒二极管D6的耐压为大约16V的情况下，对电阻R2及R3施加总计24V的电压。双向齐纳二极管D8减轻电阻R2及R3处的发热。该发热的减轻的程度能够通过双向齐纳二极管D8的连接个数调整。在实施方式5中，经由端子P10施加了栅极氧化膜试验用电压，但在仅在电阻R2抑制发热的情况下，也可以经由端子P7、即对端子P7与端子P3之间施加栅极氧化膜试验用电压。
通过上述的步骤S32的试验，筛选出满足规格的半导体装置105A。
在步骤S33中，老化后，将端子P7通过金属导线W3连接至端子P3。通过该工序，完成图16所示的半导体装置105。通过这样的连接结构，晶体管T1减少肖特基势垒二极管D2的电压降。另外，这样的连接结构能够通过从输入端子P1输入的信号对开关元件Z1的状态进行控制。
综上所述，实施方式5中的半导体装置105除了实施方式3中的半导体装置103的结构之外，还具有将晶体管T1的栅极与开关元件Z1的栅极GZ1连接的电阻R3(电压产生用电阻)。
如上所述的半导体装置105不仅能够进行控制电路B2的筛选，还能够进行开关元件Z1的栅极氧化膜的筛选。针对半导体装置105A有无缺陷的区分性提高。
半导体装置105还可以具有与P沟道MOSFET(T3)并联连接的在误动作时驱动的P沟道MOSFET(未图示)。误动作是指例如高温时或过电压时的误动作。由此，强化了保护功能。
<实施方式6>
对实施方式6中的半导体装置以及半导体装置的制造方法进行说明。在实施方式6中，对于与实施方式1至5中任意者相同的结构要素标注相同的参照标号，省略对它们的详细说明。
图19是表示实施方式6中的半导体装置106的结构的电路图。图20是表示实施方式6中的半导体装置106的上表面处的结构的俯视图。
半导体装置106具有形成于1个半导体基板S1的保护电路A4、控制电路B2、开关元件Z1、输入端子P1、端子P2、端子P3、端子P8、端子P9以及端子P10。
保护电路A4具有实施方式4所示的结构。即，齐纳二极管D7包含连接至晶体管T1的栅极的阴极和连接至开关元件Z1的发射极的阳极。齐纳二极管D7被进行了短接处理。另外，根据需要而设置双向齐纳二极管D8。端子P8作为晶体管T1的栅极设置于半导体基板S1的上表面。在端子P8并未连接金属导线等。端子P3在半导体基板S1内不与端子P8短接，即与端子P8绝缘。
控制电路B2具有实施方式5所示的结构。即，电阻R3将晶体管T1的栅极、开关元件Z1的栅极GZ1以及P沟道MOSFET(T4)的漏极连接。
(半导体装置的制造方法)
实施方式6中的半导体装置106的制造方法与图15所示的流程图相同。
在步骤S41中，准备齐纳二极管D7处于未被短接处理的状态的半导体装置。
在步骤S42中，对控制电路B2施加试验用电压。例如，在端子P8处于开路状态时，试验用电压通过施加至端子P9与端子P3之间，从而施加至控制电路B2。在从晶体管T1的栅极向端子P3的方向上没有电流流动。另外，在晶体管T1的栅极与漏极之间也存在电阻R2。由此，在经由端子P9施加了试验用电压的情况下，不驱动晶体管T1。对控制电路B2施加与肖特基势垒二极管D6的耐压对应的电压(大约16V)作为试验用电压。在晶体管T1的栅极以及漏极之间施加大约9V的电压。此时，与实施方式5相同地，能够进行开关元件Z1的栅极氧化膜的筛选。在向端子P10与端子P3之间例如施加40V的情况下，电流在电阻R3-齐纳二极管D7的路径上流动。电阻R3需要具有耐受此时产生的发热的性能。通过该试验，筛选出满足规格的半导体装置。
在步骤S43中，老化后，对齐纳二极管D7实施短接处理(齐纳击穿)。此时，在晶体管T1的栅极与开关元件Z1的发射极之间例如施加大约35V的电压作为短接处理用电压。晶体管T1的栅极以及漏极之间的电压为大约19V。双向齐纳二极管D8减轻电流路径中的各元件的发热。该减轻的程度能够通过双向齐纳二极管D8的连接个数调整。
综上所述，实施方式6中的半导体装置106除了实施方式3中的半导体装置104的结构之外，还具有将晶体管T1的栅极与开关元件Z1的栅极GZ1连接的电阻R3(电压产生用电阻)。
如上所述的半导体装置106不仅能够进行控制电路B2的筛选，还能够进行开关元件Z1的栅极氧化膜的筛选。针对半导体装置106有无缺陷的区分性提高。
本发明能够将各实施方式自由组合，或将各实施方式适当地变形、省略。
标号的说明
10电路区域，20开关元件区域，101～106半导体装置，A1～A4保护电路，B1控制电路，B11输入部，B12输出部，B2控制电路，C1波形整形电路，C2恒定电流源，D1齐纳二极管，D2～D6肖特基势垒二极管，D7齐纳二极管，D8双向齐纳二极管，GZ1栅极，P1输入端子，P2～P10端子，R1～R3电阻，S1半导体基板，T1晶体管，VDL电源电压线，W1～W3金属导线，Z1开关元件。

Claims (18)

1.一种半导体装置，其具有：
开关元件，其形成于半导体基板；
控制电路，其形成于包含所述开关元件的所述半导体基板，对所述开关元件的状态进行控制；
齐纳二极管，其包含连接至输入端子与所述控制电路之间的电源电压线的阴极，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该齐纳二极管形成于所述半导体基板；
第1端子，其作为所述齐纳二极管的阳极而设置于所述半导体基板的主面；以及
第2端子，其作为所述开关元件的发射极以及源极之中的任意一者而设置于所述半导体基板的所述主面，在所述半导体基板内与所述第1端子绝缘。
2.根据权利要求1所述的半导体装置，其中，
还具有外部配线，该外部配线将所述第1端子与所述第2端子连接。
3.一种半导体装置的制造方法，其具有以下工序：
准备半导体装置，该半导体装置在1个半导体基板形成有开关元件、对所述开关元件的状态进行控制的控制电路、以及包含连接至输入端子与所述控制电路之间的电源电压线的阴极的齐纳二极管，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该半导体装置包含第1端子和第2端子，该第1端子作为所述齐纳二极管的阳极而设置于所述半导体基板的主面，该第2端子作为所述开关元件的发射极以及源极之中的任意一者而设置于所述半导体基板的所述主面，在所述半导体基板内与所述第1端子绝缘；以及
经由所述第1端子对所述控制电路施加试验用电压，或者在所述阳极处于开路状态的情况下，经由所述输入端子对所述控制电路施加试验用电压，对所述控制电路进行试验。
4.根据权利要求3所述的半导体装置的制造方法，其中，
还具有由外部配线将所述第1端子与所述第2端子连接的工序。
5.一种半导体装置，其具有：
开关元件，其形成于半导体基板；
控制电路，其形成于包含所述开关元件的所述半导体基板，对所述开关元件的状态进行控制；
齐纳二极管，其包含连接至输入端子与所述控制电路之间的电源电压线的阴极，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该齐纳二极管形成于所述半导体基板；
第1端子，其设置于所述半导体基板的主面，在所述齐纳二极管的所述阴极与所述控制电路之间切断了所述半导体基板内的所述电源电压线，该第1端子连接至所述控制电路的输入部；以及
第2端子，其作为所述齐纳二极管的所述阴极设置于所述半导体基板的所述主面，与所述第1端子一起在所述齐纳二极管的所述阴极与所述控制电路之间切断了所述半导体基板内的所述电源电压线。
6.根据权利要求5所述的半导体装置，其中，
还具有外部配线，该外部配线将所述第1端子与所述第2端子连接，形成了所述电源电压线。
7.一种半导体装置的制造方法，其具有以下工序：
准备半导体装置，该半导体装置在1个半导体基板形成有开关元件、对所述开关元件的状态进行控制的控制电路、以及包含连接至输入端子与所述控制电路之间的电源电压线的阴极的齐纳二极管，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该半导体装置包含第1端子和第2端子，该第1端子设置于所述半导体基板的主面，在所述齐纳二极管的所述阴极与所述控制电路之间切断了所述半导体基板内的所述电源电压线，该第1端子连接至所述控制电路的输入部，该第2端子作为所述齐纳二极管的所述阴极设置于所述半导体基板的所述主面，与所述第1端子一起在所述齐纳二极管的所述阴极与所述控制电路之间切断了所述半导体基板内的所述电源电压线；以及
经由所述第1端子对所述控制电路施加试验用电压，对所述控制电路进行试验。
8.根据权利要求7所述的半导体装置的制造方法，其中，
还具有由外部配线将所述第1端子与所述第2端子连接而形成所述电源电压线的工序。
9.一种半导体装置，其具有：
开关元件，其形成于半导体基板；
控制电路，其形成于包含所述开关元件的所述半导体基板，对所述开关元件的状态进行控制；
齐纳二极管，其包含连接至输入端子与所述控制电路之间的电源电压线的阴极，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该齐纳二极管形成于所述半导体基板；
晶体管，其形成于所述半导体基板，并联连接至所述电源电压线；
电阻，其形成于所述半导体基板，设置于所述晶体管的栅极与漏极之间；
第1端子，其作为所述晶体管的所述栅极而设置于所述半导体基板的主面；以及
第2端子，其作为所述开关元件的发射极以及源极之中的任意一者而设置于所述半导体基板的所述主面，在所述半导体基板内与所述第1端子绝缘。
10.根据权利要求9所述的半导体装置，其中，
还具有外部配线，该外部配线将所述第1端子与所述第2端子连接。
11.根据权利要求9或10所述的半导体装置，其中，
还具有电压产生用电阻，该电压产生用电阻将所述晶体管的所述栅极与所述开关元件的所述栅极连接。
12.一种半导体装置的制造方法，其具有以下工序：
准备半导体装置，该半导体装置在1个半导体基板形成有开关元件、对所述开关元件的驱动进行控制的控制电路、包含连接至输入端子与所述控制电路之间的电源电压线的阴极的齐纳二极管、并联连接至所述电源电压线的晶体管、以及设置于所述晶体管的栅极与漏极之间的电阻，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该半导体装置包含第1端子和第2端子，该第1端子作为所述晶体管的所述栅极而设置于所述半导体基板的主面，该第2端子作为所述开关元件的发射极以及源极之中的任意一者而设置于所述半导体基板的所述主面，在所述半导体基板内与所述第1端子绝缘；以及
经由所述第1端子对所述控制电路施加试验用电压，或者经由连接至所述晶体管的所述漏极与所述控制电路之间的所述电源电压线的第3端子对所述控制电路施加试验用电压，对所述控制电路进行试验。
13.根据权利要求12所述的半导体装置的制造方法，其中，
还具有由外部配线将所述第1端子与所述第2端子连接的工序。
14.一种半导体装置，其具有：
开关元件，其形成于半导体基板；
控制电路，其形成于包含所述开关元件的所述半导体基板，对所述开关元件的状态进行控制；
齐纳二极管，其包含连接至输入端子与所述控制电路之间的电源电压线的阴极，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该齐纳二极管形成于所述半导体基板；
晶体管，其形成于所述半导体基板，并联连接至所述电源电压线；
电阻，其形成于所述半导体基板，设置于所述晶体管的栅极与漏极之间；
短接处理用齐纳二极管，其形成于所述半导体基板，包含连接至所述晶体管的所述栅极的阴极、以及连接至所述开关元件的发射极以及源极之中的任意一者的阳极；以及
栅极端子，其作为所述晶体管的所述栅极而设置于所述半导体基板的主面。
15.根据权利要求14所述的半导体装置，其中，
所述短接处理用齐纳二极管被进行了短接处理。
16.根据权利要求14或15所述的半导体装置，其中，
还具有电压产生用电阻，该电压产生用电阻将所述晶体管的所述栅极与所述开关元件的所述栅极连接。
17.一种半导体装置的制造方法，其具有以下工序：
准备半导体装置，该半导体装置在1个半导体基板形成有开关元件、对所述开关元件的驱动进行控制的控制电路、包含连接至输入端子与所述控制电路之间的电源电压线的阴极的齐纳二极管、并联连接至所述电源电压线的晶体管、设置于所述晶体管的栅极与漏极之间的电阻、以及包含连接至所述晶体管的所述栅极的阴极和连接至所述开关元件的发射极及源极之中的任意一者的阳极的短接处理用齐纳二极管，该输入端子被输入用于对所述控制电路进行驱动的电源电压，该半导体装置包含作为所述晶体管的所述栅极而设置于所述半导体基板的主面的栅极端子；以及
经由所述栅极端子对所述控制电路施加试验用电压，或者经由连接至所述晶体管的所述漏极与所述控制电路之间的所述电源电压线的第3端子对所述控制电路施加试验用电压，对所述控制电路进行试验。
18.根据权利要求17所述的半导体装置的制造方法，其中，
还具有对所述短接处理用齐纳二极管施加短接处理用电压的工序。
CN202180093686.1A 2021-02-19 2021-02-19 半导体装置以及半导体装置的制造方法 Pending CN116888740A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/006252 WO2022176141A1 (ja) 2021-02-19 2021-02-19 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN116888740A true CN116888740A (zh) 2023-10-13

Family

ID=82930434

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180093686.1A Pending CN116888740A (zh) 2021-02-19 2021-02-19 半导体装置以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US20230420445A1 (zh)
JP (1) JP7286044B2 (zh)
CN (1) CN116888740A (zh)
DE (1) DE112021007125T5 (zh)
WO (1) WO2022176141A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3746604B2 (ja) * 1997-12-09 2006-02-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP5590507B2 (ja) * 2010-12-13 2014-09-17 トヨタ自動車株式会社 半導体集積回路
JP2014013796A (ja) * 2012-07-03 2014-01-23 Fuji Electric Co Ltd ワンチップイグナイタ及び内燃機関点火装置
JP2016009774A (ja) * 2014-06-25 2016-01-18 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP7286044B2 (ja) 2023-06-02
JPWO2022176141A1 (zh) 2022-08-25
DE112021007125T5 (de) 2023-12-21
WO2022176141A1 (ja) 2022-08-25
US20230420445A1 (en) 2023-12-28

Similar Documents

Publication Publication Date Title
US6215634B1 (en) Drive circuit for power device
JP5267616B2 (ja) 駆動制御装置
US7916439B2 (en) Semiconductor switch arrangement and an electronic device
CN100514859C (zh) 半导体器件
CN112005498B (zh) 开关驱动装置
CN107924872B (zh) 绝缘栅半导体装置
CN110289842B (zh) 半导体装置
CN112889151B (zh) 微调电路和微调方法
US9906009B2 (en) Semiconductor module
US11251178B2 (en) Power module with MOSFET body diode on which energization test can be conducted efficiently
US10554037B2 (en) Semiconductor apparatus
US20160380554A1 (en) Rectifier circuit including a self-clamping transistor
CN113056864B (zh) 电力转换装置
JP2013165498A (ja) 駆動制御装置
CN111819358B (zh) 开关控制电路、点火器
CN116888740A (zh) 半导体装置以及半导体装置的制造方法
US20180269865A1 (en) Overvoltage Protection
US11936285B2 (en) Switch system comprising a current-limiting device
US5396120A (en) Semiconductor integrated unit
CN113960462B (zh) 开关应用的过电流感测方案
US10629587B2 (en) Protection circuit and protection circuit system
US11721670B2 (en) Power module
US20230353138A1 (en) Semiconductor device
CN118174260A (zh) 接地系统及其控制方法、芯片与芯片封装件
JP2021047057A (ja) 半導体装置、および、パワーデバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination