JP7286044B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置および半導体装置の製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のスイッチング素子が形成された半導体基板と同一の基板内に、そのスイッチング素子の状態を制御するための制御回路が形成される半導体装置が知られている（例えば、特許文献１参照）。制御回路の入力側にはツェナーダイオードが接続されており、そのツェナーダイオードは制御回路に過大な電源電圧が印加されないように制御している。また、半導体装置の内部の寄生素子によって引き起こされるラッチアップを防止するため、制御回路の入力側にはショットキーバリアダイオードが配置される場合がある。ショットキーバリアダイオードが配置されている場合、そのショットキーバリアダイオードによる電圧降下を低減するため、ＰチャネルＭＯＳＦＥＴがそのショットキーバリアダイオードに並列に接続される。
特開２００２－１６２５4号公報
制御回路の入力側にツェナーダイオードを含む入力保護用の回路が設けられている場合、制御回路の定格電圧近傍の電圧を印加したとしても、ツェナーダイオードの降伏電圧（ツェナー電圧）以上の電圧は制御回路に印加されない。言い換えると、制御回路のスクリーニングを目的としたバーンイン（通電試験）においては、その定格電圧近傍の電圧を制御回路に印加することができない。信頼性のあるスクリーニングを行うためには、定格電圧よりも低い電圧を長時間印加するなどの措置が必要となり、試験時間が長くなる。
本開示は、上記の課題を解決するため、信頼性のあるスクリーニングを短時間で行うことが可能な半導体装置を提供する。
本開示に係る半導体装置は、スイッチング素子、制御回路、ツェナーダイオード、第１端子および第２端子を備える。スイッチング素子は、半導体基板に形成されている。制御回路は、スイッチング素子を含む半導体基板に形成され、スイッチング素子の状態を制御する。ツェナーダイオードは、制御回路を駆動させるための電源電圧が入力される入力端子とその制御回路との間の電源電圧ラインに接続されたカソードを含む。ツェナーダイオードは、半導体基板に形成されている。第１端子は、ツェナーダイオードのアノードとして半導体基板の主面に設けられている。第２端子は、スイッチング素子のエミッタおよびソースのうちいずれか一方として半導体基板の主面に設けられ、半導体基板内で第１端子から絶縁されている。
本開示の半導体装置は、信頼性のあるスクリーニングを短時間で行うことを可能にする。
本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
実施の形態１における半導体装置の構成を示す回路図である。 実施の形態１における半導体装置の上面における構成を示す平面図である。 実施の形態１における半導体装置の製造方法を示すフローチャートである。 端子が開放状態の半導体装置の構成を示す回路図である。 実施の形態２における半導体装置の構成を示す回路図である。 実施の形態２における半導体装置の上面における構成を示す平面図である。 実施の形態２における半導体装置の製造方法を示すフローチャートである。 端子が開放状態の半導体装置の構成を示す回路図である。 実施の形態３における半導体装置の構成を示す回路図である。 実施の形態３における半導体装置の上面における構成を示す平面図である。 実施の形態３における半導体装置の製造方法を示すフローチャートである。 端子が開放状態の半導体装置の構成を示す回路図である。 実施の形態４における半導体装置の構成を示す回路図である。 実施の形態４における半導体装置の上面における構成を示す平面図である。 実施の形態４における半導体装置の製造方法を示すフローチャートである。 実施の形態５における半導体装置の構成を示す回路図である。 実施の形態５における半導体装置の上面における構成を示す平面図である。 端子が開放状態の半導体装置の構成を示す回路図である。 実施の形態６における半導体装置の構成を示す回路図である。 実施の形態６における半導体装置の上面における構成を示す平面図である。
＜実施の形態１＞
（半導体装置の構成）
図１は、実施の形態１における半導体装置１０１の構成を示す回路図である。図２は、実施の形態１における半導体装置１０１の上面における構成を示す平面図である。
半導体装置１０１は、１つの半導体基板Ｓ１に形成された保護回路Ａ１、制御回路Ｂ１、スイッチング素子Ｚ１、入力端子Ｐ１、端子Ｐ２、端子Ｐ３、端子Ｐ４および金属ワイヤＷ１を備える。保護回路Ａ１および制御回路Ｂ１は、合わせて１つの保護機能付き制御回路として定義されてもよい。
保護回路Ａ１および制御回路Ｂ１は半導体基板Ｓ１内の回路領域１０に形成されており、スイッチング素子Ｚ１は同一の半導体基板Ｓ１内のスイッチング素子領域２０に形成されている。図１には１つのスイッチング素子Ｚ１のみが示されているが、スイッチング素子領域２０には複数のスイッチング素子が形成されている。半導体基板Ｓ１は、例えば、Ｓｉ等の半導体、または、ＳｉＣ、ＧａＮ、酸化ガリウム等のいわゆるワイドバンドギャップ半導体によって形成されている。
保護回路Ａ１は、電源電圧ラインＶＤＬ、抵抗Ｒ１、ツェナーダイオードＤ１および端子Ｐ４を有する。
電源電圧ラインＶＤＬは、入力端子Ｐ１と制御回路Ｂ１とを接続している。以下、「接続」とは、半導体装置１０１が通常動作する場合に２つの部分が互いに電気的に接続されていることを言う。入力端子Ｐ１から入力される信号は、制御回路Ｂ１を駆動させるための電源電圧とスイッチング素子Ｚ１の状態を制御するためのパルス信号とを兼ねている。
抵抗Ｒ１は、電源電圧ラインＶＤＬ上に設けられ、突入電流など設計上、意図しない電流を制限する。
ツェナーダイオードＤ１のカソードは、電源電圧ラインＶＤＬに接続されている。
端子Ｐ４は、ツェナーダイオードＤ１のアノードであり、半導体基板Ｓ１の上面に設けられている。ここでは、端子Ｐ４は、金属パッドである。
制御回路Ｂ１は、スイッチング素子Ｚ１のオン状態およびオフ状態の切り替えを制御する。制御回路Ｂ１の入力部Ｂ１１は、電源電圧ラインＶＤＬに接続されている。制御回路Ｂ１の出力部Ｂ１２は、スイッチング素子Ｚ１のゲートＧＺ１に接続されている。また、制御回路Ｂ１は、端子Ｐ３にも接続されている。
スイッチング素子Ｚ１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等である。図１におけるスイッチング素子Ｚ１は、ＮチャネルＩＧＢＴである。
端子Ｐ２はコレクタ電極であり、例えば、半導体基板Ｓ１の下面に形成されている。
端子Ｐ３はエミッタ電極であり、半導体基板Ｓ１の上面に設けられた金属パッドである。半導体基板Ｓ１の上面において、端子Ｐ３は端子Ｐ４から分離して配置されている。端子Ｐ３は、半導体基板Ｓ１内で、端子Ｐ４とは短絡していない、つまり端子Ｐ４から絶縁されている。
金属ワイヤＷ１は、端子Ｐ３と端子Ｐ４とを接続している。金属ワイヤＷ１は、外部配線である。外部配線とは、半導体基板Ｓ１上に設けられていない配線である。端子Ｐ４は、半導体基板Ｓ１内で端子Ｐ３に短絡していないものの、端子Ｐ３と端子Ｐ４とは、金属ワイヤＷ１によって互いに電気的に接続されている。
半導体装置１０１がシステム等に実装される場合、端子Ｐ３はＧＮＤに接続される。つまり、端子Ｐ４と制御回路Ｂ１とは、端子Ｐ３を介してＧＮＤに接続される。ツェナーダイオードＤ１は、制御回路Ｂ１に印加される電源電圧をツェナー電圧以下に制御する。
（半導体装置の製造方法）
図３は、実施の形態１における半導体装置１０１の製造方法を示すフローチャートである。図４は、端子が開放状態の半導体装置１０１Ａの構成を示す回路図である。
ステップＳ１１にて、端子Ｐ４が開放状態の半導体装置１０１Ａを準備する。バーンイン（通電試験）前の状態、言い換えると初期状態において、端子Ｐ４は、端子Ｐ３に金属ワイヤＷ１によって接続されていない。なお、このステップＳ１１における半導体装置１０１Ａは、チップ状態であってもよいし、ダイシング前のウエハ状態であってもよい。
ステップＳ１２にて、試験用電圧を制御回路Ｂ１に印加する。このステップＳ１２は、いわゆるバーンインである。例えば、試験用電圧が、入力端子Ｐ１を介して電源電圧ラインＶＤＬと端子Ｐ３との間に印加されることで制御回路Ｂ１に印加される。または例えば、試験用電圧は、端子Ｐ４を介して電源電圧ラインＶＤＬと端子Ｐ３との間に印加されることで制御回路Ｂ１に印加される。試験用電圧は、ツェナーダイオードＤ１のツェナー電圧よりも大きく、制御回路Ｂ１の定格電圧以下である。その試験用電圧によって、端子Ｐ４と端子Ｐ３とが短絡することはない。このバーンインによって、仕様を満たす半導体装置１０１Ａがスクリーニングされる。なお、この試験と合わせて、制御回路Ｂ１の基本特性評価が実行される場合、端子Ｐ４は端子Ｐ３にテスタ等で一時的に接続される。そして、電源電圧が入力端子Ｐ１を介して電源電圧ラインＶＤＬと端子Ｐ３との間に印加されることで制御回路Ｂ１に印加される。
ステップＳ１３にて、バーンイン後、端子Ｐ４を端子Ｐ３に金属ワイヤＷ１で接続する。このステップＳ１３は、いわゆるワイヤボンディング工程である。この工程により、図１に示される半導体装置１０１が完成する。
以上をまとめると、実施の形態１における半導体装置１０１は、スイッチング素子Ｚ１、制御回路Ｂ１、ツェナーダイオードＤ１、端子Ｐ４（第１端子）、端子Ｐ３（第２端子）および金属ワイヤＷ１（外部配線）を備える。スイッチング素子Ｚ１は、半導体基板Ｓ１に形成されている。制御回路Ｂ１は、スイッチング素子Ｚ１を含む半導体基板Ｓ１に形成され、スイッチング素子Ｚ１の状態を制御する。ツェナーダイオードＤ１は、制御回路Ｂ１を駆動させるための電源電圧が入力される入力端子Ｐ１と制御回路Ｂ１との間の電源電圧ラインＶＤＬに接続されたカソードを含む。ツェナーダイオードＤ１は、半導体基板Ｓ１に形成されている。端子Ｐ４は、ツェナーダイオードＤ１のアノードとして、半導体基板Ｓ１の上面（主面）に設けられている。端子Ｐ３は、スイッチング素子Ｚ１のエミッタとして、半導体基板Ｓ１の上面に設けられている。端子Ｐ３は、半導体基板Ｓ１内で端子Ｐ４から絶縁されている。金属ワイヤＷ１は、端子Ｐ３と端子Ｐ４とを接続している。
このような半導体装置１０１は、その製造工程において、ツェナーダイオードＤ１のツェナー電圧（約７Ｖ）以上の試験用電圧を制御回路Ｂ１に印加することが可能である。例えば、制御回路Ｂ１の定格電圧に近い電圧を印加して、バーンインを実行することが可能である。その結果、信頼性のあるスクリーニングが短時間で完了する。
スイッチング素子Ｚ１は、ＮチャネルＩＧＢＴに限定されるものではない。スイッチング素子Ｚ１は、ＮチャネルＭＯＳＦＥＴであってもよい。その場合、端子Ｐ４は、ＮチャネルＭＯＳＦＥＴのソースに対応する。また、電流センス用にエミッタのみが分離されたスイッチング素子が接続されていてもよい。外部配線は、金属ワイヤに限定されるものではない。外部配線は、平板状の導電体であってもよい。端子Ｐ４および端子Ｐ３は、半導体基板Ｓ１の下面に設けられていてもよい。その場合、外部配線は、半導体基板Ｓ１の下面と対向する回路基板に設けられた配線パターンであってもよい。これらの変形例は、以下に示される各実施の形態にも適用可能である。
＜実施の形態２＞
実施の形態２における半導体装置および半導体装置の製造方法を説明する。実施の形態２において、実施の形態１と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
（半導体装置の構成）
図５は、実施の形態２における半導体装置１０２の構成を示す回路図である。図６は、実施の形態２における半導体装置１０２の上面における構成を示す平面図である。
半導体装置１０２は、１つの半導体基板Ｓ１に形成された保護回路Ａ２、制御回路Ｂ１、スイッチング素子Ｚ１、入力端子Ｐ１、端子Ｐ２、端子Ｐ３、端子Ｐ５、端子Ｐ６および金属ワイヤＷ２を備える。
保護回路Ａ２は、電源電圧ラインＶＤＬ、抵抗Ｒ１、ツェナーダイオードＤ１、端子Ｐ５および端子Ｐ６を有する。
ツェナーダイオードＤ１のカソードは、電源電圧ラインＶＤＬに接続されている。ツェナーダイオードＤ１のアノードは、スイッチング素子Ｚ１のエミッタ電極である端子Ｐ３に接続されている。
端子Ｐ５は、半導体基板Ｓ１内の電源電圧ラインＶＤＬをツェナーダイオードＤ１のカソードと制御回路Ｂ１との間で分断している。端子Ｐ５は、半導体基板Ｓ１の上面に設けられており、制御回路Ｂ１の入力部Ｂ１１に接続されている。ここでは、端子Ｐ５は、金属パッドである。
端子Ｐ６は、ツェナーダイオードＤ１のカソードであり、半導体基板Ｓ１の上面に設けられている。端子Ｐ６は、半導体基板Ｓ１内で端子Ｐ５とは短絡していない、つまり端子Ｐ５から絶縁されている。端子Ｐ６は、端子Ｐ５とともに、半導体基板Ｓ１内の電源電圧ラインＶＤＬをツェナーダイオードＤ１のカソードと制御回路Ｂ１との間で分断している。ここでは、端子Ｐ６は、金属パッドである。
金属ワイヤＷ２は、端子Ｐ５と端子Ｐ６とを接続して、電源電圧ラインＶＤＬを形成している。端子Ｐ６は、半導体基板Ｓ１内で端子Ｐ５に短絡していないものの、端子Ｐ５と端子Ｐ６とは、金属ワイヤＷ２によって互いに電気的に接続されている。
半導体装置１０２がシステム等に実装される場合、端子Ｐ３はＧＮＤに接続される。つまり、ツェナーダイオードＤ１のアノードは、端子Ｐ３を介してＧＮＤに接続される。ツェナーダイオードＤ１は、制御回路Ｂ１に印加される電源電圧をツェナー電圧以下に制御する。
（半導体装置の製造方法）
図７は、実施の形態２における半導体装置１０２の製造方法を示すフローチャートである。図８は、端子が開放状態の半導体装置１０２Ａの構成を示す回路図である。
ステップＳ２１にて、端子Ｐ５が開放状態の半導体装置１０２Ａを準備する。端子Ｐ５が開放状態であることは、電源電圧ラインＶＤＬが開放状態であることに対応する。バーンイン前の状態において、端子Ｐ５は、端子Ｐ６に金属ワイヤＷ２によって接続されていない。
ステップＳ２２にて、試験用電圧を制御回路Ｂ１に印加する。具体的には、試験用電圧は、端子Ｐ５を介して電源電圧ラインＶＤＬと端子Ｐ３との間に印加されることで制御回路Ｂ１に印加される。試験用電圧は、ツェナーダイオードＤ１のツェナー電圧よりも大きく、制御回路Ｂ１の定格電圧以下である。この試験によって、仕様を満たす半導体装置１０２Ａがスクリーニングされる。
ステップＳ２３にて、バーンイン後、端子Ｐ５を端子Ｐ６に金属ワイヤＷ２で接続する。この工程により、図５に示される半導体装置１０２が完成する。
以上をまとめると、実施の形態２における半導体装置１０２は、スイッチング素子Ｚ１、制御回路Ｂ１、ツェナーダイオードＤ１、端子Ｐ５（第１端子）、端子Ｐ６（第２端子）および金属ワイヤＷ２（外部配線）を備える。スイッチング素子Ｚ１は、半導体基板Ｓ１に形成されている。制御回路Ｂ１は、スイッチング素子Ｚ１を含む半導体基板Ｓ１に形成され、スイッチング素子Ｚ１の状態を制御する。ツェナーダイオードＤ１は、制御回路Ｂ１を駆動させるための電源電圧が入力される入力端子Ｐ１と制御回路Ｂ１との間の電源電圧ラインＶＤＬに接続されたカソードを含む。ツェナーダイオードＤ１は、半導体基板Ｓ１に形成されている。端子Ｐ５は、半導体基板Ｓ１の上面に設けられている。端子Ｐ５は、半導体基板Ｓ１内の電源電圧ラインＶＤＬをツェナーダイオードＤ１のカソードと制御回路Ｂ１との間で分断する。端子Ｐ５は、制御回路Ｂ１の入力部Ｂ１１に接続されている。端子Ｐ６は、ツェナーダイオードＤ１のカソードとして半導体基板Ｓ１の上面に設けられている。端子Ｐ６は、端子Ｐ５とともに、半導体基板Ｓ１内の電源電圧ラインＶＤＬをツェナーダイオードＤ１のカソードと制御回路Ｂ１との間で分断している。金属ワイヤＷ２は、端子Ｐ５と端子Ｐ６とを接続して、電源電圧ラインＶＤＬを形成している。
このような半導体装置１０２は、その製造工程において、ツェナーダイオードＤ１のツェナー電圧（約７Ｖ）以上の試験用電圧を制御回路Ｂ１に印加することが可能である。例えば、制御回路Ｂ１の定格電圧に近い電圧を印加して、バーンインを実行することが可能である。その結果、信頼性のあるスクリーニングが短時間で完了する。
実施の形態２においては、端子Ｐ５が保護回路Ａ２に設けられていたが、端子Ｐ５は制御回路Ｂ１の入力部Ｂ１１そのものであってもよい。
＜実施の形態３＞
実施の形態３における半導体装置および半導体装置の製造方法を説明する。実施の形態３において、実施の形態１または２と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
（半導体装置の構成）
図９は、実施の形態３における半導体装置１０３の構成を示す回路図である。図１０は、実施の形態３における半導体装置１０３の上面における構成を示す平面図である。
半導体装置１０３は、１つの半導体基板Ｓ１に形成された保護回路Ａ３、制御回路Ｂ１、スイッチング素子Ｚ１、入力端子Ｐ１、端子Ｐ２、端子Ｐ３、端子Ｐ７、端子Ｐ９および金属ワイヤＷ３を備える。
保護回路Ａ３は、入力端子Ｐ１、抵抗Ｒ１、抵抗Ｒ２、ツェナーダイオードＤ１、ショットキーバリアダイオードＤ２～Ｄ６、トランジスタＴ１、端子Ｐ７および端子Ｐ９を有する。入力端子Ｐ１、抵抗Ｒ１およびツェナーダイオードＤ１の構成は、実施の形態２のそれらと同様である。
ショットキーバリアダイオードＤ２およびトランジスタＴ１は、電源電圧ラインＶＤＬに並列に接続されている。ショットキーバリアダイオードＤ２は、回路内の素子に寄生するラッチアップを防止する。トランジスタＴ１は、ＰチャネルＭＯＳＦＥＴである。トランジスタＴ１は、ショットキーバリアダイオードＤ２の電圧降下を低減する。
トランジスタＴ１のゲートは、抵抗Ｒ２を介して、ドレインに接続されている。トランジスタＴ１のバックゲートは、ショットキーバリアダイオードＤ３およびＤ４の各カソードに接続されている。ショットキーバリアダイオードＤ３のアノードは、スイッチング素子Ｚ１のエミッタ、つまり端子Ｐ３に接続されている。ショットキーバリアダイオードＤ４のアノードは、ツェナーダイオードＤ１のカソードおよび抵抗Ｒ１を介して、入力端子Ｐ１に接続されている。ショットキーバリアダイオードＤ５のアノードは、制御回路Ｂ１の入力部Ｂ１１に接続されている。ショットキーバリアダイオードＤ６のカソードは、制御回路Ｂ１の入力部Ｂ１１に接続され、アノードは端子Ｐ３に接続されている。
端子Ｐ９は、トランジスタＴ１のドレインと制御回路Ｂ１の入力部Ｂ１１との間の電源電圧ラインＶＤＬに接続されている。端子Ｐ９は、半導体基板Ｓ１の上面に設けられている。ここでは、端子Ｐ９は、金属パッドである。
端子Ｐ７は、トランジスタＴ１のゲートとして、半導体基板Ｓ１の上面に設けられている。ここでは、端子Ｐ７は、金属パッドである。
半導体基板Ｓ１の上面において、端子Ｐ３は端子Ｐ７から分離して配置されている。端子Ｐ３は、半導体基板Ｓ１内で、端子Ｐ７とは短絡していない、つまり端子Ｐ７から絶縁されている。
金属ワイヤＷ３は、端子Ｐ３と端子Ｐ７とを接続している。端子Ｐ７は、半導体基板Ｓ１内で端子Ｐ３に短絡していないものの、端子Ｐ３と端子Ｐ７とは、金属ワイヤＷ３によって互いに電気的に接続されている。
半導体装置１０３がシステム等に実装される場合、端子Ｐ３はＧＮＤに接続される。つまり、ツェナーダイオードＤ１のアノードおよび端子Ｐ７は、端子Ｐ３を介してＧＮＤに接続される。ツェナーダイオードＤ１は、制御回路Ｂ１に印加される電源電圧をツェナー電圧以下に制御する。また、このような構成は、トランジスタＴ１のバックゲートおよび制御回路Ｂ１における寄生サイリスタの誤作動を防止する。
（半導体装置の製造方法）
図１１は、実施の形態３における半導体装置１０３の製造方法を示すフローチャートである。図１２は、端子が開放状態の半導体装置１０３Ａの構成を示す回路図である。
ステップＳ３１にて、端子Ｐ７が開放状態の半導体装置１０３Ａを準備する。バーンイン前の状態において、端子Ｐ７は、端子Ｐ３に金属ワイヤＷ３によって接続されていない。
ステップＳ３２にて、試験用電圧を制御回路Ｂ１に印加する。例えば、端子Ｐ７が開放状態において、試験用電圧が、電源電圧ラインＶＤＬに設けられた端子Ｐ９と端子Ｐ３との間に印加されることで制御回路Ｂ１に印加される。トランジスタＴ１のゲートである端子Ｐ７は、上記のように端子Ｐ３に接続されていない。トランジスタＴ１のゲートとドレインとの間にも抵抗Ｒ２が存在する。よって、端子Ｐ９と端子Ｐ３との間に試験用電圧が印加された場合、トランジスタＴ１が駆動することはない。ショットキーバリアダイオードＤ６の耐圧（約１６Ｖ）を最大値とする試験用電圧が制御回路Ｂ１に印加される。この試験によって、仕様を満たす半導体装置１０３Ａがスクリーニングされる。試験用電圧は、例えば、端子Ｐ７を介して電源電圧ラインＶＤＬと端子Ｐ３との間に印加されることで制御回路Ｂ１に印加されてもよい。
ステップＳ３３にて、バーンイン後、端子Ｐ７を端子Ｐ３に金属ワイヤＷ３で接続する。この工程により、図９に示される半導体装置１０３が完成する。トランジスタＴ１のゲートは、スイッチング素子Ｚ１のエミッタすなわち端子Ｐ３に接続されている。トランジスタＴ１は、ショットキーバリアダイオードＤ２の順方向電圧降下を低減する。
以上をまとめると、実施の形態３における半導体装置１０３は、スイッチング素子Ｚ１、制御回路Ｂ１、ツェナーダイオードＤ１、トランジスタＴ１、抵抗Ｒ２、端子Ｐ７（第１端子）、端子Ｐ３（第２端子）および金属ワイヤＷ３（外部配線）を備える。スイッチング素子Ｚ１は、半導体基板Ｓ１に形成されている。制御回路Ｂ１は、スイッチング素子Ｚ１を含む半導体基板Ｓ１に形成され、スイッチング素子Ｚ１の状態を制御する。ツェナーダイオードＤ１は、制御回路Ｂ１を駆動させるための電源電圧が入力される入力端子Ｐ１と制御回路Ｂ１との間の電源電圧ラインＶＤＬに接続されたカソードを含む。ツェナーダイオードＤ１は、半導体基板Ｓ１に形成されている。トランジスタＴ１は、半導体基板Ｓ１に形成され、電源電圧ラインＶＤＬに並列に接続されている。抵抗Ｒ２は、半導体基板Ｓ１に形成され、トランジスタＴ１のゲートとドレインとの間に設けられている。端子Ｐ７は、トランジスタＴ１のゲートとして、半導体基板Ｓ１の上面に設けられている。端子Ｐ３は、スイッチング素子Ｚ１のエミッタとして半導体基板Ｓ１の上面に設けられ、端子Ｐ７から絶縁されている。金属ワイヤＷ３は、端子Ｐ７と端子Ｐ３とを接続している。
このような半導体装置１０３は、その製造工程において、制御回路Ｂ１の定格電圧に近い電圧を、制御回路Ｂ１に印加して、バーンインを実行することを可能にする。入力保護用のツェナーダイオードＤ１のツェナー電圧以上の電圧が印加されるため、信頼性のあるスクリーニングが短時間で完了する。
＜実施の形態４＞
実施の形態４における半導体装置および半導体装置の製造方法を説明する。実施の形態４において、実施の形態１から３のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
（半導体装置の構成）
図１３は、実施の形態４における半導体装置１０４の構成を示す回路図である。図１４は、実施の形態４における半導体装置１０４の上面における構成を示す平面図である。
半導体装置１０４は、１つの半導体基板Ｓ１に形成された保護回路Ａ４、制御回路Ｂ１、スイッチング素子Ｚ１、入力端子Ｐ１、端子Ｐ２、端子Ｐ３、端子Ｐ８および端子Ｐ９を備える。
保護回路Ａ４は、実施の形態３の保護回路Ａ３の構成に加えて、ツェナーダイオードＤ７および双方向ツェナーダイオードＤ８をさらに備える。
ツェナーダイオードＤ７は、トランジスタＴ１のゲートに接続されるカソードと、スイッチング素子Ｚ１のエミッタに接続されるアノードとを含む。ツェナーダイオードＤ７は、短絡処理（ツェナーザップ）されている。つまり、トランジスタＴ１のゲートは、端子Ｐ３と短絡している。
双方向ツェナーダイオードＤ８は、トランジスタＴ１のゲートとドレインとの間に設けられ、抵抗Ｒ２と直列に接続されている。双方向ツェナーダイオードＤ８は、半導体装置１０４の製造工程において、試験用電圧が制御回路Ｂ１に印加される際、電流経路における各素子に生じる発熱を軽減する。その発熱は過電圧または過電流によって生じ、各素子の破損の原因となる。その発熱の軽減の程度は、双方向ツェナーダイオードＤ８の接続個数によって調整可能である。発熱が小さい場合、双方向ツェナーダイオードＤ８は必ずしも必要ない。
端子Ｐ８は、トランジスタＴ１のゲートとして、半導体基板Ｓ１の上面に設けられている。ここでは、端子Ｐ８は、金属パッドである。端子Ｐ８には、金属ワイヤ等は接続されていない。
半導体基板Ｓ１の上面において、端子Ｐ３は端子Ｐ８から分離して配置されている。端子Ｐ３は、半導体基板Ｓ１内で端子Ｐ８とは短絡していない、つまり端子Ｐ８から絶縁されている。
半導体装置１０４がシステム等に実装される場合、ツェナーダイオードＤ１のアノードは端子Ｐ３を介してＧＮＤに接続される。ツェナーダイオードＤ１は、制御回路Ｂ１に印加される電源電圧をツェナー電圧以下に制御する。また、ツェナーダイオードＤ７は、短絡処理（ツェナーザップ）されているため、トランジスタＴ１のゲートも、端子Ｐ３を介してＧＮＤに接続されている。トランジスタＴ１は、ショットキーバリアダイオードＤ２の順方向電圧降下を低減する。
（半導体装置の製造方法）
図１５は、実施の形態４における半導体装置１０４の製造方法を示すフローチャートである。
ステップＳ４１にて、ツェナーダイオードＤ７が短絡処理されていない状態の半導体装置を準備する。バーンイン前の状態において、トランジスタＴ１のゲートは、ツェナーダイオードＤ７によって所定の電圧範囲内で端子Ｐ３から絶縁されている。
ステップＳ４２にて、試験用電圧を制御回路Ｂ１に印加する。例えば、端子Ｐ８が開放状態において、試験用電圧が、端子Ｐ９と端子Ｐ３との間に印加されることで制御回路Ｂ１に印加される。トランジスタＴ１のゲートから端子Ｐ３の方向には、電流は流れない。また、トランジスタＴ１のゲートとドレインとの間にも抵抗Ｒ２が存在する。よって、端子Ｐ９を介して試験用電圧が印加された場合、トランジスタＴ１が駆動することはない。ショットキーバリアダイオードＤ６の耐圧（約１６Ｖ）を最大値とする試験用電圧が制御回路Ｂ１に印加される。なお、この際、トランジスタＴ１のゲートおよびドレイン間には約９Ｖの電圧が印加される。この試験によって、仕様を満たす半導体装置がスクリーニングされる。
ステップＳ４３にて、バーンイン後、ツェナーダイオードＤ７に対して短絡処理（ツェナーザップ）を施す。トランジスタＴ１のゲートとスイッチング素子Ｚ１のエミッタ間には、短絡処理用電圧として、例えば、約３５Ｖの電圧が印加される。この際、トランジスタＴ１のゲートおよびドレイン間の電圧は、約１９Ｖである。電流経路における各素子が発熱に耐えられるように、双方向ツェナーダイオードＤ８がトランジスタＴ１のゲートおよびドレイン間に接続されている。ツェナーザップによって、トランジスタＴ１のゲートは、スイッチング素子Ｚ１のエミッタすなわち端子Ｐ３と短絡する。トランジスタＴ１は、ショットキーバリアダイオードＤ２の順方向電圧降下を低減する。
以上をまとめると、実施の形態４における半導体装置１０４は、スイッチング素子Ｚ１、制御回路Ｂ１、ツェナーダイオードＤ１、トランジスタＴ１、抵抗Ｒ２、ツェナーダイオードＤ７（短絡処理用ツェナーダイオード）と、端子Ｐ８（ゲート端子）と、を備える。スイッチング素子Ｚ１は、半導体基板Ｓ１に形成されている。制御回路Ｂ１は、スイッチング素子Ｚ１を含む半導体基板Ｓ１に形成され、スイッチング素子Ｚ１の状態を制御する。ツェナーダイオードＤ１は、制御回路Ｂ１を駆動させるための電源電圧が入力される入力端子Ｐ１と制御回路Ｂ１との間の電源電圧ラインＶＤＬに接続されたカソードを含む。ツェナーダイオードＤ１は、半導体基板Ｓ１に形成されている。トランジスタＴ１は、半導体基板Ｓ１に形成され、電源電圧ラインＶＤＬに並列に接続されている。抵抗Ｒ２は、半導体基板Ｓ１に形成され、トランジスタＴ１のゲートとドレインとの間に設けられている。ツェナーダイオードＤ７は、トランジスタＴ１のゲートに接続されるカソードと、スイッチング素子Ｚ１のエミッタに接続されるアノードとを含む。ツェナーダイオードＤ７は、短絡処理されている。端子Ｐ８は、トランジスタＴ１のゲートとして、半導体基板Ｓ１の上面に設けられている。
このような半導体装置１０４は、その製造工程において、制御回路Ｂ１の定格電圧に近い電圧を、制御回路Ｂ１に印加して、バーンインを実行することを可能にする。入力保護用のツェナーダイオードＤ１のツェナー電圧以上の電圧が印加されるため、信頼性のあるスクリーニングが短時間で完了する。トランジスタＴ１のゲートとスイッチング素子Ｚ１のエミッタとの電気的な接続に、ワイヤボンディング工程が不要であることから、コストが低減される。
＜実施の形態５＞
実施の形態５における半導体装置および半導体装置の製造方法を説明する。実施の形態５において、実施の形態１から４のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
（半導体装置の構成）
図１６は、実施の形態５における半導体装置１０５の構成を示す回路図である。図１７は、実施の形態５における半導体装置１０５の上面における構成を示す平面図である。
半導体装置１０５は、１つの半導体基板Ｓ１に形成された保護回路Ａ３、制御回路Ｂ２、スイッチング素子Ｚ１、入力端子Ｐ１、端子Ｐ２、端子Ｐ３、端子Ｐ７、端子Ｐ９、端子Ｐ１０および金属ワイヤＷ３を備える。
制御回路Ｂ２は、波形整形回路Ｃ１、ＰチャネルＭＯＳＦＥＴ（Ｔ２）、ＰチャネルＭＯＳＦＥＴ（Ｔ３）、ＰチャネルＭＯＳＦＥＴ（Ｔ４）、定電流源Ｃ２および抵抗Ｒ３を含む。
ＰチャネルＭＯＳＦＥＴ（Ｔ２）は、波形整形回路Ｃ１の出力によって駆動する。ＰチャネルＭＯＳＦＥＴ（Ｔ３）のソースは、ＰチャネルＭＯＳＦＥＴ（Ｔ２）のドレインと共通であり、定電流源Ｃ２に接続されている。ＰチャネルＭＯＳＦＥＴ（Ｔ４）のゲートは、ＰチャネルＭＯＳＦＥＴ（Ｔ３）と共通である。ＰチャネルＭＯＳＦＥＴ（Ｔ４）とＰチャネルＭＯＳＦＥＴ（Ｔ３）はカレントミラー回路を構成している。ＰチャネルＭＯＳＦＥＴ（Ｔ４）のドレインは、スイッチング素子Ｚ１のゲートＧＺ１に接続されている。抵抗Ｒ３は、トランジスタＴ１のゲート、スイッチング素子Ｚ１のゲートＧＺ１およびＰチャネルＭＯＳＦＥＴ（Ｔ４）のドレインを互いに接続している。
保護回路Ａ３は、実施の形態３に示された構成を有する。端子Ｐ７は、半導体基板Ｓ１内で端子Ｐ３に短絡していないものの、端子Ｐ３と端子Ｐ７とは、金属ワイヤＷ３によって互いに電気的に接続されている。実施の形態４と同様に、必要に応じて、双方向ツェナーダイオードＤ８が、トランジスタＴ１のゲートと抵抗Ｒ２との間に接続されていてもよい。
端子Ｐ１０は、スイッチング素子Ｚ１のゲート電極として、半導体基板Ｓ１の上面に設けられている。ここでは、端子Ｐ１０は、金属パッドである。
半導体装置１０５がシステム等に実装される場合、ツェナーダイオードＤ１のアノードおよび端子Ｐ７は、端子Ｐ３を介してＧＮＤに接続される。
（半導体装置の動作）
（ｉ）入力端子Ｐ１に電圧信号が入力される。電源電圧はその電圧信号に基づいて生成され、ツェナーダイオードＤ１は、電源電圧をツェナー電圧以下に制御する。（ｉｉ）その電源電圧に基づいて、波形整形回路Ｃ１がＯＮ状態となる。Ｈ信号がＰチャネルＭＯＳＦＥＴ（Ｔ２）のゲートに伝達され、ＰチャネルＭＯＳＦＥＴ（Ｔ２）がＯＦＦ状態になる。定電流源Ｃ２からＰチャネルＭＯＳＦＥＴ（Ｔ３）に電流が流れる。カレントミラーの構成により、ＰチャネルＭＯＳＦＥＴ（Ｔ４）にコピーされた電流または増幅された電流が流れる。（ｉｉｉ）抵抗Ｒ３に電流が流れる。スイッチング素子Ｚ１のゲートＧＺ１にゲート電圧が印加され、エミッタ電極である端子Ｐ３からコレクタ電極である端子Ｐ２に電流が流れる。遮断動作は、上記の（ｉ）から（ｉｉｉ）の逆である。
（半導体装置の製造方法）
実施の形態５における半導体装置１０５の製造方法は、図１１に示されるフローチャートと同様である。図１８は、端子が開放状態の半導体装置１０５Ａの構成を示す回路図である。
ステップＳ３１にて、端子Ｐ７が開放状態の半導体装置１０５Ａを準備する。バーンイン前の状態において、端子Ｐ７は、端子Ｐ３に金属ワイヤＷ３によって接続されていない。
ステップＳ３２にて、試験用電圧を制御回路Ｂ２に印加する。例えば、端子Ｐ７が開放状態において、試験用電圧が、端子Ｐ９と端子Ｐ３との間に印加されることで制御回路Ｂ２に印加される。ショットキーバリアダイオードＤ６の耐圧（約１６Ｖ）を最大値とする試験用電圧が制御回路Ｂ２に印加される。
また、この際、スイッチング素子Ｚ１のゲートＧＺ１および抵抗Ｒ３は、端子Ｐ３に接続されていない。そのため、スイッチング素子Ｚ１のゲート酸化膜のスクリーニングが可能である。ゲート酸化膜のスクリーニング用の電圧（以下、ゲート酸化膜試験用電圧という。）は、端子Ｐ１０と端子Ｐ３との間に印加される。例えば、スイッチング素子Ｚ１のゲート酸化膜の厚さが５００Åである場合、酸化膜の耐圧（５０Ｖ）近傍のゲート酸化膜試験用電圧が印加されることが好ましい。例えば、端子Ｐ１０と端子Ｐ３との間に４０Ｖのゲート酸化膜試験用電圧が印加される場合、抵抗Ｒ３－抵抗Ｒ２－ショットキーバリアダイオードＤ６の経路で電流が流れる。その際、ショットキーバリアダイオードＤ６の耐圧が約１６Ｖである場合、抵抗Ｒ２およびＲ３には合わせて２４Ｖの電圧が印加される。双方向ツェナーダイオードＤ８は、抵抗Ｒ２およびＲ３における発熱を軽減する。その発熱の軽減の程度は、双方向ツェナーダイオードＤ８の接続個数によって調整可能である。実施の形態５においては、ゲート酸化膜試験用電圧は、端子Ｐ１０を介して印加されたが、抵抗Ｒ２のみで発熱が抑えられる場合、端子Ｐ７を介して、すなわち端子Ｐ７と端子Ｐ３との間にゲート酸化膜試験用電圧が印加されてもよい。
以上のステップＳ３２の試験によって、仕様を満たす半導体装置１０５Ａがスクリーニングされる。
ステップＳ３３にて、バーンイン後、端子Ｐ７を端子Ｐ３に金属ワイヤＷ３で接続する。この工程により、図１６に示される半導体装置１０５が完成する。このような接続構成により、トランジスタＴ１は、ショットキーバリアダイオードＤ２の電圧降下を低減する。また、このような接続構成は、入力端子Ｐ１から入力される信号によって、スイッチング素子Ｚ１の状態を制御可能にする。
以上をまとめると、実施の形態５における半導体装置１０５は、実施の形態３における半導体装置１０３の構成に加えて、トランジスタＴ１のゲートとスイッチング素子Ｚ１のゲートＧＺ１とを接続する抵抗Ｒ３（電圧発生用抵抗）を、さらに備える。
このような半導体装置１０５は、制御回路Ｂ２のスクリーニングだけでなく、スイッチング素子Ｚ１のゲート酸化膜のスクリーニングも可能にする。半導体装置１０５Ａの欠陥有無についての選別性が向上する。
半導体装置１０５は、ＰチャネルＭＯＳＦＥＴ（Ｔ３）と並列に接続され、誤動作時に駆動するＰチャネルＭＯＳＦＥＴ（図示せず）をさらに備えていてもよい。誤作動とは、例えば、高温時または過電圧時における誤作動である。これにより、保護機能が強化される。
＜実施の形態６＞
実施の形態６における半導体装置および半導体装置の製造方法を説明する。実施の形態６において、実施の形態１から５のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
図１９は、実施の形態６における半導体装置１０６の構成を示す回路図である。図２０は、実施の形態６における半導体装置１０６の上面における構成を示す平面図である。
半導体装置１０６は、１つの半導体基板Ｓ１に形成された保護回路Ａ４、制御回路Ｂ２、スイッチング素子Ｚ１、入力端子Ｐ１、端子Ｐ２、端子Ｐ３、端子Ｐ８、端子Ｐ９および端子Ｐ１０を備える。
保護回路Ａ４は、実施の形態４に示された構成を有する。すなわち、ツェナーダイオードＤ７は、トランジスタＴ１のゲートに接続されるカソードと、スイッチング素子Ｚ１のエミッタに接続されるアノードとを含む。ツェナーダイオードＤ７は、短絡処理されている。また、必要に応じて、双方向ツェナーダイオードＤ８が設けられる。端子Ｐ８は、トランジスタＴ１のゲートとして、半導体基板Ｓ１の上面に設けられている。端子Ｐ８には、金属ワイヤ等は接続されていない。端子Ｐ３は、半導体基板Ｓ１内で端子Ｐ８とは短絡していない、つまり端子Ｐ８から絶縁されている。
制御回路Ｂ２は、実施の形態５に示された構成を有する。すなわち、抵抗Ｒ３は、トランジスタＴ１のゲートと、スイッチング素子Ｚ１のゲートＧＺ１と、ＰチャネルＭＯＳＦＥＴ（Ｔ４）のドレインと、を接続している。
（半導体装置の製造方法）
実施の形態６における半導体装置１０６の製造方法は、図１５に示されるフローチャートと同様である。
ステップＳ４１にて、ツェナーダイオードＤ７が短絡処理されていない状態の半導体装置を準備する。
ステップＳ４２にて、試験用電圧を制御回路Ｂ２に印加する。例えば、端子Ｐ８が開放状態において、試験用電圧が、端子Ｐ９と端子Ｐ３との間に印加されることで制御回路Ｂ２に印加される。トランジスタＴ１のゲートから端子Ｐ３の方向には、電流は流れない。また、トランジスタＴ１のゲートとドレインとの間にも抵抗Ｒ２が存在する。よって、端子Ｐ９を介して試験用電圧が印加された場合、トランジスタＴ１が駆動することはない。試験用電圧として、ショットキーバリアダイオードＤ６の耐圧に対応する電圧（約１６Ｖ）が制御回路Ｂ２に印加される。トランジスタＴ１のゲートおよびドレイン間には約９Ｖの電圧が印加される。この際、実施の形態５と同様に、スイッチング素子Ｚ１のゲート酸化膜のスクリーニングが可能である。端子Ｐ１０と端子Ｐ３との間に例えば４０Ｖが印加される場合、抵抗Ｒ３－ツェナーダイオードＤ７の経路で電流が流れる。抵抗Ｒ３はその際に生じる発熱に耐えられる性能を有する必要がある。この試験によって、仕様を満たす半導体装置がスクリーニングされる。
ステップＳ４３にて、バーンイン後、ツェナーダイオードＤ７に対して短絡処理（ツェナーザップ）を施す。この際、トランジスタＴ１のゲートとスイッチング素子Ｚ１のエミッタ間には、短絡処理用電圧として、例えば、約３５Ｖの電圧が印加される。トランジスタＴ１のゲートおよびドレイン間の電圧は、約１９Ｖである。双方向ツェナーダイオードＤ８は、電流経路における各素子の発熱を軽減する。その軽減の程度は、双方向ツェナーダイオードＤ８の接続個数によって調整可能である。
以上をまとめると、実施の形態６における半導体装置１０６は、実施の形態３における半導体装置１０４の構成に加えて、トランジスタＴ１のゲートとスイッチング素子Ｚ１のゲートＧＺ１とを接続する抵抗Ｒ３（電圧発生用抵抗）を、さらに備える。
このような半導体装置１０６は、制御回路Ｂ２のスクリーニングだけでなく、スイッチング素子Ｚ１のゲート酸化膜のスクリーニングも可能にする。半導体装置１０６の欠陥有無についての選別性が向上する。
本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１０ 回路領域、２０ スイッチング素子領域、１０１～１０６ 半導体装置、Ａ１～Ａ４ 保護回路、Ｂ１ 制御回路、Ｂ１１ 入力部、Ｂ１２ 出力部、Ｂ２ 制御回路、Ｃ１ 波形整形回路、Ｃ２ 定電流源、Ｄ１ ツェナーダイオード、Ｄ２～Ｄ６ ショットキーバリアダイオード、Ｄ７ ツェナーダイオード、Ｄ８ 双方向ツェナーダイオード、ＧＺ１ ゲート、Ｐ１ 入力端子、Ｐ２～Ｐ１０ 端子、Ｒ１～Ｒ３ 抵抗、Ｓ１ 半導体基板、Ｔ１ トランジスタ、ＶＤＬ 電源電圧ライン、Ｗ１～Ｗ３ 金属ワイヤ、Ｚ１ スイッチング素子。

Claims (18)

  1. 半導体基板に形成されたスイッチング素子と、
    前記スイッチング素子を含む前記半導体基板に形成され、前記スイッチング素子の状態を制御する制御回路と、
    前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含み、前記半導体基板に形成されたツェナーダイオードと、
    前記ツェナーダイオードのアノードとして前記半導体基板の主面に設けられた第１端子と、
    前記スイッチング素子のエミッタおよびソースのうちいずれか一方として前記半導体基板の前記主面に設けられ、前記半導体基板内で前記第１端子から絶縁されている第２端子と、を備える、半導体装置。
  2. 前記第１端子と前記第２端子とを接続する外部配線を、さらに備える請求項１に記載の半導体装置。
  3. スイッチング素子と、前記スイッチング素子の状態を制御する制御回路と、前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含むツェナーダイオードと、が１つの半導体基板に形成されており、前記ツェナーダイオードのアノードとして前記半導体基板の主面に設けられた第１端子と、前記スイッチング素子のエミッタおよびソースのうちいずれか一方として前記半導体基板の前記主面に設けられ前記半導体基板内で前記第１端子から絶縁された第２端子と、を含む半導体装置を準備する工程と、
    前記第１端子を介して前記制御回路に試験用電圧を印加して、または、前記アノードが開放状態である場合に前記入力端子を介して前記制御回路に試験用電圧を印加して、前記制御回路を試験する工程と、備える半導体装置の製造方法。
  4. 前記第１端子と前記第２端子とを外部配線で接続する工程を、さらに備える請求項３に記載の半導体装置の製造方法。
  5. 半導体基板に形成されたスイッチング素子と、
    前記スイッチング素子を含む前記半導体基板に形成され、前記スイッチング素子の状態を制御する制御回路と、
    前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含み、前記半導体基板に形成されたツェナーダイオードと、
    前記半導体基板の主面に設けられ、前記半導体基板内の前記電源電圧ラインを前記ツェナーダイオードの前記カソードと前記制御回路との間で分断し、前記制御回路の入力部に接続されている第１端子と、
    前記ツェナーダイオードの前記カソードとして前記半導体基板の前記主面に設けられ、前記第１端子とともに、前記半導体基板内の前記電源電圧ラインを前記ツェナーダイオードの前記カソードと前記制御回路との間で分断している第２端子と、を備える、半導体装置。
  6. 前記第１端子と前記第２端子とを接続して、前記電源電圧ラインを形成している外部配線を、さらに備える請求項５に記載の半導体装置。
  7. スイッチング素子と、前記スイッチング素子の状態を制御する制御回路と、前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含むツェナーダイオードと、が１つの半導体基板に形成されており、前記半導体基板の主面に設けられ前記半導体基板内の前記電源電圧ラインを前記ツェナーダイオードの前記カソードと前記制御回路との間で分断し前記制御回路の入力部に接続されている第１端子と、前記ツェナーダイオードの前記カソードとして前記半導体基板の前記主面に設けられ、前記第１端子とともに前記半導体基板内の前記電源電圧ラインを前記ツェナーダイオードの前記カソードと前記制御回路との間で分断している第２端子と、を含む半導体装置を準備する工程と、
    前記第１端子を介して前記制御回路に試験用電圧を印加して、前記制御回路を試験する工程と、を備える半導体装置の製造方法。
  8. 前記第１端子と前記第２端子とを、外部配線で接続して、前記電源電圧ラインを形成する工程を、さらに備える請求項７に記載の半導体装置の製造方法。
  9. 半導体基板に形成されたスイッチング素子と、
    前記スイッチング素子を含む前記半導体基板に形成され、前記スイッチング素子の状態を制御する制御回路と、
    前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含み、前記半導体基板に形成されたツェナーダイオードと、
    前記半導体基板に形成され、前記電源電圧ラインに並列に接続されたトランジスタと、
    前記半導体基板に形成され、前記トランジスタのゲートとドレインとの間に設けられた抵抗と、
    前記トランジスタの前記ゲートとして前記半導体基板の主面に設けられた第１端子と、
    前記スイッチング素子のエミッタおよびソースのうちいずれか一方として前記半導体基板の前記主面に設けられ、前記半導体基板内で前記第１端子から絶縁された第２端子と、を備える、半導体装置。
  10. 前記第１端子と前記第２端子とを接続する外部配線を、さらに備える請求項９に記載の半導体装置。
  11. 前記トランジスタの前記ゲートと前記スイッチング素子の前記ゲートとを接続する電圧発生用抵抗を、さらに備える請求項９または請求項１０に記載の半導体装置。
  12. スイッチング素子と、前記スイッチング素子の駆動を制御する制御回路と、前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含むツェナーダイオードと、前記電源電圧ラインに並列に接続されたトランジスタと、前記トランジスタのゲートとドレインとの間に設けられた抵抗と、が１つの半導体基板に形成されており、前記トランジスタの前記ゲートとして前記半導体基板の主面に設けられた第１端子と、前記スイッチング素子のエミッタおよびソースのうちいずれか一方として前記半導体基板の前記主面に設けられ前記半導体基板内で前記第１端子から絶縁された第２端子と、を含む半導体装置を準備する工程と、
    前記第１端子を介して前記制御回路に試験用電圧を印加して、または、前記トランジスタの前記ドレインと前記制御回路との間の前記電源電圧ラインに接続された第３端子を介して前記制御回路に試験用電圧を印加して、前記制御回路を試験する工程と、備える半導体装置の製造方法。
  13. 前記第１端子と前記第２端子とを、外部配線で接続する工程を、さらに備える請求項１２に記載の半導体装置の製造方法。
  14. 半導体基板に形成されたスイッチング素子と、
    前記スイッチング素子を含む前記半導体基板に形成され、前記スイッチング素子の状態を制御する制御回路と、
    前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含み、前記半導体基板に形成されたツェナーダイオードと、
    前記半導体基板に形成され、前記電源電圧ラインに並列に接続されたトランジスタと、
    前記半導体基板に形成され、前記トランジスタのゲートとドレインとの間に設けられた抵抗と、
    前記半導体基板に形成され、前記トランジスタの前記ゲートに接続されるカソードと、前記スイッチング素子のエミッタおよびソースのうちいずれか一方に接続されるアノードと、を含む短絡処理用ツェナーダイオードと、
    前記トランジスタの前記ゲートとして前記半導体基板の主面に設けられたゲート端子と、を備える半導体装置。
  15. 前記短絡処理用ツェナーダイオードが、短絡処理されている請求項１４に記載の半導体装置。
  16. 前記トランジスタの前記ゲートと前記スイッチング素子の前記ゲートと接続する電圧発生用抵抗を、さらに備える請求項１４または請求項１５に記載の半導体装置。
  17. スイッチング素子と、前記スイッチング素子の駆動を制御する制御回路と、前記制御回路を駆動させるための電源電圧が入力される入力端子と前記制御回路との間の電源電圧ラインに接続されたカソードを含むツェナーダイオードと、前記電源電圧ラインに並列に接続されたトランジスタと、前記トランジスタのゲートとドレインとの間に設けられた抵抗と、前記トランジスタの前記ゲートに接続されるカソードと前記スイッチング素子のエミッタおよびソースのうちいずれか一方に接続されるアノードとを含む短絡処理用ツェナーダイオードと、が１つの半導体基板に形成されており、前記トランジスタの前記ゲートとして前記半導体基板の主面に設けられたゲート端子を、含む半導体装置を準備する工程と、
    前記ゲート端子を介して前記制御回路に試験用電圧を印加して、または、前記トランジスタの前記ドレインと前記制御回路との間の前記電源電圧ラインに接続された第３端子を介して前記制御回路に試験用電圧を印加して、前記制御回路を試験する工程と、備える半導体装置の製造方法。
  18. 前記短絡処理用ツェナーダイオードに短絡処理用電圧を印加する工程を、さらに備える請求項１７に記載の半導体装置の製造方法。
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