JPS5943823B2 - 大規模半導体集積回路の製造方法 - Google Patents
大規模半導体集積回路の製造方法Info
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- JPS5943823B2 JPS5943823B2 JP50071573A JP7157375A JPS5943823B2 JP S5943823 B2 JPS5943823 B2 JP S5943823B2 JP 50071573 A JP50071573 A JP 50071573A JP 7157375 A JP7157375 A JP 7157375A JP S5943823 B2 JPS5943823 B2 JP S5943823B2
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Description
【発明の詳細な説明】
本発明は大規模半導体集積回路（以下ＬＳＩと称する）
の製造方法に関し特に歩留の高いＬＳＩの製造法に関す
る。
の製造方法に関し特に歩留の高いＬＳＩの製造法に関す
る。
従来、 ＬＳＩを実現するために次の３つの方式が提案
されており、実用的には（２）の方式が用いられている
；（２）固定配線方式、 （自）任意配線方式・ （（１端子再配置方式。
されており、実用的には（２）の方式が用いられている
；（２）固定配線方式、 （自）任意配線方式・ （（１端子再配置方式。
（Λの方式では、 ＬＳＩ製造において、素子を結線す
る為の配線パターンを固定とするため、そのＬＳＩに含
まれるすべての素子が良品である時のみ、そのＬＳＩが
良品として実現し得る。
る為の配線パターンを固定とするため、そのＬＳＩに含
まれるすべての素子が良品である時のみ、そのＬＳＩが
良品として実現し得る。
その為、ウェハーの所定の領域円で各素子の歩どまりが
１００％であることが要求される。この為、（社）の方
式で実現できるＬＳＩの規模は、例えば面積で５ｍｍ×
５ｍｇＬ、ゲート数で数千ゲートの程度に限定されるの
が普通である。一方、（１９あるいは（Ｏの方式では、
ＬＳＩを構成する単位セル内の配線を終了した後、単位
セルの電気的時世の検査を行ない。ウェハー上の良品単
位セルの位置に応じてウェハー毎に異なる単位セル間配
線パターンあるいは端子再配置配線を行ない、ＬＳＩを
実現する。詳しくは下記の文献に記述されている。プロ
ソーディング・オブ・アイ・イー ・イー・イー（Ｐｒ
ｏｃｅｅｄｉｎｇｏｆＩＥＥＥ）１９６７年１１月、第
５５巻、第１１号１９８８〜１９９７頁におけるラスロ
ツプ（ Ｊ、Ｗ、Ｌａｔｈｒｏｐ）他による半導体アレ
ー製造と設計自動化による任意配線システム、および、
１９６９年プロソーディング・オブ・エフ・シュー ・
シー ・シー（Ｐｒ０ｃ０Ｆ、ＪＣＣ）９９〜１０９頁
におけるカルホーン（Ｄ、Ｆ、Ｃａｌｈｏｕｎ）による
不完全な歩どまりのＬＳＩアレーを結線する為の端子再
配置手法。
１００％であることが要求される。この為、（社）の方
式で実現できるＬＳＩの規模は、例えば面積で５ｍｍ×
５ｍｇＬ、ゲート数で数千ゲートの程度に限定されるの
が普通である。一方、（１９あるいは（Ｏの方式では、
ＬＳＩを構成する単位セル内の配線を終了した後、単位
セルの電気的時世の検査を行ない。ウェハー上の良品単
位セルの位置に応じてウェハー毎に異なる単位セル間配
線パターンあるいは端子再配置配線を行ない、ＬＳＩを
実現する。詳しくは下記の文献に記述されている。プロ
ソーディング・オブ・アイ・イー ・イー・イー（Ｐｒ
ｏｃｅｅｄｉｎｇｏｆＩＥＥＥ）１９６７年１１月、第
５５巻、第１１号１９８８〜１９９７頁におけるラスロ
ツプ（ Ｊ、Ｗ、Ｌａｔｈｒｏｐ）他による半導体アレ
ー製造と設計自動化による任意配線システム、および、
１９６９年プロソーディング・オブ・エフ・シュー ・
シー ・シー（Ｐｒ０ｃ０Ｆ、ＪＣＣ）９９〜１０９頁
におけるカルホーン（Ｄ、Ｆ、Ｃａｌｈｏｕｎ）による
不完全な歩どまりのＬＳＩアレーを結線する為の端子再
配置手法。
これら（ｍあるいはＩＣ）の方式によれば、フル・スラ
イスＬＳＩが製作可能であるが、ウェハー毎に異なる配
線パタンを準備する必要があり、経済的に好ましくない
。本発明の目的は、ＬＳＩを前記（Ｂ）又は（Ｏの方法
に比べて簡単で歩留の高い手段で実現することにある。
イスＬＳＩが製作可能であるが、ウェハー毎に異なる配
線パタンを準備する必要があり、経済的に好ましくない
。本発明の目的は、ＬＳＩを前記（Ｂ）又は（Ｏの方法
に比べて簡単で歩留の高い手段で実現することにある。
本発明においては大規模半導体集積回路を構成しうる所
定数の部分回路の複数個を隣接する所定数の部分回路を
組み合せて前記集積回路を構成することができるような
配列で形成する工程と、前記部分回路を検査する工程と
、部分回路を前記集積回路を構成するように選択する工
程と、選択した部分回路間の酉中諌を形成する工程とを
含むことを特徴とする。
定数の部分回路の複数個を隣接する所定数の部分回路を
組み合せて前記集積回路を構成することができるような
配列で形成する工程と、前記部分回路を検査する工程と
、部分回路を前記集積回路を構成するように選択する工
程と、選択した部分回路間の酉中諌を形成する工程とを
含むことを特徴とする。
以下においては、所定数の部分回路から構成して成る集
積回路の面積をＸチツプと称し，所定数の部分回路の複
数個を上記のように配列した面積すなわち１集積回路を
得るために与えられる面積をＹチツプと称する。
積回路の面積をＸチツプと称し，所定数の部分回路の複
数個を上記のように配列した面積すなわち１集積回路を
得るために与えられる面積をＹチツプと称する。
Ｙチツプは勿論Ｘチツプより大である。実際の集積回路
製品のために用いるチツプはＸチツプでもＹチツプでも
よい。本発明の更に具体的な特徴は．１つのＸチツプに
得ようとする集積回路を複数個の部分回路に前もつて分
割しておき．１つのＹチツプ内にこれら部分回路の各々
を複数個ずつそれぞれ含むようにするとともにあらかじ
め決められた少くとも二通りの組み合せ方のいずれによ
つても得ようとする集積回路を実現しうるようにこれら
部分回路を配置し、各部分回路内の配線を形成してから
各部分回路の良，不良を検査し、上記の少くとも二通り
の組み合せ方に応じてあらかじめ準備された少くとも二
種類の部分回路間配線パタンの内から、部分回路の良，
不良位置に従つて良品集積回路を構成できる部分回路間
配線パタンを選択し、この選択された配線パタンを用い
て部分回路間の配線を行なうことにある。
製品のために用いるチツプはＸチツプでもＹチツプでも
よい。本発明の更に具体的な特徴は．１つのＸチツプに
得ようとする集積回路を複数個の部分回路に前もつて分
割しておき．１つのＹチツプ内にこれら部分回路の各々
を複数個ずつそれぞれ含むようにするとともにあらかじ
め決められた少くとも二通りの組み合せ方のいずれによ
つても得ようとする集積回路を実現しうるようにこれら
部分回路を配置し、各部分回路内の配線を形成してから
各部分回路の良，不良を検査し、上記の少くとも二通り
の組み合せ方に応じてあらかじめ準備された少くとも二
種類の部分回路間配線パタンの内から、部分回路の良，
不良位置に従つて良品集積回路を構成できる部分回路間
配線パタンを選択し、この選択された配線パタンを用い
て部分回路間の配線を行なうことにある。
次に本発明によるＬＳＩの製造方法の概要について第１
図乃至第３図を用いて説明する。
図乃至第３図を用いて説明する。
まず１集積回路に集積化すべき回路をＸチツプにおいて
例えば第１図ａに示す様にＡＩ：．Ｂとに２分割，第１
図ｂに示す様にＡ，Ｂ，Ｃ，Ｄに４分割，また（』第１
図ｃに示す様にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉに
９分割する。分割されたＡ−１の各部分を部分回路と呼
ぶ。次に１集積回路を得るために割当てられた面積すな
わちＹチツプ内に前記部分回路の各々を複数個含むよう
にし、かつこれら部分回路を複数通りの隣接する部分回
路の組み合せ方のいずれによつても所望の集積回路を実
現しうるように前記Ｙチツプ内に配置する。例えばＡ，
Ｂの部分回路に２分割する場合には第２図ａに示すよう
に各２つのＡ，Ｂ部分回路を交互に配列させたものをＹ
チツプ３１とし．Ａ，Ｂ，Ｃ，Ｄの部分回路に４分割す
る場合には第２図ｂに示すように横方向において左から
右へＡ，Ｂ，Ｃ，Ｄの部分回路を並べたものとＣ，Ｄ，
Ａ，Ｂの順序で部分回路を並べたものを交互に縦方向に
配置したものをＹチツプ３２とし、Ａ，Ｂ，Ｃ，Ｄ，Ｅ
，Ｆ，Ｇ，Ｈ，Ｉの部分回路に９分割する場合には第２
図ｃに示すように第１図ｃに示されている９つの部分回
路が配列されたＸチツプを縦横の各方向に二つづつすな
わち２Ｘ２に配列したものをＹチツプ３３とする。これ
らＹチツプ３１〜３３において、良品集積回路を構成し
うる部分回路の組み合せ方は，Ａ，Ｂ２分割の集積回路
を得る場合は第３図ａにおいてＹチツプ３１に斜線部で
それぞれ示した様に横に隣接するものを上行・下行にそ
れぞれ組み合せた２通りと縦に隣接するものを右列・左
列でそれぞれ組み合せた２通りとの４通り，Ａ，Ｂ，Ｃ
，Ｄの４分割の集積回路を得る場合は第３図ｂにおいて
Ｙチツプ３２に斜線部でそれぞれ示した様に左側から１
夕１泪と２夕１泪を用いて，上から１行目と２行目．２
行目と３行目，３行目と４行目のそれぞれ隣接するもの
を組み合せた３通りと，左側から２夕１泪と３夕１泪の
ものを同様に隣接する２行ごとによつて組み合せた３通
りと、左側から３列目と４夕１泪のものを用いて全く同
様な組み合せで３通りとの計９通り．Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉの９分割の集積回路を得る場合は第
３図ＣにおいてＹチツプ３３に針線部でそれぞれ示した
様に左側から１〜３列目のものを用いて．上から１〜３
行目．２〜４行目、３〜５行目，４〜６行目のものをそ
れぞれ組み合せられる４通りと、左側から２〜４夕１泪
．３〜５列目．４〜６夕１用のものを用いてそれぞれ１
〜３行目， ２〜４行目． ３〜５行目． ４〜６行目
を組み合せてそれぞれについて得られる各４通りとの計
１６通りが可能である。以上のような部分回路の組み合
せの夫々に対応した部サ回路間配線のための配線パタン
マスクを作成しておく。このような配線パタンはＹチツ
プ３１については４通り．Ｙチツプ３２については９通
り．Ｙチツプ３３については１６通りとなる。次に各Ｙ
チツプ３１〜３３について拡散パタンマスクおよび部分
回路内配線パタンマスクを作成し．Ｙチップ３１〜３３
に対して拡散処理，Ｆ！ＩＶ）分回路内配線および部分
回路の電気的特曲の検査を行なう。
例えば第１図ａに示す様にＡＩ：．Ｂとに２分割，第１
図ｂに示す様にＡ，Ｂ，Ｃ，Ｄに４分割，また（』第１
図ｃに示す様にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉに
９分割する。分割されたＡ−１の各部分を部分回路と呼
ぶ。次に１集積回路を得るために割当てられた面積すな
わちＹチツプ内に前記部分回路の各々を複数個含むよう
にし、かつこれら部分回路を複数通りの隣接する部分回
路の組み合せ方のいずれによつても所望の集積回路を実
現しうるように前記Ｙチツプ内に配置する。例えばＡ，
Ｂの部分回路に２分割する場合には第２図ａに示すよう
に各２つのＡ，Ｂ部分回路を交互に配列させたものをＹ
チツプ３１とし．Ａ，Ｂ，Ｃ，Ｄの部分回路に４分割す
る場合には第２図ｂに示すように横方向において左から
右へＡ，Ｂ，Ｃ，Ｄの部分回路を並べたものとＣ，Ｄ，
Ａ，Ｂの順序で部分回路を並べたものを交互に縦方向に
配置したものをＹチツプ３２とし、Ａ，Ｂ，Ｃ，Ｄ，Ｅ
，Ｆ，Ｇ，Ｈ，Ｉの部分回路に９分割する場合には第２
図ｃに示すように第１図ｃに示されている９つの部分回
路が配列されたＸチツプを縦横の各方向に二つづつすな
わち２Ｘ２に配列したものをＹチツプ３３とする。これ
らＹチツプ３１〜３３において、良品集積回路を構成し
うる部分回路の組み合せ方は，Ａ，Ｂ２分割の集積回路
を得る場合は第３図ａにおいてＹチツプ３１に斜線部で
それぞれ示した様に横に隣接するものを上行・下行にそ
れぞれ組み合せた２通りと縦に隣接するものを右列・左
列でそれぞれ組み合せた２通りとの４通り，Ａ，Ｂ，Ｃ
，Ｄの４分割の集積回路を得る場合は第３図ｂにおいて
Ｙチツプ３２に斜線部でそれぞれ示した様に左側から１
夕１泪と２夕１泪を用いて，上から１行目と２行目．２
行目と３行目，３行目と４行目のそれぞれ隣接するもの
を組み合せた３通りと，左側から２夕１泪と３夕１泪の
ものを同様に隣接する２行ごとによつて組み合せた３通
りと、左側から３列目と４夕１泪のものを用いて全く同
様な組み合せで３通りとの計９通り．Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈ，Ｉの９分割の集積回路を得る場合は第
３図ＣにおいてＹチツプ３３に針線部でそれぞれ示した
様に左側から１〜３列目のものを用いて．上から１〜３
行目．２〜４行目、３〜５行目，４〜６行目のものをそ
れぞれ組み合せられる４通りと、左側から２〜４夕１泪
．３〜５列目．４〜６夕１用のものを用いてそれぞれ１
〜３行目， ２〜４行目． ３〜５行目． ４〜６行目
を組み合せてそれぞれについて得られる各４通りとの計
１６通りが可能である。以上のような部分回路の組み合
せの夫々に対応した部サ回路間配線のための配線パタン
マスクを作成しておく。このような配線パタンはＹチツ
プ３１については４通り．Ｙチツプ３２については９通
り．Ｙチツプ３３については１６通りとなる。次に各Ｙ
チツプ３１〜３３について拡散パタンマスクおよび部分
回路内配線パタンマスクを作成し．Ｙチップ３１〜３３
に対して拡散処理，Ｆ！ＩＶ）分回路内配線および部分
回路の電気的特曲の検査を行なう。
次いで，部分回路の良，不良の位置に従つて、あらかじ
め上述のように用意した部分回路間配線パタンマスクの
内から良品の部分回路のみを用いて集積回路を構成でき
るものを選ぶ。そして選択した部分回路間配線パタンマ
スクを用いて部分回路間の配線を形成して集積回路を実
現する。次に本発明の具体的実施例を第４図乃至第７図
を参照して説明する。本実施例においては集積回路６０
は４つの部分回路Ａ−Ｄから構成され第４図に示すよう
な部分回路Ａ−Ｄ間の配線を有するものとし，このよう
なＬＳＩが１？Ｘ１（１７７１０Ｘチツプ上に実現され
るものとする。このＬＳＩの回路（１上述のように４つ
の部分回路Ａ，Ｂ，Ｃ，Ｄに分割され，各部分回路は５
ｍｍＸ５ｍｍの面積で作成するものとする。そして第２
図ｂに示したのと同様な、部分回路Ａ−Ｄを各４コづつ
用いて組み合せたＹチツプ３２を準備する。このＹチツ
プ３２は２ＣＴＬ×２ｃｍの大きさである。そして第５
図に示すように９個のＹチップ３２を縦横３個ずつ３Ｘ
３に配置したものを１つのウエハ一６５に構成するもの
とする。したがつてウエハ一６５（１６ＣＴｎｘ６ＣＴ
ｆＬの面積となる。このウエハ一６５につき拡散および
部分回路内配線等を行ない各部分回路を形成する。次に
各部分回路の電気的特囲を検査して，良品の部分回路の
位置に応じ第３図ｂに示す９種類の部分回路の組み合せ
のいずれかを選択する。この時、Ｘチツプ内の各部分回
路の相対位置関係は第６図ａ−ｄに示すように上の行の
左右から下の行の左右の順でＡＢＣＤ，ＢＣＤＡ，ＤＡ
ＢＣ，ＣＤＡＢの４種類のいずれかになるから，各々に
応じてＸチツプの外部端子１１〜１５の相対位置関係を
一致させるために、部分回路Ａの端子２６〜２８，部汁
回路Ｂの端子２２〜２５，部分回路Ｃの端子１９〜２Ｌ
部分回路Ｄの端子１６〜１８．および集積回路（Ｘチツ
プ）の端子１１〜１５の間を第４図のように相互接続す
るパターンすなわち部分回路間の配線パターンとして第
６図ａ′〜ｄ′の４種類を準備しておく。このようにす
ることにより．Ａ，Ｂ，Ｃ，Ｄの各良品部分回路がどこ
にあるかによつて、すなわち第３図ｂのどの組み合せを
用いるかに応じて，配線パターンを選択して用いれば，
任意配線方式，端子再配置方式と（１異なり．ウエハ一
毎にセル間配線の為のマスク設計を行なう必要がない。
ここで部分回路間配線パターンマスクを作成するには，
まず必要とされる配線パターン．すなわち第６図ａ′〜
ｄ′に対応した４つのレテイクルを準備しておく。次に
，部分回路の良，不良の位置に応じてウエハ一全体の配
線マスクを作成する。例えばウエハ一６５内の９つのＹ
チツプ３２の各々から選択した良品集積回路のＸチップ
５０〜５５が第７図のようなものであつたとすると、フ
オト・りヒータをＸ，ｙ軸とも５ｍｍ間隔で移動させ，
良品Ｘチツプ５０〜５５の各々の部分回路の組み合せに
応じたレテイクルを４種の中から選んで露光していく。
第７図の列ではＸチツプ５０，５１，５２，５３，５４
および５５の中心位置で第６図のａ／，ｃ′，ｄ′，ａ
′，ｄ′およびｂ′のパターンをそれぞれ露光する。リ
ピートの単位として第３図ｂに示した９種類の部分回路
の組み合せに相当した配線パターンを準備しておけば、
りヒータ（１２？間隔で移動と、選択露光を行えば良い
。この様にして、部分回路間配線を行い，ウエハ一６５
から２？×２儂のＹチツプ３２を実際のチツプとして切
り離せば．第４図のＬＳＩを前記（，Ａ）の固定パター
ン方式に比べて良い歩どまりで実現することができる。
なお実際のチツプとしてＹチツプ３２を用いずに、Ｘチ
ツプ５０〜５５を切り離して用いてもよい。この場合は
チツプごとに外部端子の位置が一定であるから自動ボン
デイングにかけやすい効果がある。次に本発明の実施列
の効果を説明するために歩どまりについて説明する。
め上述のように用意した部分回路間配線パタンマスクの
内から良品の部分回路のみを用いて集積回路を構成でき
るものを選ぶ。そして選択した部分回路間配線パタンマ
スクを用いて部分回路間の配線を形成して集積回路を実
現する。次に本発明の具体的実施例を第４図乃至第７図
を参照して説明する。本実施例においては集積回路６０
は４つの部分回路Ａ−Ｄから構成され第４図に示すよう
な部分回路Ａ−Ｄ間の配線を有するものとし，このよう
なＬＳＩが１？Ｘ１（１７７１０Ｘチツプ上に実現され
るものとする。このＬＳＩの回路（１上述のように４つ
の部分回路Ａ，Ｂ，Ｃ，Ｄに分割され，各部分回路は５
ｍｍＸ５ｍｍの面積で作成するものとする。そして第２
図ｂに示したのと同様な、部分回路Ａ−Ｄを各４コづつ
用いて組み合せたＹチツプ３２を準備する。このＹチツ
プ３２は２ＣＴＬ×２ｃｍの大きさである。そして第５
図に示すように９個のＹチップ３２を縦横３個ずつ３Ｘ
３に配置したものを１つのウエハ一６５に構成するもの
とする。したがつてウエハ一６５（１６ＣＴｎｘ６ＣＴ
ｆＬの面積となる。このウエハ一６５につき拡散および
部分回路内配線等を行ない各部分回路を形成する。次に
各部分回路の電気的特囲を検査して，良品の部分回路の
位置に応じ第３図ｂに示す９種類の部分回路の組み合せ
のいずれかを選択する。この時、Ｘチツプ内の各部分回
路の相対位置関係は第６図ａ−ｄに示すように上の行の
左右から下の行の左右の順でＡＢＣＤ，ＢＣＤＡ，ＤＡ
ＢＣ，ＣＤＡＢの４種類のいずれかになるから，各々に
応じてＸチツプの外部端子１１〜１５の相対位置関係を
一致させるために、部分回路Ａの端子２６〜２８，部汁
回路Ｂの端子２２〜２５，部分回路Ｃの端子１９〜２Ｌ
部分回路Ｄの端子１６〜１８．および集積回路（Ｘチツ
プ）の端子１１〜１５の間を第４図のように相互接続す
るパターンすなわち部分回路間の配線パターンとして第
６図ａ′〜ｄ′の４種類を準備しておく。このようにす
ることにより．Ａ，Ｂ，Ｃ，Ｄの各良品部分回路がどこ
にあるかによつて、すなわち第３図ｂのどの組み合せを
用いるかに応じて，配線パターンを選択して用いれば，
任意配線方式，端子再配置方式と（１異なり．ウエハ一
毎にセル間配線の為のマスク設計を行なう必要がない。
ここで部分回路間配線パターンマスクを作成するには，
まず必要とされる配線パターン．すなわち第６図ａ′〜
ｄ′に対応した４つのレテイクルを準備しておく。次に
，部分回路の良，不良の位置に応じてウエハ一全体の配
線マスクを作成する。例えばウエハ一６５内の９つのＹ
チツプ３２の各々から選択した良品集積回路のＸチップ
５０〜５５が第７図のようなものであつたとすると、フ
オト・りヒータをＸ，ｙ軸とも５ｍｍ間隔で移動させ，
良品Ｘチツプ５０〜５５の各々の部分回路の組み合せに
応じたレテイクルを４種の中から選んで露光していく。
第７図の列ではＸチツプ５０，５１，５２，５３，５４
および５５の中心位置で第６図のａ／，ｃ′，ｄ′，ａ
′，ｄ′およびｂ′のパターンをそれぞれ露光する。リ
ピートの単位として第３図ｂに示した９種類の部分回路
の組み合せに相当した配線パターンを準備しておけば、
りヒータ（１２？間隔で移動と、選択露光を行えば良い
。この様にして、部分回路間配線を行い，ウエハ一６５
から２？×２儂のＹチツプ３２を実際のチツプとして切
り離せば．第４図のＬＳＩを前記（，Ａ）の固定パター
ン方式に比べて良い歩どまりで実現することができる。
なお実際のチツプとしてＹチツプ３２を用いずに、Ｘチ
ツプ５０〜５５を切り離して用いてもよい。この場合は
チツプごとに外部端子の位置が一定であるから自動ボン
デイングにかけやすい効果がある。次に本発明の実施列
の効果を説明するために歩どまりについて説明する。
３。
３ｍ１ＬＸ３．３ｍｍの大きさのＬＳの歩どまりを７０
％とすれば， ５Ｔｎｍｘ５ｍ７７！のＬＳＩと１ｃＴ
ｎＸ１？のＬＳｌを前記（４）の固定配線方式で作成し
た歩どまり（ゴ、５ｍｍＸ５ＴＩＬ１の場合１１約４４
％〔０，７古２＋０．４↓に）２陽ＸｌＣＴＩＬの場合
は約３．８％（０、７ キ０．０３８）である。
％とすれば， ５Ｔｎｍｘ５ｍ７７！のＬＳＩと１ｃＴ
ｎＸ１？のＬＳｌを前記（４）の固定配線方式で作成し
た歩どまり（ゴ、５ｍｍＸ５ＴＩＬ１の場合１１約４４
％〔０，７古２＋０．４↓に）２陽ＸｌＣＴＩＬの場合
は約３．８％（０、７ キ０．０３８）である。
一方．１ｃｍＸ１ｃｍの大きさ（Ｘチツプ）のＬＳＩを
本発明の方式で昨成する場合には、２ＣＴ！ＬＸ２？の
Ｙチツプ３２内１こ１つが５ｍｍＸ５ｍｍの部分回路Ａ
−Ｄの良品が、第３図ｂの９種類のいずれかの組み合せ
で存在する確率は２６．１％（９Ｘ０．７Ｇ著）２＋０
．２６１）である。しかし，本発明では１？Ｘ１？のＬ
ＳＩを作成するのに２？Ｘ２礪の面積を使用しているの
でウエハ一全体の収率は一に減少している。従つて、固
定配線方式に比ベ本発明によ２６．１れば，第５図の実
施例の場合６、ァ喰，＝１，８倍の経済曲向上をもたら
す。
本発明の方式で昨成する場合には、２ＣＴ！ＬＸ２？の
Ｙチツプ３２内１こ１つが５ｍｍＸ５ｍｍの部分回路Ａ
−Ｄの良品が、第３図ｂの９種類のいずれかの組み合せ
で存在する確率は２６．１％（９Ｘ０．７Ｇ著）２＋０
．２６１）である。しかし，本発明では１？Ｘ１？のＬ
ＳＩを作成するのに２？Ｘ２礪の面積を使用しているの
でウエハ一全体の収率は一に減少している。従つて、固
定配線方式に比ベ本発明によ２６．１れば，第５図の実
施例の場合６、ァ喰，＝１，８倍の経済曲向上をもたら
す。
他の例として第１図Ｃの様にもとの回路を９分割した９
つの部分回路Ａ〜から成るＸチツプ回路を、第２図Ｃの
様なＸチツプの４倍の面積のＹチツプ３３を用いて作成
する場合の歩どまりを説明する。
つの部分回路Ａ〜から成るＸチツプ回路を、第２図Ｃの
様なＸチツプの４倍の面積のＹチツプ３３を用いて作成
する場合の歩どまりを説明する。
Ｘチツプを１？Ｘｌｃｍとすれば各部分回路Ａ−１は３
．３ｍｍＸ３．３ｍｍの大きさであり，この大きさの部
分回路Ａ−１の良品が第３図ｃの１６種類のいずれかの
組み合せで存在する確率は、４８％である。この場合も
， １０１ｒＬｘ１（７ＬのＬＳＩを実現するのに４倍
の面積を要しているので４Ｘ３．８＝３．１倍の歩どま
り向上である。この様に作成するＬＳＩを．複数個の部
分回路に分割する際．部分回路の面積を小さくして歩ど
まりを高める様に、分割数を多くして．組み合せ数を増
せば、歩どまり向上がより計れる。このように本発明に
よれば，任意配線方式及び端子再配置方式で行なわれて
いるウエハ一毎の単位セル間配線パターン，あるいは端
子再配置配線のパターン設計を行なう必要がなく、あら
かじめ準備された数種類の部分回路間配線パターンを選
択することにより、固定配線方式では得られにくい規模
の大きいＬＳＩをより高い歩留で実現できる。
．３ｍｍＸ３．３ｍｍの大きさであり，この大きさの部
分回路Ａ−１の良品が第３図ｃの１６種類のいずれかの
組み合せで存在する確率は、４８％である。この場合も
， １０１ｒＬｘ１（７ＬのＬＳＩを実現するのに４倍
の面積を要しているので４Ｘ３．８＝３．１倍の歩どま
り向上である。この様に作成するＬＳＩを．複数個の部
分回路に分割する際．部分回路の面積を小さくして歩ど
まりを高める様に、分割数を多くして．組み合せ数を増
せば、歩どまり向上がより計れる。このように本発明に
よれば，任意配線方式及び端子再配置方式で行なわれて
いるウエハ一毎の単位セル間配線パターン，あるいは端
子再配置配線のパターン設計を行なう必要がなく、あら
かじめ準備された数種類の部分回路間配線パターンを選
択することにより、固定配線方式では得られにくい規模
の大きいＬＳＩをより高い歩留で実現できる。
なお，各部分回路の境界部にスクライブ溝のための隙間
を設けておきどの部分回路間をもスクライブできるよう
にしておけば，良品の集積回路を構成している良品の部
分回路のみを取り出すことができ、チツプを大巾に小型
化することができる。
を設けておきどの部分回路間をもスクライブできるよう
にしておけば，良品の集積回路を構成している良品の部
分回路のみを取り出すことができ、チツプを大巾に小型
化することができる。
またこの場合はウエハ一全体をＹチツプ領域で区分する
ことなく、任意の位置の所定数の部分回路で集積回路（
Ｘチツプ）を構成するようにすることもでき、全ての所
定数の良品部分回路の組合せを集積回路とすることがで
きるためにさらに歩留りは向上する。
ことなく、任意の位置の所定数の部分回路で集積回路（
Ｘチツプ）を構成するようにすることもでき、全ての所
定数の良品部分回路の組合せを集積回路とすることがで
きるためにさらに歩留りは向上する。
第１図は集積回路（Ｘチツプ）を複数の部分回路に分割
する方法をＩ（ａ）は２分割．（ｂ）は４分割そして（
ｃ）は９分割した場合について説明した図であり，第２
図は１集積回路を得るために与えられた面積（Ｙナツプ
）において．部分回路の配列方法を（ａ）２分割、（ｂ
）４分割，（ｃ）９分割された場合について夫々説明す
る図であり、第３図は第２図に示された面積（Ｙチツプ
）において良品ＬＳＩを構成できる組み合せについて説
明する図であり、（ａ），（６），（ｃ）は第２図（ａ
），（ｂ），（ｃ）に対応している。 第４図は本発明の実施例を説明するための４分割された
ＬＳＩの部分回路による構成を示す図であり，第５図は
本実施列においてウエハ一上の部分回路と１集積回路を
得るために与えられた面積（Ｙチツプ）の設け方を示す
図であり，第６図（ａ）〜（ｄ）は本実施例において各
部分回路の相対位置を示す図であり．（Ａ５〜（ｄは同
図（ａ）〜（ｄ）に対応した部分回路間配線パターンを
示す図であり，第７図は本実施例１こおいてウエハ一上
の良品集積回路を取り出しうる部分回路の汁布を示す図
である。図中の符号は，Ａ−１・・・・・・部分回路．
１１〜１５・・・・・・外部端子．１６〜２８・・・・
・・部分回路の端子，３１，３２，３３・・・・・・１
集積回路を形成するためｊこ与えられた面積（Ｙチツプ
）．５１〜５５・・・・・・良品ＬＳを構成しうる部分
回路の組み合わせ（Ｘチップ）、６０・・・・・・集積
回路． ６５・・・・・・ウエハー。
する方法をＩ（ａ）は２分割．（ｂ）は４分割そして（
ｃ）は９分割した場合について説明した図であり，第２
図は１集積回路を得るために与えられた面積（Ｙナツプ
）において．部分回路の配列方法を（ａ）２分割、（ｂ
）４分割，（ｃ）９分割された場合について夫々説明す
る図であり、第３図は第２図に示された面積（Ｙチツプ
）において良品ＬＳＩを構成できる組み合せについて説
明する図であり、（ａ），（６），（ｃ）は第２図（ａ
），（ｂ），（ｃ）に対応している。 第４図は本発明の実施例を説明するための４分割された
ＬＳＩの部分回路による構成を示す図であり，第５図は
本実施列においてウエハ一上の部分回路と１集積回路を
得るために与えられた面積（Ｙチツプ）の設け方を示す
図であり，第６図（ａ）〜（ｄ）は本実施例において各
部分回路の相対位置を示す図であり．（Ａ５〜（ｄは同
図（ａ）〜（ｄ）に対応した部分回路間配線パターンを
示す図であり，第７図は本実施例１こおいてウエハ一上
の良品集積回路を取り出しうる部分回路の汁布を示す図
である。図中の符号は，Ａ−１・・・・・・部分回路．
１１〜１５・・・・・・外部端子．１６〜２８・・・・
・・部分回路の端子，３１，３２，３３・・・・・・１
集積回路を形成するためｊこ与えられた面積（Ｙチツプ
）．５１〜５５・・・・・・良品ＬＳを構成しうる部分
回路の組み合わせ（Ｘチップ）、６０・・・・・・集積
回路． ６５・・・・・・ウエハー。
Claims (1)
- １ 大規模半導体集積回路を構成しうる所定数の部分回
路の複数個を、隣接する所定数の部分回路を組み合せて
前記集積回路を構成することができるような配列で形成
する工程と、前記部分回路を検査する工程と、隣接する
前記所定数の部分回路を前記集積回路を構成するように
選択する工程と、選択した部分回路間の配線を形成する
工程とを有することを特徴とする大規模半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071573A JPS5943823B2 (ja) | 1975-06-12 | 1975-06-12 | 大規模半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071573A JPS5943823B2 (ja) | 1975-06-12 | 1975-06-12 | 大規模半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51147190A JPS51147190A (en) | 1976-12-17 |
| JPS5943823B2 true JPS5943823B2 (ja) | 1984-10-24 |
Family
ID=13464570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071573A Expired JPS5943823B2 (ja) | 1975-06-12 | 1975-06-12 | 大規模半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943823B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63243639A (ja) * | 1987-03-30 | 1988-10-11 | Toyotomi Kogyo Co Ltd | 温水循環装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106531A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ゲートアレー構成半導体装置 |
-
1975
- 1975-06-12 JP JP50071573A patent/JPS5943823B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63243639A (ja) * | 1987-03-30 | 1988-10-11 | Toyotomi Kogyo Co Ltd | 温水循環装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51147190A (en) | 1976-12-17 |
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