JPS61287244A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS61287244A JPS61287244A JP60130177A JP13017785A JPS61287244A JP S61287244 A JPS61287244 A JP S61287244A JP 60130177 A JP60130177 A JP 60130177A JP 13017785 A JP13017785 A JP 13017785A JP S61287244 A JPS61287244 A JP S61287244A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timing
- semiconductor element
- circuit timing
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン等のウェハ上に形成された半導体素子
の回路タイミングの設定に関するものである。
の回路タイミングの設定に関するものである。
半導体装置は半導体基板上の多数の半導体素子によって
形成され、各素子間はダイシングラインで区画された構
造になっている。第２図はこのような半導体装置の部分
平面図であり、第３図は従来の半導体素子の構成の一例
を示したものである。
形成され、各素子間はダイシングラインで区画された構
造になっている。第２図はこのような半導体装置の部分
平面図であり、第３図は従来の半導体素子の構成の一例
を示したものである。
第２図において、１は半導体基板、２は半導体素子であ
り、第３図において、３は半導体素子２を構成する内部
回路を示す。第４図は従来の半導体素子において内部回
路３のタイミング等のプログラム変更を行った場合の一
例で、４は内部回路３のタイミング等のプログラム変更
を目的として新たに追加された回路タイミング設定回路
である。
り、第３図において、３は半導体素子２を構成する内部
回路を示す。第４図は従来の半導体素子において内部回
路３のタイミング等のプログラム変更を行った場合の一
例で、４は内部回路３のタイミング等のプログラム変更
を目的として新たに追加された回路タイミング設定回路
である。
第２図に示す半導体基板１上に形成された半導体素子２
は、第３図に示すように、複数の異なる内部回路３によ
り構成されている。このような半導体素子２において、
第４図に示すように、回路タイミング変更等を目的とし
た回路タイミング設定回路４を新たに設けることにより
内部回路３のタイミングのプログラム変更を行う場合に
は、半導体素子２形成のためのウェハプロセス中に用い
る露光用マスクのデータを変更することによって行って
いた。
は、第３図に示すように、複数の異なる内部回路３によ
り構成されている。このような半導体素子２において、
第４図に示すように、回路タイミング変更等を目的とし
た回路タイミング設定回路４を新たに設けることにより
内部回路３のタイミングのプログラム変更を行う場合に
は、半導体素子２形成のためのウェハプロセス中に用い
る露光用マスクのデータを変更することによって行って
いた。
しかし上述のような半導体素子２では、内部回路３のタ
イミング等のプログラムを変更する際に露光用マスクの
データ変更せざるを得ないため、新規マスクの作製を必
要としていた。またこの方法では−通りの変更しかでき
ない等の欠点があった。
イミング等のプログラムを変更する際に露光用マスクの
データ変更せざるを得ないため、新規マスクの作製を必
要としていた。またこの方法では−通りの変更しかでき
ない等の欠点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、目的とする回路タイミングのプ
ログラムの設定を行うことのできる半導体素子を得るこ
とにある。
の目的とするところは、目的とする回路タイミングのプ
ログラムの設定を行うことのできる半導体素子を得るこ
とにある。
このような目的を達成するために本発明は、複数のヒユ
ーズと複数の回路タイミング設定回路とを存する回路タ
イミング変更回路を設けるようにしたものである。
ーズと複数の回路タイミング設定回路とを存する回路タ
イミング変更回路を設けるようにしたものである。
本発明においては、予め用意されたヒユーズを適宜選択
しレーザ等を用いて切断することにより、目的とする回
路タイミングのプログラムの設定を行う。
しレーザ等を用いて切断することにより、目的とする回
路タイミングのプログラムの設定を行う。
本発明に係わる半導体素子の一実施例を第１図に示す。
第１図において、５はヒユーズ、６は回路タイミング変
更回路であり、回路タイミング変更回路６はヒユーズ５
と回路タイミング設定回路４とから構成される。第１図
において第４図と同一部分又は相当部分には同一符号が
付しである。
更回路であり、回路タイミング変更回路６はヒユーズ５
と回路タイミング設定回路４とから構成される。第１図
において第４図と同一部分又は相当部分には同一符号が
付しである。
本実施例の特徴は、回路タイミング設定回路４とヒユー
ズ５とで構成された回路タイミング変更回路６を予め半
導体素子２内部に設けたことである。この半導体素子２
において、必要とする内部回路３のタイミングの設定は
、露光用マスクを変更することなく、複数のヒユーズの
うち切断する必要のあるヒユーズを適宜選択し、選択さ
れたヒユーズをレーザ等で切断することにより行う。こ
のようにしてタイミングの設定が可能となる。また、切
断するヒユーズの組み合わせによって、幾通りかの異な
るタイミングに設定することも可能である。
ズ５とで構成された回路タイミング変更回路６を予め半
導体素子２内部に設けたことである。この半導体素子２
において、必要とする内部回路３のタイミングの設定は
、露光用マスクを変更することなく、複数のヒユーズの
うち切断する必要のあるヒユーズを適宜選択し、選択さ
れたヒユーズをレーザ等で切断することにより行う。こ
のようにしてタイミングの設定が可能となる。また、切
断するヒユーズの組み合わせによって、幾通りかの異な
るタイミングに設定することも可能である。
上述した実施例では、複数の内部回路３を含む半導体素
子において、回路タイミングの変更等を目的とした回路
タイミング変更回路６を新たに設けた場合について説明
したが、本発明の適用はこれに限るものではない。すな
わち、対象となる半導体素子が複数の内部回路と複歌の
ヒユーズを有し、ヒユーズをレーザ等で切断することに
より内部回路の接続の変更を可能とするものであれば、
いかなる種類の回路形式のものであっても適用すること
ができる。
子において、回路タイミングの変更等を目的とした回路
タイミング変更回路６を新たに設けた場合について説明
したが、本発明の適用はこれに限るものではない。すな
わち、対象となる半導体素子が複数の内部回路と複歌の
ヒユーズを有し、ヒユーズをレーザ等で切断することに
より内部回路の接続の変更を可能とするものであれば、
いかなる種類の回路形式のものであっても適用すること
ができる。
以上説明したように本発明は、複数のヒユーズと複数の
回路タイミング設定回路とを有する回路タイミング変更
回路を設けることにより、ヒユーズを適宜選択し、選択
したヒユーズをレーザ等で切断するようにしたので、露
光用マスクを変更することなく回路タイミング等のプロ
グラムを変更することができ、半導体素子の生産効率の
向上が図れる効果がある。また、ヒユーズの切断の組み
合わせによって、幾通りもの回路タイミング等のプログ
ラム変更ができる効果がある。
回路タイミング設定回路とを有する回路タイミング変更
回路を設けることにより、ヒユーズを適宜選択し、選択
したヒユーズをレーザ等で切断するようにしたので、露
光用マスクを変更することなく回路タイミング等のプロ
グラムを変更することができ、半導体素子の生産効率の
向上が図れる効果がある。また、ヒユーズの切断の組み
合わせによって、幾通りもの回路タイミング等のプログ
ラム変更ができる効果がある。
第１図は本発明に係わる半導体素子の一実施例を示す構
成図、第２図は一般的な半導体装置の一部を示す部分平
面図、第３図は内部回路から構成された半導体素子を示
す構成図、第４図は内部回路と回路タイミング設定回路
から構成された半導体素子を示す構成図である。 ■・・・・半導体装置、２・・・・半導体素子、３・・
・・内部回路、４・・・・回路タイミング設定回路、５
・・・・ヒユーズ、６・・・・回路タイミング変更回路
。
成図、第２図は一般的な半導体装置の一部を示す部分平
面図、第３図は内部回路から構成された半導体素子を示
す構成図、第４図は内部回路と回路タイミング設定回路
から構成された半導体素子を示す構成図である。 ■・・・・半導体装置、２・・・・半導体素子、３・・
・・内部回路、４・・・・回路タイミング設定回路、５
・・・・ヒユーズ、６・・・・回路タイミング変更回路
。
Claims (1)
- 半導体基板上に形成された半導体素子において、複数の
ヒューズと複数の回路タイミング設定回路とを有する回
路タイミング変更回路を備え、前記ヒューズを適宜選択
しレーザ等を用いて切断することにより、目的とする回
路タイミングのプログラムの設定を行うことを特徴とす
る半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130177A JPS61287244A (ja) | 1985-06-14 | 1985-06-14 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130177A JPS61287244A (ja) | 1985-06-14 | 1985-06-14 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287244A true JPS61287244A (ja) | 1986-12-17 |
Family
ID=15027887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60130177A Pending JPS61287244A (ja) | 1985-06-14 | 1985-06-14 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185112A (ja) * | 1987-01-27 | 1988-07-30 | Nec Corp | 半導体集積回路装置 |
| JPH01109918A (ja) * | 1987-10-23 | 1989-04-26 | Nec Corp | 遅延回路 |
| JPH0254565A (ja) * | 1988-08-18 | 1990-02-23 | Toshiba Corp | 半導体集積回路のタイマ回路 |
-
1985
- 1985-06-14 JP JP60130177A patent/JPS61287244A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185112A (ja) * | 1987-01-27 | 1988-07-30 | Nec Corp | 半導体集積回路装置 |
| JPH01109918A (ja) * | 1987-10-23 | 1989-04-26 | Nec Corp | 遅延回路 |
| JPH07109982B2 (ja) * | 1987-10-23 | 1995-11-22 | 日本電気株式会社 | 遅延回路 |
| JPH0254565A (ja) * | 1988-08-18 | 1990-02-23 | Toshiba Corp | 半導体集積回路のタイマ回路 |
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