JPH0254565A - 半導体集積回路のタイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体集積回路内部に設けられるタイマ回路
に係り、たとえばオートノ９ワーダウンタイマ回路に使
用される。

（従来の技術） たとえばＳＲＡＭ　（スタティック型ランダム・アクセ
ス・メモリ）集積回路においては、低消費電力化を図る
ために各アクセスの所要動作後に自動的にパワーダウン
状態に制御しており、この制御用のパワーダウン信号の
タイミングを設定するためのオートパワーダウンタイマ
（以下、　ＡＰＤＴと略記する）回路が用いられている
。即ち、たとえば第５図に示すように、アクセス開始時
にアドレス変化検出回路５１の検出出力に同期してクロ
ック発生回路５２から出力するパルス信号がＡＰＤＴ回
路５３に入力し、このＡＰＤＴ回路５３のノクワーダウ
ン出力信号により内部回路の一部（アＰレスデコーダ５
４、ピット線およびデータ線５５、センスアンプ５６、
データラッチ５１）を非活性状態に制御するようになっ
ている。

この場合、上記ＡＰＤＴ回路５３は、前記クロック発生
回路５２から／ぐルス信号ＣＬＫが入力すると共にリー
ド／ライト制御回路５８からリード／ライト制御信号し
賃が入力するようになっておシ、ＩＪ−ド／ライト信号
が入力している状態で前記ノクルス信号ＣＬＫが入力し
てから一定時間（タイマ設定時間）後に前記各回路を非
活性状態にするので、オートノクワ−ダウン制御を行う
ことが可能である。

なお、５９はアドレス人力パッド、６０はアドレスバッ
ファ、６１はデータ出力バッファ、６２はデータ出力／
！ツドであり、それぞれ代表的に１ピット分を示してい
る。

従来、前記ＡＰＤＴ回路５３は第６図に示すように構成
されてｂる。即ち、パルス信号人力ＣＬＫは第１のナン
トゲートロ３に入力すると共に遅延回路６４に入力する
。この遅延回路６４の出力は、インバータ６５により反
転されたのち前記ノ４ルス信号人力ＣＬＫと共に第２の
ナントゲート６６に入力する。この第２のナンドグート
ロ６の出力は、リード／ライト信号人力Ｒ／Ｗと共にノ
アｅ−ドロアに入力し、このノアデードロアの出力は前
記第１のナン）’ｆ−トロ３に入力する。したがって、
・ゼルス信号入力ＣＬＫが”０”のとき、遅延回路６４
の出力は“１″、インバータ６５の出力は“０”、第２
のナンドダート６６の出力は゛１＃、ノアｒ−ドロアの
出力は”０″、第１のナンドダート６３の出力ＡＰＤは
”１”レベルになりている。これに対して。

リード／ライト信号人力ＲＡＷが“０°になった状態で
・母ルス信号人力ＣＬＫが“１′になったとき、インバ
ータ６５の出力は１０”のままであり、第２のナンドル
ートロ６の出力は１１＃のままであり、ノアゲート６７
の出力は“０″のままである。そして、遅延回路６４の
遅延時間（タイマ設定時間）後に遅延出力が”０″にな
り、インバータ６５の出力が°１″になると、第２のナ
ントゲート６６の出力は１０＃、ノア？−ドロアの出力
は１１１になるので第１のナンドダート６３の出力ＡＰ
Ｄは”０”レベルになる。

ところで、上記タイマ設定時間の設計はシミニレ−ジョ
ン等の計算に基いて行っているが、実際の製品では製造
工程等の影響やパターン設計の違いにより設計時の値と
ずれが生じ、理想的な動作特性が得られなくなる場合が
ある。このような場合、パターン設計等の変更を行って
所望のタイマ設定時間が得られるように修正を行う必要
があり。

この作業は長期間を要するので問題となっており、製品
化の早期立ち上げを妨げるおそれが多い。

（発明が解決しようとする課題） 本発明は、上記したようにタイマ設定時間の変更を行う
ためにパターン設計等の変更を行うことに伴い長期間を
要するという問題点を解決すべくなされたもので、ダイ
ソート後にタイマ設定時間を所望値に容易に短時間に変
更することが可能になり１歩留りの向上および製品化の
早期立ち上げが可能になる半導体集積回路のタイマ回路
を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明の半導体集積回路のタイマ回路は、タイマ設定時
間を決定する遅延回路に対して、ヒユーズ素子の溶断制
御により遅延時間が変化するようにヒユーズ素子を用い
た遅延量制御回路を接続してなることを特徴とする。

（作用） ダイソート後または製品検査後にタイマ設定時間を実測
した結果、設定時間の変更を必要とする場合にヒユーズ
素子をレーザービーム光の照射または溶断電流の通電に
より溶断することによって容易に且つ短時間で実施でき
る。これによって。

製品の歩留りも向上し、製品化の早期立ち上げも可能に
なる。

したがって、上記タイマ回路をメモリ集積回路のＡＰＤ
Ｔ回路などに採用すれば好適である。

（実施例） 以下、図面を、参照して本発明の一実施例を詳細に説明
する。

第１図はＳＲＡＭのＡＰＤＴ回路を示しており、これは
第５図を参照して前述したと同様にアドレス変化検出時
に発生するパルス信号ＣＬＫとリード／ライト信号ＲＡ
Ｗとが入力し、オートノ９ワーダウン出力ＡＰＤ　Ｋよ
りデコーダ等を非活性状態に制御するものである。また
、上記ＡＰＤＴ回路において、６３゜６６．６５，６７
．６ｔは第６図を参照して前述したと同様に接続された
第１のナントゲート、第２のナンドｙ　−ト、インバー
タ、ノアｆ−）、遅延回路であり、本実施例では、上記
遅延回路６４に遅延量制御回路１が接続されている。こ
の遅延量制御回路１は、ヒユーズ素子（たとえばポリシ
リコン配線）を用いており、ヒユーズ素子の溶断制御に
よって遅延回路６４による遅延時間（タイマ設定時間）
を変化させるためのものである。この遅延量制御回路１
は、遅延回路６４内の複数の遅延ダート段出力端６４．
〜６４４と前記インバータ６５の入力端との間にそれぞ
れ接続されたスイッチ回路２１（１＝１〜４）と、遅延
回路出力端６４．と上記インバータ６５の入力端との間
に接続されたヒユーズ素子Ｆ３とからなる。上記各スイ
ッチ回路２ｉは、ＰチャネルトランジスタＰ１とＮチャ
ネルトランジスタＮ１とが並列接続されたＣＭＯＳスイ
ッチＳと、上記トランジスタＰ１のｆ−）と接地端との
間に接続された抵抗Ｒノと、上記トランジスタＰ１のｆ
−）に一端が接続さｈたヒユーズ素子Ｆ１と、このヒユ
ーズ素子Ｆノの他端とｖＤＤ電源ノードとの間に接続さ
れ、ダートが接地されたＰチャネルトランジスタＰ２と
、前記トランジスタＮ１のグー）とｖＤＤ接地端との間
に接続された抵抗Ｒ２と、このトランジスタＮ１のｆ−
）に一端が接続されたヒユーズ素子Ｆ２と、このヒユー
ズ素子Ｆ２の他端と接地端との間に接続され、ダートが
ｖＤＤ電源ノードに接地されたＮチャネルトランジスタ
Ｎ２とからなる。

上記ＡＰＤＴ回路の動作は、第６図を参照して前述した
動作と基本的には同じであるが、そのタイマ設定時間を
遅延量制御回路１により制御し得る点が異なる。即ち、
遅延量制御回路１は、各ヒユーズ素子が初期状態（非溶
断状態、オン状態）のときには、各スイッチ回路２１は
オフ状態であり、遅延回路６４の出力はヒユーズ素子Ｆ
３を経てインバータ６５に入力する。この場合には、遅
延回路６４の遅延時間によりタイマ設定時間が定まり。

この時間は設計段階でメモリのデータ読み出し時間に合
わせられて設定されている。

したがって、ダイソートテストの結果、上記タイマ設定
時間が設計値と一致している場合には遅延量制御回路１
に何ら操作を加える必要はない。

しかし、たとえば量産時にプロセスの工程等の誤差によ
りメモリセルに起因したデータ読出し速度の変化などが
生じたことがダイソートテストで判明した場合には、遅
延量制御回路１を操作して遅延回路６４による遅延時間
を変更してタイマ設定時間を適切な値に変更する必要が
ある。この場合、たとえばヒユーズ素子Ｆ３を溶断して
オフ状態にすると共にスイッチ回路２４をオン状態にす
ると、遅延回路６４における遅延ダート段出力端６４．
の出力がインバータ６５に入力することになり、゛遅延
時間が小さくなるのでタイマ設定時間が小さくなる。こ
の場合、上記スイッチ回路２４をオン状態にするために
は、このスイッチ回路２４のヒユーズ素子ＦＭ、Ｆ２を
それぞれ溶断してオフ状態にすればよく、これによって
ＰチャネルトランジスタＰノはダートに接地電位が与え
られてオンになり、ＮチャネルトランジスタＮ１はダー
トにｖＤＤ電源電位が与えられてオンになる。

なお、各スイッチ回路２１において、初期状態では、オ
ン状態のＰチャネルトランジスタＰ２およびヒユーズ素
子Ｆ１を介してｖＤＤ電源電位がダートに与えられるＰ
チャネルトランジスタＰ１はオフであり、ヒユーズ素子
Ｆ２およびオン状態のＮチャネルトランジスタＮ２を介
して接地電位がｒ−トに与えられるＮチャネルトランジ
スタＮ１はオフである。また、抵抗Ｒ１、Ｒ２は、それ
ぞれ対応してヒユーズ素子１１．Ｆ２のオン状態または
オフ状態に応じてトランジスタＰＩ、Ｎｌをオフ状態ま
たはオン状態に制御するためのｆ−）電位を設定するよ
うに高抵抗素子である。

なお、上記説明では、スイッチ回路２４を選択してオン
状態にしたが、別のスイッチ回路（たとえば２５）を選
択してオンにすると共にヒユーズ素子Ｆ３を溶断すれば
、遅延回路６４の遅延ｆ−）段出力端６４．の出力がイ
ンバータ６５に入力することになり、タイマ設定時間は
一層小さくなる。

また、遅延量制御回路１の具体的構成は上記実施例に限
らず、第２図中あるいは第３図中に示すように変形実施
することができる。即ち、第２図に示すＡＰＤＴ回路に
おける遅延量制御回路２０は、遅延ダート段出力端６４
□〜６４１に各対応してヒユーズ素子Ｆｌｌ〜Ｆ１５の
一端を接続し、この各ヒユーズ素子Ｆｌｌ〜Ｆ１５の他
端を各対応して高抵抗Ｒ１ｌ〜ＲＪ５を介して接地する
と共にノアダート２ノの各入力端に接続したものである
。この遅延量制御回路２０によれば、遅延回路６４の遅
延ｆ−ト段出力端６４□〜６４ｓのうちオン状態のヒユ
ーズ素子が接続されている最も終段側の遅延ｆ−ト段出
力端の出力を遅延出力として取り出すことができるので
、ヒユーズ素子Ｆｌｌ〜Ｆ１５を溶断制御することによ
って遅延量を変更できる。即ち、ヒユーズ素子Ｆｌｌ〜
Ｆ１５が全てオン状態（初期状態）であれば、最終段の
遅延？−）の出力により遅延時間が定まり、遅延時間を
変更する必要が生じた場合に例えばヒユーズ素子Ｆ１５
を溶断すれば、最終段より１つ前段の遅延ｅ−）の出力
により遅延時間が定まるようになる。この場合、ノアｆ
−ト２１には最終段遅延ｒ−トロ４．からの入力の代わ
りに抵抗’ｆ？、１５を介して接地電位が与えられる。

なお、第３図中に示す遅延量制御回路３０は、上記した
第２図中の遅延量制御回路２０に比べて。

抵抗Ｒ１１〜Ｒ１５の各一端を接地端ではなくｖＤＤ電
源ノードに接続し、ノアダート２１に代えてナンドルー
ト３１を用いた点が異なるが、その動作原理は同じであ
る。

また、ｖＸ４図（、）の回路は、第２図に示したような
遅延回路６４と遅延量制御回路２０との組合せ回路６４
Ａに対して第３図に示したような遅延回路６４と遅延量
制御回路３０との組合せ回路６４Ｂを縦続し、後段の回
路６４Ｂの出力端にヒユーズ素子Ｆ４の一端を接続し、
このヒユーズ素子Ｆ４の他端と前段の回路６４Ａとの間
にスイッチ回路（第１図中に示したものと同様の１個分
）２５を接、恍したものである。したがって、前段側と
後段側とでそれぞれ遅延量の制御が可能であり、しかも
初期状態では前段側の遅延時間と後段側の遅延時間との
和が得られ、ヒユーズ素子Ｆ４を溶断すると共にスイッ
チ回路２５をオンにすることによって前段側の遅延時間
のみを得ることができるので、遅延量の制御幅が大きく
得られるという利点がある。

まだ、第４図（ｂ）の回路は、第４図（、）の回路に比
べて、ヒユーズ素子Ｆ４に代えてインバータ回路４１を
用い、スイッチ回路２５に代えてヒユーズ素子Ｆ５を用
い、このヒユーズ素子Ｆ５と前記インバータ回路４ノの
出力端との接続点からインバータ回路４３を介して遅延
出力を取り出すように変更したものである。この回路に
よれば、ヒユーズ素子Ｆ５を溶断した後で遅延量を大き
くする方向にも制御可能になる。即ち、ヒユーズ素子Ｆ
５を溶断していない初期状態では、後段側の遅延および
遅延量制御回路６４Ｂとインバータ回路４１との経路が
短絡されており、この状態では前段側の遅延および遅延
量制御回路６４Ａによる遅延制御が可能である。これに
対して、ヒユーズ素子Ｆ５を溶断した状態では、前段側
の遅延時間と後段側の遅延時間との和が得られるので、
ヒユーズ素子Ｆ５の溶断前よりも後段側の遅延時間分だ
け遅延時間が大きくなる。この状態では、第４図（ａ）
の回路の初期状態と同様に遅延量の制御が可能である。

なお、第４図（、）、（ｂ）の回路における遅延および
遅延量制御回路６４１．６４Ｂに代えて、それぞれ第１
図中に示したような遅延回路６４と遅延量制御回路１と
の組み合わせ回路を用いてもよい。

なお、上記各実施例では、ダインート後にヒユーズ素子
を溶断してタイマ設定時間を変更（調整）する場合を示
したが、チップを製品化した後のテストの結果によりて
ヒユーズ素子を通電制御により溶断し得るように構成し
た場合にも上記実施例と同様の効果が得られる。

［発明の効果］ 上述したように本発明の半導体集積回路のタイマ回路に
よれば、タイマ設定時間の変更を必要とする場合に、レ
ーザ光ビームの照射あるいは通電により所定のヒユーズ
素子を溶断することにより、容易に且つ短時間で変更す
ることができる。

したがって、従来のような／臂ターン設計等の変更を必
要とする場合に比べて、半導体集積回路の歩留りの向上
および製品化の早期立ち上げが可能になり、メモリ集積
回路のＡＰＤＴ回路などに採用すれば効果的である。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＳＲＡＭのＡＰＤＴ回
路を示す回路図、第２図乃至第４図（ａ）および（ｂ）
はそれぞれ第１図の変形例を示す回路は第５図はＳＲＡ
Ｍの一部を示すブロック図、第６図は第５図中のＡＰＤ
Ｔ回路の従来例を示す回路図である。 １．２０．３０　　・・・遅延量制御回路、２１〜２５
−・・スイッチ回路、ＦＪ〜Ｆ４．ＦＩＺ〜Ｆ１Ｂ・・
・ヒエーズ素子、６４・・・遅延回路、６４Ａ、６４Ｂ
・・・遅延および遅延量制御回路。

Claims (1)

【特許請求の範囲】
1. 半導体集積回路内に設けられ、タイマ設定時間に対応し
   た遅延時間を得るための遅延回路と、ヒューズ素子を有
   し、上記遅延回路に接続され、上記ヒューズ素子が溶断
   制御されることによって上記遅延回路による遅延量を制
   御する遅延量制御回路とを具備することを特徴とする半
   導体集積回路のタイマ回路。