JPH0750380A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0750380A
JPH0750380A JP19662693A JP19662693A JPH0750380A JP H0750380 A JPH0750380 A JP H0750380A JP 19662693 A JP19662693 A JP 19662693A JP 19662693 A JP19662693 A JP 19662693A JP H0750380 A JPH0750380 A JP H0750380A
Authority
JP
Japan
Prior art keywords
package
lead
semiconductor device
bent
underside
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19662693A
Other languages
English (en)
Other versions
JP3136029B2 (ja
Inventor
Mitsumori Hidaka
光守 日▲高▼
Shinichi Sawamoto
進一 澤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16360894&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0750380(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP05196626A priority Critical patent/JP3136029B2/ja
Publication of JPH0750380A publication Critical patent/JPH0750380A/ja
Application granted granted Critical
Publication of JP3136029B2 publication Critical patent/JP3136029B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 リード曲がりを効果的に防止できる半導体装
置の提供。 【構成】 矩形体のレジンパッケージ1の中央にはタブ
6上に固定された半導体チップ7が位置し、この半導体
チップ7の周縁近傍にリード2の内端が臨んでいる。リ
ード内端と半導体チップ7の電極はワイヤ9で接続され
ている。リード2はパッケージ1内で下方に曲がり、パ
ッケージ1の下面5に突出する。突出したリード2は突
出箇所で曲がってパッケージ1の下面に張り付くように
延在して外部端子3を形成する。外部端子3は下面およ
び外端のみがパッケージ1から露出するが、側面部分は
パッケージ1内に埋設され、かつ外端はパッケージ1の
縁から殆ど突出しなくなるため、リード曲がりが起き難
くなる。前記外部端子3は特性検査用の測定端子(テス
トパッド)ともなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置、特にパッケ
ージの表面に電気特性検査用のテストパッドを有する半
導体装置に関する。
【0002】
【従来の技術】電子機器は、機能面から高密度実装化
が、実装面から軽量化,小型化,薄型化が要請されてい
る。この結果、組み込まれる電子部品の端子(リード,
ピン)のピッチが狭小化するとともに、端子数も増大し
て多ピン化傾向にある。また、電子部品の製造コスト低
減のために、パッケージ形態としては、材料が安くかつ
生産性が良好な樹脂封止(レジンパッケージ)型半導体
装置が多用されている。レジンパッケージ型半導体装置
としては、金属製のリードフレームを用いるもの、表面
にリードを形成した絶縁性フィルムを用いるもの(TC
P:Tape Carrier Package)等が知られている。
【0003】リードフレームを用いた半導体装置につい
ては、日立評論社発行「日立評論」1992年第3号、平成
4年3月25日発行、P75〜P80に記載されている。この
文献には、より小型・薄型のパッケージとして、TSO
P(Thin Small Outline Package),SSOP(Shrink
Small Outline Package),TQFP(Thin Quad Flat
Package),STZIP(Shrink Thin Zigzag Inline
Package)が開示されている。また、SOP(Small Outli
ne Package)はパッケージの2辺にアウターリードを配
置し、QFP(Quad Flat Package) はパッケージの4辺
にアウターリードを配置した構造となっている。
【0004】また、工業調査会発行「電子材料」198
4年9月号、昭和59年9月1日発行、64頁には、一
般のフラット・パッケージにおける端子形状の種類とし
て、(a)J型リード(Rolled-under) 、(b)ガルウ
ィング (Gull-wing)、(c)バットリード (Butt-lea
d)、(d)フラットリード (Flat lead)がある旨記載さ
れている。
【0005】一方、オーム社発行「National Technical
Report 」1993年4月号、同年4月18日発行、P104〜P1
12には、0.3mmピッチQFP実装技術について記載
されている。この文献には、「検査,出荷,梱包,運送
時の危険に対してリード曲げ精度を保証する方法とし
て,・・・保護リング付きQFPが,・・・TPQ(Te
st Pad with QFP) タイプのパッケージがそれぞれ提
案されている。・・・また,TPQの方は,モールド部
の上部と下部の寸法差をつけ,両者の段差部に検査用端
子が配列したパッケージであり,・・・」旨記載されて
いる。また、TPQについては、日経BP社発行「日経
マイクロデバイス」1992年9月号、同年9月1日発行、
P15にも記載されている。この文献には「新構造の欠点
は,実装密度が少し低くなる点である。14mm角パッ
ケージで約14%ピン数が少ない。ただしこの比率はパ
ッケージ寸法が大きくなるほど小さくなる。」旨記載さ
れている。
【0006】
【発明が解決しようとする課題】リードの曲がりを防止
するために、前記文献にも記載されているように、検査
用端子(テストパッド)をパッケージの表面に設けた半
導体装置(テストパッド付き半導体装置)が開発されて
いる。本発明も前記同様な技術に関するものである。
【0007】本発明の目的は、リード曲がりを効果的に
防止できる半導体装置を提供することにある。本発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面からあきらかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体装置は、
パッケージと、このパッケージから突出する複数のリー
ドとを有する外観構造の半導体装置であるが、前記リー
ドはパッケージ内の途中で曲がってパッケージ下面(裏
面)の途中に突出するとともに突出箇所で曲がってパッ
ケージの下面に張り付くように延在する構造となってい
る。また、下面に突出して曲がったリードは下面および
外端のみがパッケージから露出し、側面部分はパッケー
ジ内に埋設されている。前記パッケージは単純な矩形体
状となり、パッケージの表裏面はそれぞれ平行な面とな
っている。また、前記リードの外端はパッケージの縁か
ら長く突出することなく略パッケージ縁まで延在してい
る。この露出するリード部分は外部端子となるととも
に、特性検査用の測定端子ともなっている。
【0009】
【作用】上記した手段によれば、本発明の半導体装置
は、パッケージ内の裏面の途中からパッケージ外にリー
ドが突出するとともに、突出箇所で曲がってパッケージ
の下面に埋め込むように張り付き、かつまたリード先端
はパッケージの縁から長く突出することなくパッケージ
の縁まで延在していることから、リードが他のものに引
っ掛かるおそれもなくリード曲がりが防止できる。ま
た、パッケージの下面に突出したリードは、突出箇所で
曲がってパッケージの下面に埋め込むように張り付き、
かつ一面を露出させる構造となっていることから、外部
端子としても測定端子としても使用できる。
【0010】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図1は本発明の一実施例による半導体装置
を示す断面図、図2は同じく底面図、図3は本発明の半
導体装置の製造に用いられるリードフレームの平面図、
図4は同じくリードフレームの断面図、図5は同じく半
導体装置の製造においてチップボンディング,ワイヤボ
ンディングが終了したリードフレームを示す平面図、図
6は同じくワイヤボンディングが終了したリードフレー
ムの断面図、図7は同じくトランスファモールド状態の
リードフレームの断面図、図8は同じくリード切断状態
を示す断面図である。
【0011】本発明の半導体装置1は、図1および図2
に示すように、外観的にはエポキシレジンからなるパッ
ケージ1の下面周縁にリード2の外端(外部端子3)が
埋め込まれた形状となっている。前記外部端子3は、図
2に示すように下面のみがパッケージ1から露出し、実
装時の端子や特性検査用の端子(テストパッド)として
使用される。パッケージ1は、矩形体、すなわち偏平体
となり、パッケージ1の上面4と下面5は平行となって
いる。また、パッケージ1の側面は、前記パッケージ1
がトランスファモールドで形成されるため、モールド型
からパッケージ1が抜け易くするためにキャビティの側
面を傾斜させた結果生じる斜面となっている。
【0012】前記パッケージ1内の中央にはタブ6が位
置し、このタブ6上に半導体チップ7が固定されてい
る。また、前記タブ6の周縁近傍には、リード2の内端
が臨んでいる。そして、このリード2の内端と、前記半
導体チップ7の図示しない電極は、導電性のワイヤ9に
よって電気的に接続されている。前記リード2は、タブ
6(半導体チップ7)の周縁近傍からパッケージ1の周
縁に向かって延在するが、パッケージ1内において途中
でパッケージ1の下面5側に曲がってパッケージ1の下
面5から突出する。また、パッケージ1から突出したリ
ード2は突出箇所で曲がってパッケージの下面に張り付
くように延在する構造となっている。下面5に突出して
曲がったリード2は下面および外端がパッケージから露
出し、側面部分はパッケージ内に埋設されている。この
露出したリード外端部分は、実装用の外部端子3となる
とともに、特性検査用の測定端子(テストパッド)とも
なる。
【0013】つぎに、本発明の半導体装置の製造方法に
ついて、図3乃至図8を参照しながら説明する。本発明
の半導体装置の製造においては、図3に示されるような
リードフレーム15が用意される。このリードフレーム
15は、0.15mm〜0.2mmの厚さのFe−Ni
系合金あるいはCu合金等からなる金属板をエッチング
または精密プレスによってパターニングすることによっ
て形成される。リードフレーム15は、複数の単位リー
ドパターンを一方向に直列に並べた形状となっている。
単位リードパターンは、一対の平行に延在する外枠16
と、この一対の外枠16を連結しかつ外枠16に直交す
る方向に延在する一対の内枠17とによって形成される
枠19内に形成されている。この枠19の中央には、矩
形状のタブ(支持体)6が配設されている。また、前記
枠19の四隅からは細いタブ吊りリード20が延在し、
その先端で前記タブ6の四隅をそれぞれ支持している。
【0014】一方、前記枠19の各外枠16および内枠
17の内側からは、相互に平行となって枠19の中央の
タブ6に向かって複数のリード2が延在している。リー
ドピッチは、たとえば0.3〜0.5mmとなり、リー
ド幅は0.1〜0.15mmとなる。また、前記リード
2の多くは途中で屈曲してその先端をタブ6の近傍に臨
ませている。また、前記リード2の先端部およびタブ6
を含むタブ吊りリード20の先端側は、図4に示すよう
に、屈曲して一段高くなっている。これは、最終的には
リード2の外端部が、パッケージ1の下面5の周縁に張
り付いた構造とするためである。
【0015】つぎに、このようなリードフレーム15に
対して、図5および図6に示すように、チップボンディ
ングおよびワイヤボンディングが行われる。本発明のリ
ードフレームにおいては、図6に示すように、リードフ
レーム15の中央部分は一段高くなっていることから、
チップボンディングやワイヤボンディングの際のリード
フレーム15を支持するテーブル25もこれに対応して
一段高くなり、一段高くなったタブ6やリード2の内端
部分を支えるようになっている。前記タブ6上には、常
用のチップボンディング装置により半導体チップ7が図
示しない接合材を介して固定される。また、常用のワイ
ヤボンディング装置によって、前記半導体チップ7の図
示しない電極と、リード2の内端は導電性のワイヤ9で
それぞれ接続される。
【0016】つぎに、前記リードフレーム15は、図7
に示すようにトランスファモールド装置のモールド上・
下型26,27に型締めされてモールドされる。モール
ドは前記モールド上・下型26,27によって形成され
たキャビティ29内に図示しないゲートを介してレジン
を注入することによって行われる。リード2の外端部分
がパッケージ1の下面5周縁に露出するようにモールド
するため、モールド上・下型26,27においては、キ
ャビティ29はモールド上型26に設けられる。また、
モールド上型26においては、モールド後、モールド上
型26からパッケージ1が抜け易くなるように、前記キ
ャビティ29の内周壁面30はキャビティ29の開口側
が広くなるような斜面となっている。したがって、形成
されたパッケージ1の周面は、前記キャビティ29の内
周壁面30に対面する斜面となっている。また、前記ト
ランスファモールドにおいて、リードフレーム15の外
枠16および内枠17は、レジンの流出を防止するダム
の役割を果たす。
【0017】つぎに、トランスファモールドが終了した
リードフレーム15において、不要リードフレーム部分
が切断除去され、図1および図2に示されるような半導
体装置が製造される。前記不要リードフレームの切断除
去においては、図8に示すように、ダイ35およびポン
チ36によってリード2やタブ吊りリード20が切断さ
れるが、この切断においてリード2やタブ吊りリード2
0はパッケージ1の付け根部分で切断し、パッケージ1
の周縁からリード2やタブ吊りリード20が突出しない
ようにする。実際には、ポンチ36でパッケージ1の周
縁を切断しないようにパッケージ1の周縁からわずかに
離れた位置でリード切断が行われる。したがって、リー
ド2の外端はパッケージ1の周縁から、たとえば、0.
2mmにも満たない程度突出することになる。しかし、
このような長さのリード突出は、リード外端が他のもの
に引っ掛かって曲がる原因にはなり難い。
【0018】
【発明の効果】
(1)本発明の半導体装置は、パッケージの下面周縁に
リードの外端を張り付けたような構造となり、この外端
は実装時の外部端子(テストパッド)として使用できる
とともに、特性検査用の測定端子としても使用できると
いう効果が得られる。
【0019】(2)本発明の半導体装置は、パッケージ
の表面にテストパッドを有する構造となるが、パッケー
ジの表裏面が相互に平行となる単純な矩形体となるた
め、パッケージを製造するモールド型は、一方にキャビ
ティを設ければ良く、モールド型の制作コストを安価と
することができるという効果が得られる。
【0020】(3)本発明の半導体装置は、リードの外
部端子はパッケージの下面周縁に下面および外端を露出
させる以外は埋め込まれた構造となっているとともに、
パッケージの縁から殆ど突出しないことから、リードの
外端が他のものに引っ掛かって曲がるようなこともな
く、リード曲がりが起き難いという効果が得られる。
【0021】(4)上記(1)〜(3)により、本発明
によれば、リード曲がり不良が発生し難い安価な半導体
装置を提供することができるという相乗効果が得られ
る。
【0022】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記外部端子3は隣合う外部端子3を交互に千鳥状に部
分的に太くして配置して、特性検査用のテストパッドあ
るいは実装端子として使用してもよい。この場合、実装
基板のランドも前記外部端子に対応して千鳥状配列とす
る必要がある。千鳥状配列による接続は、リードピッチ
が狭くなっても、千鳥状の接続部分の間隔は広い状態に
あることから、外部端子3間を半田が繋げてしまう半田
ブリッジなる不良が発生し難くなる効果がある。また、
本発明はパッケージの下面両側縁にそれぞれリードの外
部端子をパッケージから突出させることなく張り付けた
状態で配置する構造としても良い。この半導体装置にお
いてもリード曲がりが起き難いものとなる。また、前記
実施例では、リード2の外部端子3の下面とパッケージ
1の下面5が略同一平面となっているが、外部端子3の
下面がパッケージ1の下面5よりも低い構造であっても
良い。
【0023】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置の製造技術に適用した場合について説明したが、そ
れに限定されるものではない。本発明は外部端子を有す
る電子部品などに適用できる。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体装置を示す断面
図である。
【図2】本発明の一実施例による半導体装置を示す底面
図である。
【図3】本発明の半導体装置の製造に用いられるリード
フレームの平面図である。
【図4】本発明の半導体装置の製造に用いられるリード
フレームの断面図である。
【図5】本発明の半導体装置の製造においてチップボン
ディング,ワイヤボンディングが終了したリードフレー
ムを示す断面図である。
【図6】本発明の半導体装置の製造においてワイヤボン
ディング装置のテーブル上に載置されたリードフレーム
を示す断面図である。
【図7】本発明の半導体装置の製造においてトランスフ
ァモールド状態のリードフレームを示す断面図である。
【図8】本発明の半導体装置の製造においてリードおよ
びタブ吊りリードを切断する状態を示す断面図である。
【符号の説明】
1…パッケージ、2…リード、3…外部端子、4…上
面、5…下面、6…タブ、7…半導体チップ、9…ワイ
ヤ、15…リードフレーム、16…外枠、17…内枠、
19…枠、20…タブ吊りリード、25…テーブル、2
6…モールド上型、27…モールド下型、29…キャビ
ティ、30…内周壁面、35…ダイ、36…ポンチ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 パッケージと、このパッケージから突出
    する複数のリードとを有する半導体装置であって、前記
    リードはパッケージ内の途中で曲がって表裏の一面の途
    中に突出するとともに突出箇所で曲がってパッケージの
    一面に張り付くように延在していることを特徴とする半
    導体装置。
  2. 【請求項2】 前記パッケージの表裏面はそれぞれ平行
    な面となっているとともに、下面に突出して曲がったリ
    ードは下面および外端のみがパッケージから露出してい
    ることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 前記リードの外端はパッケージの縁から
    長く突出することなく殆どパッケージと同じとなってい
    ることを特徴とする請求項1または請求項2記載の半導
    体装置。
JP05196626A 1993-08-09 1993-08-09 半導体装置 Expired - Lifetime JP3136029B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP05196626A JP3136029B2 (ja) 1993-08-09 1993-08-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05196626A JP3136029B2 (ja) 1993-08-09 1993-08-09 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2000059411A Division JP3289000B2 (ja) 1993-08-09 2000-03-03 半導体装置の製造方法
JP2000059395A Division JP3224224B2 (ja) 1993-08-09 2000-03-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0750380A true JPH0750380A (ja) 1995-02-21
JP3136029B2 JP3136029B2 (ja) 2001-02-19

Family

ID=16360894

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05196626A Expired - Lifetime JP3136029B2 (ja) 1993-08-09 1993-08-09 半導体装置

Country Status (1)

Country Link
JP (1) JP3136029B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124417A (ja) * 2001-10-16 2003-04-25 Apic Yamada Corp 半導体パッケージの製造装置及び製造方法
US6861735B2 (en) 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
US6900524B1 (en) 1997-06-27 2005-05-31 Matsushita Electric Industrial Co., Ltd. Resin molded semiconductor device on a lead frame and method of manufacturing the same
US9107404B2 (en) 2010-03-03 2015-08-18 Ishihara Sangyo Kaisha, Ltd. Method for reducing undesirable effects on turfgrass

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861735B2 (en) 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
US6900524B1 (en) 1997-06-27 2005-05-31 Matsushita Electric Industrial Co., Ltd. Resin molded semiconductor device on a lead frame and method of manufacturing the same
US7538416B2 (en) 1997-06-27 2009-05-26 Panasonic Corporation Resin molded type semiconductor device and a method of manufacturing the same
JP2003124417A (ja) * 2001-10-16 2003-04-25 Apic Yamada Corp 半導体パッケージの製造装置及び製造方法
US9107404B2 (en) 2010-03-03 2015-08-18 Ishihara Sangyo Kaisha, Ltd. Method for reducing undesirable effects on turfgrass

Also Published As

Publication number Publication date
JP3136029B2 (ja) 2001-02-19

Similar Documents

Publication Publication Date Title
JP2875139B2 (ja) 半導体装置の製造方法
US6400004B1 (en) Leadless semiconductor package
US6410979B2 (en) Ball-grid-array semiconductor device with protruding terminals
US6630729B2 (en) Low-profile semiconductor package with strengthening structure
US6448107B1 (en) Pin indicator for leadless leadframe packages
JPH08222681A (ja) 樹脂封止型半導体装置
US20130200507A1 (en) Two-sided die in a four-sided leadframe based package
JPH07161876A (ja) 半導体集積回路装置およびその製造方法ならびにその製造に用いるモールド金型
US6610924B1 (en) Semiconductor package
JPH08139257A (ja) 面実装型半導体装置
JPH0750380A (ja) 半導体装置
US8349655B2 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
JP3224224B2 (ja) 半導体装置の製造方法
JP3289000B2 (ja) 半導体装置の製造方法
JP2507852B2 (ja) 半導体装置
JPH0870082A (ja) 半導体集積回路装置およびその製造方法ならびにリードフレーム
JPH07130937A (ja) 表面実装型半導体装置およびその製造に用いるリードフレーム
JP2504194B2 (ja) 樹脂封止型半導体装置の製造方法
JP2522287B2 (ja) 半導体装置
JPH0653399A (ja) 樹脂封止型半導体装置
KR100321149B1 (ko) 칩사이즈 패키지
KR900001988B1 (ko) 반도체장치에 사용되는 리이드 프레임
TW445560B (en) Leadless semiconductor package
JPH02202042A (ja) 樹脂封止型半導体装置
KR950006435B1 (ko) 리이드 프레임

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 7

Free format text: PAYMENT UNTIL: 20071201

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081201

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 8

Free format text: PAYMENT UNTIL: 20081201

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091201

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101201

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20101201

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20101201

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20101201

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111201

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 12

Free format text: PAYMENT UNTIL: 20121201

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121201

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131201

Year of fee payment: 13

EXPY Cancellation because of completion of term