JP4086202B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4086202B2
JP4086202B2 JP2005309728A JP2005309728A JP4086202B2 JP 4086202 B2 JP4086202 B2 JP 4086202B2 JP 2005309728 A JP2005309728 A JP 2005309728A JP 2005309728 A JP2005309728 A JP 2005309728A JP 4086202 B2 JP4086202 B2 JP 4086202B2
Authority
JP
Japan
Prior art keywords
cutting
manufacturing
resin
blade
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005309728A
Other languages
English (en)
Other versions
JP2007123327A (ja
Inventor
睦 升本
Original Assignee
日本テキサス・インスツルメンツ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ株式会社 filed Critical 日本テキサス・インスツルメンツ株式会社
Priority to JP2005309728A priority Critical patent/JP4086202B2/ja
Priority to US11/552,351 priority patent/US7521291B2/en
Publication of JP2007123327A publication Critical patent/JP2007123327A/ja
Application granted granted Critical
Publication of JP4086202B2 publication Critical patent/JP4086202B2/ja
Priority to US12/400,499 priority patent/US7851264B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法に関し、特に、QFN(Quad Flat Non-lead)パッケージの製造方法に関する。
携帯電話、携帯型コンピュータ、その他の小型電子機器の普及に伴って、これらに搭載する半導体装置の小型化・薄型化の要求が高まっている。BGAやCSPパッケージと並んで、リードフレームを用いた小型パッケージとして、SON(Small Outline Non-lead)やQFNパッケージが実用化されている。
図5(a)は、QFNパッケージの裏面図、図5(b)はそのA−A線断面図である。QFNパッケージ10は、リードフレーム12と、そのマウント部14に搭載された半導体チップ16とを樹脂18により封止し、その裏面から複数のリード20とマウント部14を露出させている。複数のリード20は、パッケージ裏面において4方向に整列され、それらが外部リードを形成している。また、複数のリード20は、樹脂18内においてボンディングワイヤ22を介して半導体チップ16の表面電極に電気的に接続されている。
QFNパッケージ10は、複数のリード20を樹脂18から外部へ突出させないため、配線基板への実装面積を小さくすることができるという利点をもつ。また、マウント部14を樹脂18から露出させることで、内部の発熱を効率良く外部へ放散させることができる。但し、QFNパッケージには、マウント部14を樹脂18内に封止する構造もある。SONパッケージは、パッケージ裏面の対向する2方向に外部リードを露出させた構成である。
特許文献1は、図6に示すように、リードフレームの各アイランド33に搭載された半導体チップ39を樹脂層41で封止した後、切断ライン44に沿って、ダイシング装置のブレードによって樹脂層41とリードフレームとを同時に切断し、個々の半導体装置に形成する方法を開示している。
特許文献2は、図7に示すように、半導体チップ2を支持するリードフレーム1の切断部1kに、ダイシングライン1hに対応して凹部1jが形成され、この凹部1jでブレード6によって分割することにより、切断バリ1iの大きさを小さくし、各リード1aにおいて被接続面1dへの切断バリ1iの突出を防ぎ、リード1aの被接続面1dの平坦度を向上でき、QFN5の実装性の向上を図る技術を開示している。
特開平11−176856号 特開2002−261193号
QFNパッケージは、複数の半導体チップが搭載されたリードフレームを一括して樹脂封止した後、ダイシング装置により個々のパッケージのシンギュレーションを行っている。ダイシング装置は、回転するブレードを備え、ブレードを切断ラインに沿って移動させることにより、パッケージ裏面に露出したリードと樹脂とを同時に切断をしていくが、ブレードの移動速度が、例えば30mm/sec以上になると、切断面に多量のリードフレームの金属バリが生じてしまう。このバリは、ブレードの移動方向(切断方向)のみならず、リードフレームの板厚方向にも生じてしまう。
図8は、ブレードを30mm/secで移動させたときの切断面の写真であり、白い部分がリードの切断面であり、黒い部分が樹脂の切断面である。この写真からも、切断方向にバリが観測される。切断方向のバリは、リード間のクリアランスを狭めるため、狭ピッチのリードを配線基板へ実装するときに半田ブリッジ等の短絡の問題を生じさせる。また、リードの板厚方向のバリは、パッケージ裏面から突出するため、QFNパッケージのプラナリゼーション(平坦度)が低下してしまい、配線基板への実装するときに、配線基板のランドとの接続不良の問題を引き起こす。
一方、バリの発生を抑制するために、ブレードの切断速度を下げることも可能であるが、その場合は、シンギュレーションのスループットが低下してしまう。上記特許文献1および2は、バリの発生を抑制する技術を開示してはいるが、ブレードによる切断の高速化し、またはシンギュレーションのスループットを向上させる技術については何ら示唆していない。
本発明は、上記従来の課題を解決するために成されたものであり、ダイシングよるパッケージのシンギュレーションを高速化しつつ、バリの発生を抑制した半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体チップと、マウント部およびリードが形成されたリードフレームとを樹脂封止するものであり、以下のステップを含む;(a)リードフレームの各マウント部にそれぞれ半導体チップをマウントし、各半導体チップの電極を対応するリードに電気的に接続するステップと、(b)少なくともリードの一部が露出するようにリードフレームおよび複数の半導体チップを樹脂で封止するステップと、(c)ダイシング用ブレードを切断面に沿って移動させ、少なくともリードを完全に切断する第1の切断ステップと、(d)第1の切断ステップにより切断された切断部をデフラッシュするステップと、(e)ダイシング用ブレードを切断面に沿って移動させ、樹脂の残りの部分をカットする第2の切断ステップとを有する。
好ましくは、デフラッシュするステップは、切断部で露出されたリードおよび樹脂をアルカリ性または酸性の溶液に晒すケミカル処理を含み、例えば、約82℃ で、25分間、ディッピング(浸漬)を行う。リードフレームが銅、または半田やパラジウムがメッキされた銅であれば、強アルカリ水溶液として、カリン300を溶液に用いることができる。この溶液に浸漬することで、銅は、カリン300と化学反応し、バリの一部が溶け、モールドされたコンパウンド樹脂が膨潤され、後に行われるウオータージェットにより切断部のバリが完全に除去され易くなる。
好ましくは、第1の切断ステップは、ブレードを、少なくとも100mm/secで移動させることができる。高速にカットすることでバリが生じるが、これらのバリは、すべて上記したデフラッシュ工程により除去される。第2の切断ステップでは、樹脂のみを切断するので、第1の切断ステップの切断速度よりも高速で樹脂を切断することができる。また、第2の切断ステップによるブレードの幅は、第1の切断ステップによるブレードの幅よりも小さくすることができる。これにより、切断速度を向上させることができる。こうして、ダイシングを高速で行うことが可能となり、シンギュレーションのスループットを向上させることができる。
また、デフラッシュするステップの高圧の水を噴射する処理は、第1の切断ステップまたは第2の切断ステップと同時に行うようにしてもよい。好ましくは、第1の切断ステップと同時に行われる。また、ケミカル処理は、必ずしも必須ではない。
リードフレームは、銅、鉄−ニッケル合金(例えば、Fe−42Ni)、半田やパラジウムがメッキされた銅を用いることができる。本発明では、好ましくは、バリのない寸法精度および平坦度に優れたQFNパッケージやSONパッケージを製造することができる。
本発明によれば、リードフレーム上に搭載された複数の半導体チップのシンギュレーションを行う場合に、樹脂から露出しているリードをブレードにより完全に切断し、次に、その切断された部分をデフラッシュし、そして、再びブレードにより樹脂のみを切断するようにしたので、シンギュレーションにおける切断速度を高速化させ、かつ、切断面におけるリードのバリをほぼ完全に除去することができる。その結果、寸法精度および平坦度に優れた半導体装置を提供することができる。
以下、本発明の最良の実施形態について図面を参照して詳細に説明する。
図1は、本発明の実施例に係るQFNパッケージの製造ステップを示すフローである。本実施例では、複数の半導体チップが搭載されたリードフレームを一括して樹脂封止した成型品を用意し、当該成型品を切断面に沿ってハーフカットする第1のシンギュレーションステップ(S101)と、ハーフカットされた成型品の切断部のバリを除去するデフラッシュステップ(S102)と、デフラッシュされた成型品を切断面に沿ってフルカットする第2のシンギュレーションステップ(S103)とを備えている。
図2(a)は、樹脂封止される前の成型品の平面図、図2(b)は、樹脂封止された成型品の平面図である。図(a)に示すように、リードフレーム100には、半導体チップ102を搭載するための複数のマウント部104が形成されている。マウント部104は、直線状または2次元状に配置される。マウント部104は、両側を吊り部106によって本体レール部108に接続されている。マウント部104上には、半田ペースト等を介して半導体チップ102が固着され、半導体チップ102の表面に形成された電極は、ボンディングワイヤ110により対応するリード112に接続されている。
リードフレーム100は、好ましくは、表面にパラジウムや半田がメッキされた銅が用いられるが、それ以外の鉄−ニッケル合金(42アロイ)を用いて構成してもよい。リードフレーム100は、板厚が150〜200μmであり、スタンピングやエッチングにより所望の形状に加工される。
図2(a)に示すリードフレームは、トランスファーモールド工法により、一括して樹脂封止され、図2(b)に示すように、リードフレーム100上の半導体チップ102およびリードが樹脂120により一括して封止される。図3(a)は、図2(b)のB−B線断面図であるが、樹脂120の封止により、マウント部104およびリード112が樹脂120から露出されている。
次に、樹脂封止された成型品は、図3(a)に示すように、リード112およびマウント部104の露出された面が上を向くように接着シート上に固定され、ダイシング装置によるハーフカットシンギュレーションが行われる。
ダイシング装置は、約300μmの幅のブレード130を有し、ブレードを回転させながら一定の速度で移動させる。ブレード130は、図2(b)および図3(a)に示すように、切断面Lに沿って移動され、少なくともリード112を完全に切断できる位置にブレード130の高さが調整される。
図3(b)は、図3(a)のC部の切断面のハーフカットされた状態を示している。ブレード130を、切断面Lに沿って、少なくとも100mm/secで移動させることにより、切断面Lに切断溝140が形成される。切断溝140は、リード112の表面から約300μmの深さを有する。この深さは、約150〜200μmの板厚を有するリード112を完全に切断するに十分である。ブレード130は、リード112を切断すると同時に、樹脂120の一部も切断する。切断溝140の底部は、ブレード130の先端の曲率に応じた曲面となっている。樹脂120の厚さは、約700μmであり、ハーフカットの工程では、樹脂120の大部分が残されている。
次に、ハーフカットされた成型品は、デフラッシュ工程に移行される。ブレード130の切断速度は高速であるため、その切断面には多量のバリが発生している。これらのバリは、デフラッシュ工程により除去される。デフラッシュ工程は、好ましくは、図1(b)に示すように、ケミカルディッピング(浸漬)と、ウォータージェットの2つの工程を含んでいる。
ケミカルディッピング工程では、強アルカリの溶剤、例えば、カリン300を容器内に充填し、その温度を約82℃に保持する。この容器内に、ハーフカットされた成型品を約25分間、浸漬する。リードフレームが銅から構成されている場合には、切断面で生じたバリは、強アルカリのカリン300と化学反応し、バリの一部が溶かされる。また、カリン300によりモールド樹脂のコンパウンドが膨潤される。この膨潤により、樹脂120とリード112との密着性が幾分緩和される。なお、リードフレームが、他の材質、例えば42アロイから構成されるとき、溶剤は、リードフレームと化学反応してそれを溶融することができる材料を選択する。
次に、成型品を容器から取り出し、リンスを施した後、成型品をウオータージェット工程に移行させる。ウオータージェット工程では、高圧の水を切断溝140に噴射する。これにより、切断溝140におけるリード112のバリが完全に除去され、また、膨潤により密着性が低下したバリも一掃される。その結果、切断溝140にはバリが残らず、きれいな切断面が得られる。
次に、成型品は、ダイシング装置によりフルカットシンギュレーションされる。このとき、ブレードは、図3(b)に示す切断溝140の延長である樹脂領域132のみを切断するため、第1のシンギュレーションのときよりもブレード130の切断速度を高速化し、樹脂120を切断することができる。フルカットシンギュレーションに用いるブレードの幅は、ハーフカットシンギュレーションに用いるブレード130の幅よりも薄いので、切断された半導体装置の切断面は、段差が付いた形状となる。また、これらのブレードの材質は、金属を切断するかしないかにより、それぞれ異なるものとなっている。
図4は、本実施例の製造方法により得られたQFNパッケージの切断面を示す写真である。白い部分がリードの切断面であり、黒い部分が樹脂の切断面である。写真からも明らかなように、従来の製造方法と比較して(図8を参照)、リードの切断方向におけるバリがすべて除去され、かつ、リードの板厚方向のバリも完全に除去されている。
このように本実施例によれば、QFNパッケージのシンギュレーションを2段階に分け、ハーフカットの後にデフラッシュを行うようにしたので、ブレードによるリードと樹脂の同時切断を、100mm/sec以上という高速で行うことができ、その結果生じたバリをデフレッシュによりきれいに除去することができる。このため、シンギュレーションのスループットを向上させつつ、リードの寸法精度および平坦度が優れたQFNパッケージを提供することができる。
本発明の好ましい実施の形態について詳述したが、本発明に係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
上記実施例では、QFNパッケージの製造方法を示したが、勿論、これ以外のSON等のシンギュレーションを行う半導体装置であってもよい。また、リードの配列、形状等は、適宜変更することが可能であり、リードの一部が樹脂内に封止されていてもよい。また、マウント部も必ずしも樹脂から露出される必要はない。さらに、半導体チップは、ワイヤボンディングによる接続以外にも、例えばタブリードのような接続であってもよい。樹脂のモールドは、トランスファーモールド工法のほかポッティング工法を用いてもよい。
上記した実施例においては、デフラッシュ工程がケミカルディッピングとウォータージェットの2つの工程を含んでいるが、ケミカルディッピングの工程を行なわずに、ウォータージェットの工程のみでデフラッシュ工程を実現してもよい。この場合、ウォータージェット工程を第1のシンギュレーション工程及び第2のシンギュレーション工程と独立して行なってもよいし、第1のシンギュレーション工程と同時に、又は第2のシンギュレーション工程と同時に行なってもよい。シンギュレーション工程と同時にウォータージェットの工程を行なう場合、リードフレームを切断する第1のシンギュレーション工程を同時に行なうことが好ましい。
本発明に係る半導体装置の製造方法は、小型、極薄の寸法精度の安定した半導体装置を提供することができる。
本発明の実施例に係るQFNパッケージの製造フローを示す図である。 図2(a)は、樹脂封止される前の成型品の平面図、図2(b)は樹脂封止された成型品の平面図である。 図3(a)は、図2(b)のB−B線断面図、図3(b)は図3(a)のC部拡大断面図である。 本実施例の製造方法により切断されたQFNパッケージの切断面を示す写真である。 QFNパッケージを示す図であり、同図(a)は裏面図、同図(b)はA−A線断面図である。 従来の半導体装置の製造方法を示す図である。 従来の半導体装置の製造方法を示す図である。 従来のQFNパッケージの切断面を示す写真である。
符号の説明
100:リードフレーム 102:半導体チップ
104:マウント部 106:吊り部
108:本体リール部 110:ボンディングワイヤ
112:リード 120:モールド樹脂
130:ブレード 140:切断溝
L:切断面

Claims (14)

  1. 半導体チップと、マウント部および複数のリードが形成されたリードフレームとを樹脂封止する半導体装置の製造方法であって、
    (a)前記リードフレームの各マウント部にそれぞれ半導体チップをマウントし、各半導体チップの電極を対応する前記リードに電気的に接続するステップと、
    (b)少なくとも前記リードの一部が露出するように、前記リードフレームおよび複数の半導体チップを樹脂で封止するステップと、
    (c)ダイシング用ブレードを切断面に沿って移動させ、少なくとも前記リードを完全に切断し、切断溝を形成する第1の切断ステップと、
    (d)前記第1の切断ステップの後、前記切断溝内をデフラッシュするステップと、
    (e)前記デフラッシュするステップに引き続いて、ダイシング用ブレードを切断面に沿って移動させ、前記切断溝から樹脂の残りの部分を切断する第2の切断ステップと、
    を有する半導体装置の製造方法。
  2. 前記デフラッシュするステップは、高圧の水を前記切断溝内に噴射する噴射処理を含む、請求項1に記載の製造方法。
  3. 前記デフラッシュするステップは、前記切断溝に露出されたリードおよび樹脂をアルカリ性または酸性の溶液に晒すケミカル処理を含む、請求項1または2に記載の製造方法。
  4. 前記ケミカル処理は、一定温度に保持された前記溶液を収容する容器内に、前記切断溝を一定時間浸漬する処理を含む、請求項3に記載の製造方法。
  5. 前記デフラッシュするステップは、前記ケミカル処理の後に、前記高圧の水を前記切断溝内に噴射する噴射処理を行う、請求項3または4に記載の製造方法。
  6. 前記切断溝は、切断されたリードの側面と切断された樹脂の底部とを含む、請求項1に記載の製造方法。
  7. 前記第2の切断ステップのブレードの幅は、前記第1の切断ステップのブレードの幅よりも薄い、請求項1に記載の製造方法。
  8. 前記第1の切断ステップによ切断面と前記第2の切断ステップによる切断面に段差が形成される、請求項7に記載の製造方法。
  9. 前記第1の切断ステップは、ブレードを少なくとも100mm/secで移動させる、請求項1に記載の製造方法。
  10. 前記第2の切断ステップによるブレードの切断速度は、前記第1の切断ステップによるブレードの切断速度よりも速い、請求項1ないし9いずれか1つに記載の製造方法。
  11. 前記リードフレームは、銅、鉄−ニッケル合金、または半田もしくはパラジウムがメッキされた銅のいずれかを含む、請求項1ないし10いずれか1つに記載の製造方法。
  12. 前記マウント部は樹脂から露出されている、請求項1ないし11いずれか1つに記載の製造方法。
  13. 前記半導体装置は、QFNパッケージである、請求項1ないし12いずれか1つに記載の製造方法。
  14. 前記半導体装置は、SONパッケージである、請求項1ないし12いずれか1つに記載の製造方法。
JP2005309728A 2005-10-25 2005-10-25 半導体装置の製造方法 Active JP4086202B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005309728A JP4086202B2 (ja) 2005-10-25 2005-10-25 半導体装置の製造方法
US11/552,351 US7521291B2 (en) 2005-10-25 2006-10-24 Method for manufacturing a semiconductor device
US12/400,499 US7851264B2 (en) 2005-10-25 2009-03-09 Semiconductor device singulation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005309728A JP4086202B2 (ja) 2005-10-25 2005-10-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007123327A JP2007123327A (ja) 2007-05-17
JP4086202B2 true JP4086202B2 (ja) 2008-05-14

Family

ID=37985880

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005309728A Active JP4086202B2 (ja) 2005-10-25 2005-10-25 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7521291B2 (ja)
JP (1) JP4086202B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086202B2 (ja) * 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US7928541B2 (en) 2008-03-07 2011-04-19 Kobe Steel, Ltd. Copper alloy sheet and QFN package
JPWO2009113267A1 (ja) * 2008-03-14 2011-07-21 パナソニック株式会社 半導体装置および半導体装置の製造方法
TW200943505A (en) * 2008-04-02 2009-10-16 Advanced Semiconductor Eng Reinforced package carrier and method for manufacturing the same as well as method for manufacturing semiconductor packages
JP5098899B2 (ja) * 2008-08-28 2012-12-12 サンケン電気株式会社 半導体装置の製造方法
US8680659B2 (en) 2009-05-15 2014-03-25 Rohm Co., Ltd. Semiconductor device
JP2011216615A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置の製造方法
JP2013069814A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp 半導体装置の製造方法
JP5897454B2 (ja) 2012-12-03 2016-03-30 Towa株式会社 電子部品製造用の切断装置及び切断方法
US9437458B2 (en) 2013-11-12 2016-09-06 Infineon Technologies Ag Method of electrically isolating leads of a lead frame strip
US9324642B2 (en) 2013-11-12 2016-04-26 Infineon Technologies Ag Method of electrically isolating shared leads of a lead frame strip
US9287238B2 (en) 2013-12-02 2016-03-15 Infineon Technologies Ag Leadless semiconductor package with optical inspection feature
US9252063B2 (en) * 2014-07-07 2016-02-02 Infineon Technologies Ag Extended contact area for leadframe strip testing
CN105810655A (zh) * 2014-12-31 2016-07-27 无锡华润安盛科技有限公司 一种引线框引脚切割结构及其切割方法
JP7147501B2 (ja) 2018-11-19 2022-10-05 ローム株式会社 半導体装置の製造方法
CN112652583A (zh) * 2019-10-10 2021-04-13 珠海格力电器股份有限公司 一种封装器件及其生产方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG80077A1 (en) * 1998-10-19 2001-04-17 Sony Corp Semiconductor integrated circuit card manufacturing method, and semiconductor integrated circuit card
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
JP4086202B2 (ja) * 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US20070281393A1 (en) * 2006-05-30 2007-12-06 Viswanadam Gautham Method of forming a trace embedded package

Also Published As

Publication number Publication date
US7851264B2 (en) 2010-12-14
JP2007123327A (ja) 2007-05-17
US20070092991A1 (en) 2007-04-26
US20090197373A1 (en) 2009-08-06
US7521291B2 (en) 2009-04-21

Similar Documents

Publication Publication Date Title
JP4086202B2 (ja) 半導体装置の製造方法
US8329509B2 (en) Packaging process to create wettable lead flank during board assembly
US8163604B2 (en) Integrated circuit package system using etched leadframe
KR102178587B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US7410834B2 (en) Method of manufacturing a semiconductor device
KR100526844B1 (ko) 반도체패키지 및 그 제조방법
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
WO2011004746A1 (ja) 半導体装置の製造方法
JP5334239B2 (ja) 半導体装置の製造方法
JP2010080914A (ja) 樹脂封止型半導体装置とその製造方法、リードフレーム
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
CN102931161A (zh) 半导体封装件及其制造方法
JP2002033345A (ja) 樹脂封止型半導体装置の製造方法
JPH05144865A (ja) 半導体装置の製造方法と製造装置
CN218385210U (zh) 半导体封装结构
JP5894209B2 (ja) 半導体装置
JP2017108191A (ja) 半導体装置
KR0145766B1 (ko) 반도체 패키지 및 그 제조방법
JP2002026192A (ja) リードフレーム
TW202207401A (zh) 側面可潤濕封裝元件及其製法
JP5519745B2 (ja) 半導体装置
JP2014236039A (ja) 半導体装置の製造方法
JP2002026168A (ja) 半導体装置およびその製造方法
KR100290783B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080214

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4086202

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140228

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250