KR101025349B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 해결하고자 하는 기술적 과제는 파인 피치의 대응에 유리한 도전성 필러를 포함하는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 평평한 제 1 면 및 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 제 1 면에 다수의 본드 패드가 형성된 반도체 다이, 본드 패드와 전기적으로 연결되는 언더 범프 메탈층, 평평한 제 1 면 및 제 1 면의 반대면으로써 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 제 1 면이 언더 범프 메탈층과 접하며, 제 2 면에는 솔더 캡이 형성된 도전성 필러, 솔더 캡과 전기적으로 연결되는 서브스트레이트를 포함하는 반도체 패키지 및 그 제조 방법을 개시한다.
이와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 파인 피치를 갖는 서브스트레이트 및 작고 고성능의 반도체 패키지를 구현할 수 있으며, 저비용으로 균일한 전기 전도성을 갖는 도전성 필러를 형성한다.
도전 패턴, 도전성 필러, 반도체 다이, 반도체 패키지, 솔더 캡

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING　METHOD　THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 파인 피치의 대응에 유리한 도전성 필러를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전가기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구 되고 있다. 이러한 추세에 따라서 도전성 와이어를 이용한 와이어 본딩(Wire Bonding) 대신에 범프(Bump)를 사용하여 반도체 다이와 기판을 전기 접속하는 플립칩(Filp Chip) 기술을 이용한 반도체 패키지(Semiconductor Package)가 발전하고 있다. 플립칩 기술은 와이어 본딩 방식에 비하여 파인 피치(Fine Pitch) 접속이 용이하고, 반도체 다이의 실장 밀도를 더 높일 수 있을 뿐만 아니라, 반도체 다이와 기판 간의 배선 거리가 짧아 전기적 특성이 더 우수한 특성이 있다.
상기 플립칩 기술을 이용한 반도체 패키지는 범프의 종류에 따라 현재 다양한 구조 및 이를 위한 공법이 제안 및 실용화되고 있다. 이 중에서 구리 필러(Cu Pillar)를 이용한 범프 형성 방식은 무연 솔더(Leadless Solder)의 신뢰성 문제를 해결할 수 있으며, 구리 성분이 상대적으로 높은 강도를 갖고 반도체 다이와 기판 사이를 지지할 수 있을 뿐만 아니라, 열피로 수명을 연장할 수 있다는 점에서 유용한 특징을 갖는다. 종래에는 반도체 다이에 포토레지스트(PR: Photo Resist)를 도포한 후, 전기 도금 방법으로 구리 필러를 형성하였다. 이에 따라 반도체 다이와 기판 사이에 기둥 형상의 구리 필러가 형성되었다.
그러나 종래의 구리 필러는 기판과 연결되는 부분이 반도체 다이와 연결되는 부분에 비하여 상대적으로 넓은 면적을 갖기 때문에 기판의 도전 패턴을 상대적으로 크게 형성해야 하는 문제점이 있다. 이에 따라 파인 피치에 대응하는 것이 어려운 문제점이 있다. 또한, 도금 공정에서 구리 필러의 높이에 대응하여 양품률이 낮아지기 때문에 공정 비용이 상승되는 문제점이 있다. 또한, 종래의 구리 범프 형성 방법으로는 구리 필러의 표면을 균일하게 형성하는 것이 어렵고, 포토레스트를 사용하는 공법 상 구조의 형성에 많은 제약이 따르는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해소하기 위한 것으로, 본 발명의 목적은 파인 피치의 대응에 유리한 도전성 필러를 포함하는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이, 상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층, 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러, 상기 솔더 캡과 전기적으로 연결되는 서브스트레이트를 포함여 이루어질 수 있다. 이때, 상기 서브스트레이트는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 형성된 다수의 제 1 도전 패턴을 포함하며, 상기 제 1 도전 패턴에는 상기 솔더 캡이 융착될 수 있다. 또한, 상기 서브스트레이트는 상기 서브스트레이트의 제 2 면에 형성되고, 도전성 비아를 통해서 상기 제 1 도전 패턴과 전기적으로 연결되는 다수의 제 2 도전 패턴 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 일부를 노출하도록 형성되는 제 1 솔더 마스크 및 제 2 솔더 마스크를 더 포함하여 이루어질 수 있다. 여기서, 상기 반도체 다이는 상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어질 수 있다. 이때, 상기 언더 범프 메탈층은 상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성될 수 있다. 상기 도전성 필러는 동박으로 이루어지는 것을 특징으로 할 수 있다. 그리고, 상기 언더 범프 메탈층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 솔더 캡은 주석 납 합금 또는 무연 주석으로 이루어질 수 있다. 본 발명에서 상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어질 수 있다. 한편 본발명은, 상기 반도체 다이 및 상기 서브스트레이트 사이 중 상기 도전성 필러의 외주연에 형성되는 언더필을 더 포함하여 이루어질 수 있다.
또한, 본 발명에 따른 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이, 상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층, 평평한 제 1 면 및 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러, 상기 솔더 캡과 전기적으로 연결되는 리드 프레임 및 상기 반도체 다이의 외주연 및 상기 리드 프레임을 감싸는 인캡슐란트를 포함하여 이루어질 수 있다. 여기서, 상기 리드 프레임은 대략 평평한 제 1 면과, 상기 제 1 면의 반대면으로써 단부에 부분 에칭부가 형성된 제 2 면을 갖고, 상기 반도체 다이를 안착시키는 다이 패들 및 상기 평평한 제 1 면 및 상기 제 1 면과 반대면으로써 상기 다이 패들을 향하는 단부에 부분 에칭부가 형성된 제 2 면을 갖고, 상기 다이 패들의 외주연에 이격되도록 형성되는 다수의 리드를 포함하여 이루어질 수 있다. 이때, 상기 다이 패들은 상기 다이 패들의 제 1 면에 형성되는 접지 패드를 더 포함하며, 상기 접지 패드에는 상기 솔더 캡이 융착될 수 있다. 또한, 상기 리드는 상기 리드의 제 1 면에 형성된 도전 패드를 더 포함하여, 상기 도전 패드에 상기 솔더 캡이 융착될 수 있다. 한편, 상기 인캡슐란트는 상기 다이 패들 및 상기 리드의 제 2 면을 외부로 노출시키는 것을 특징으로 할 수 있다. 이때, 상기 반도체 다이는 상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어질 수 있다. 여기서, 상기 언더 범프 메탈층은 상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성될 수 있다. 본 발명에 따르면, 상기 도전성 필러는 동박으로 이루어질 수 있다. 또한, 상기 언더 범프 메탈층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 그리고, 상기 솔더 캡은 주석 납 합금 또는 무연 주석으로 이루어질 수 있다. 본 발명에서 상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어질 수 있다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법은 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 형성되는 다수의 본드 패드 및, 개구부가 형성되어 상기 개구부로부터 상기 본드 패드를 노출시키는 패시베이션층을 포함하는 반도체 다이를 준비하는 반도체 다이 준비 단계, 상기 본드 패드와 전기적으로 연결되고, 상기 개구부를 매립하여 상기 패시베이션층의 표면 일부를 덮는 언더 범프 메탈층을 형성하는 언더 범프 메탈층 형성 단계, 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러를 형성하는 도전성 필러 형성 단계 및 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 제 1 도전 패턴이 형성된 서브스트레이트에 상기 반도체 다이를 마운팅하는 반도체 다이 마운팅 단계를 포함하여 이루어질 수 있다. 이때, 상기 언더 범프 메탈층은 전해 도금 또는 무전해 도금 방식으로 이루어질 수 있다. 이때, 상기 도전성 필러 형성 단계는 평평한 제 1 면 및 상기 제 1 면과 반대면으로 평평한 제 2 면을 갖는 동박을 상기 반도체 다이에 적층한 후 상기 동박을 상기 반도체 다이에 열압착하여, 상기 언더 범프 메탈층 및 상기 동박의 제 1 면이 공융 결합 또는 금속간화합물 결합되는 동박 라미네이팅 단계, 상기 동박의 제 2 면에 솔더 캡을 형성하는 솔더 캡 형성 단계 및 상기 동박을 패터닝하여 상기 도전성 필러를 완성하는 동박 패터닝 단계로 이루어질 수 있다. 이때, 상기 솔더 캡 형성 단계는 상기 동박의 제 2 면에 상기 솔더 캡의 형성 위치가 표시된 주형 패턴을 현상하는 단계 및 상기 주형 패턴을 이용하여 상기 동박의 제 2 면을 도금하는 도금 단계를 통하여 이루어질 수 있다. 여기서, 상기 동박 패터닝 단계는 습식 식각(Wet etching) 방식으로 이루어질 수 있다. 그리고, 상기 반도체 다이 마운팅 단계는 상기 제 1 도전 패턴에 플럭스를 도포하는 플럭스 도포 단계, 상기 제 1 도전 패턴에 상기 솔더 캡을 얼라인먼트하여 안착시키는 솔더 캡 안착 단계 및 상기 솔더 캡을 리플로우하여 상기 제 1 도전 패턴에 융착시키는 리플로우 단계를 포함하여 이루어질 수 있다. 한편, 상기 언더 범프 메탈층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 솔더 캡은 주석 납 합금 또는 무연 주석으로 이루어질 수 있다. 또한, 본 발명은 상기 반도체 다이 및 상기 서브스트레이트의 사이 중 상기 도전성 필러의 외주연에 언더필을 형성하는 언더필 형성 단계를 더 포함하여 이루어질 수 있다.
본 발명에 의한 반도체 패키지 및 그 제조 방법에 따르면, 반도체 다이와 서브스트레이트 사이에 형성되어 제 1 면 및 제 2 면을 갖는 도전성 필러에 있어서, 제 2 면이 제 1 면에 비하여 상대적으로 좁은 수평폭을 갖도록 형성됨으로써, 서브스트레이트에 형성되는 제 1 도전 패턴의 패턴폭을 줄일 수 있고, 이에 따라 파인 피치를 갖는 반도체 패키지를 구현할 수 있는 효과가 있다.
또한, 본 발명에 의하면 파인 피치를 갖는 서브스트레이트의 설계가 가능해짐으로써, 배선 밀도를 향상시키고 이에 따라 서브스트레이트의 크기를 줄일 수 있다. 또한, 리드 프레임을 이용하는 경우, 도전성 필러의 제 2 면과 연결되는 리드 및 다이 패들의 크기를 줄일 수 있으며, 각각의 리드 간의 간격을 좁힐 수 있다. 따라서, 서브스트레이트 또는 리드 프레임의 활용 면에서 보다 작고 고성능의 반도체 패키지를 이용할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 동박을 식각하는 방법에 의하여 도전성 필러가 형성되므로, 도전성 필러의 두께가 두껍더라도 비교적 쉽게 형성할 수 있어서 공정이 단순해지며, 저비용으로 도전성 필러를 구현할 수 있는 효과가 있다.
또한, 동박은 대략 평평한 표면을 갖기 때문에 언더 범프 메탈층 또는 솔더 캡과 접하는 면이 평평하기 때문에 반도체 다이와 서브스트레이트 사이에서 전기가 균일하게 흐를 수 있는 효과가 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명하기로 한다. 도면에서 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 사용하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 단면도가 도시되어 있고, 도 2를 참조하면, 도 1의 A 부분을 확대한 단면도가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(110), 반도체 다이(110)에 형성되는 언더 범프 메탈층(120, Under Bumped Metallurgy: UBM), 언더 범프 메탈층(120)에 전기적으로 연결되는 도전성 필러(130), 도전성 필러(130)와 전기적으로 연결되는 서브스트레이트(140) 및 도전성 필러(130)의 외주연에 형성되는 언더필(150)을 포함하여 이루어질 수 있다.
상기 반도체 다이(110)는 대략 평평한 제 1 면(110a) 및 제 1 면(110a)의 반대면으로써 대략 평평한 제 2 면(110b)을 포함하여 이루어질 수 있다. 반도체 다이(110)의 제 1 면(100a)에는 다수의 본드 패드(112)가 형성된다. 본드 패드(112)는 제 1 면(110a) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다. 본드 패드(112)는 구리(Cu) 및 알루미늄(Al) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이러한, 본드 패드(112)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 반도체 다이(110)는 또한 제 1 면(110a)에 형성되어 본드 패드(112)의 일부를 노출시키는 패시베이션층(114)을 더 포함할 수 있다. 즉, 패시베이션층(114)에는 본드 패드(112)의 일부를 노출시키기 위한 개구부(114a)가 형성되어 있다. 패시베이션층(114)은 반도체 다이(110)의 대략 제 1 면(110a)을 덮음으로써, 반도체 다이(110)를 보호하는 역할을 한다. 패시베이션층(114)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 패시베이션층(114)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 증착된 후, 개구부(114a)를 식각하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 이와 같은 반도체 다이(110)는 이하에서 설명될 도전성 필러(130)를 매개로 하여 서브스트레이트(140)와 전기적으로 연결될 수 있다.
상기 언더 범프 메탈층(120)은 반도체 다이(110)에 전기적으로 연결되도록 형성된다. 언더 범프 메탈층(120)은 패시베이션층(114)으로부터 노출된 본드 패드(112)와 전기적으로 연결되도록 형성될 수 있다. 보다 상세하게 설명하면, 언더 범프 메탈층(120)은 패시베이션층(114)의 개구부(114a)를 매립하여, 개구부(114a)의 외주연인 패시베이션층(114) 표면(114b)의 일부를 덮도록 형성될 수 있다. 언더 범프 메탈층(120)은 이하에서 설명될 도전성 필러(130)와의 결합 및 이에 따른 전기적 특성을 향상시키기 위하여 형성될 수 있다. 언더 범프 메탈층(120)은 도전성 필러(130)와 공융 결합(eutectic joint) 또는 고상확산을 통한 금속간화합물 결합 방식으로 결합될 수 있다. 도전성 필러(130)와 접하는 언더 범프 메탈층(120)의 표면(120a)은 대략 평평하게 이루어질 수 있다. 이에 따라, 언더 범프 메탈층(120)과 도전성 필러(130) 사이의 접합면이 균일해지고, 전기 전도성이 향상될 수 있다. 이러한 언더 범프 메탈층(120)은 구리(Cu)로 이루어지거나, 본드 패드(112)와 접하는 제 1 층은 구리(Cu)로 이루어지고, 도전성 필러(130)와 접하는 제 2 층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 또는 이에 등가하는 재질 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수도 있다. 그러나, 본 발명에서 언더 범프 메탈층(120)의 재질을 한정하는 것은 아니다. 언더 범프 메탈층(120)은 전해 도금 및 무전해 도금 또는 이에 등가하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도전성 필러(130)는 반도체 다이(110)와 이하에서 설명되는 서브스트레이트(140)를 전기적으로 연결한다. 도전성 필러(130)는 대략 평평한 제 1 면(130a), 제 1 면(130a)의 반대면으로써 대략 평평한 제 2 면(130b) 및 제 1 면(130a)과 제 2 면(130b)을 연결하는 제 3 면(130c)를 포함하여 이루어질 수 있다. 도전성 필러(130)는 제 2 면(130b)에 형성되는 솔더 캡(132)을 포함하여 이루어진다. 도전성 필러(130)는 동박으로 형성될 수 있다. 이때, 솔더 캡(132)은 주석 납 합금(Sn/Pb) 및 무연 주석(Leadless Sn) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 도전성 필러(130)는 언더 범프 메탈층(120)에 동박(Copper Foil)을 열 압착시킨 후 습식 식각(Wet etching) 방식으로 패터닝하여 형성할 수 있다. 이때, 솔더 캡(132)은 동박이 패터닝되기 이전에 도금 방식으로 동박 표면에 형성될 수 있다. 도전성 필러(130)에 대해서는 이하에서 다른 도면을 참조하여 보다 상세하게 설명하기로 한다.
상기 서브스트레이트(140)는 도전성 필러(130)를 통하여 반도체 다이(110)와 전기적으로 연결된다. 서브스트레이트(140)는 절연층(141)을 중심으로 대략 평평한 제 1 면(140a)과 제 1 면(140a)의 반대면으로써 대략 평평한 제 2 면(140b) 및 제 1면(140a) 및 제 2면(140b)과 대략 수직을 이루는 제 3 면(140c)을 포함하여 이루어질 수 있다. 또한, 서브스트레이트(140)는 제 1 면(140a)에 형성되는 다수의 제 1 도전 패턴(142) 및 제 2 면(140b)에 형성되는 다수의 제 2 도전 패턴(143)을 포함하여 이루어진다. 제 1 도전 패턴(142)에는 솔더 캡(132)이 융착될 수 있다. 이에 따라, 서브스트레이트(140)와 반도체 다이(110)가 전기적으로 연결된다. 적어도 하나의 제 1 도전 패턴(142)과 적어도 하나의 제 2 도전 패턴(143)은 도전성 비아(144)를 통해서 전기적으로 연결될 수 있다. 또한, 서브스트레이트(140)는 제 1 도전 패턴(142)과 제 2 도전 패턴(143) 각각의 일부를 덮는 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)를 더 포함할 수 있다. 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)는 각각, 제 1 도전 패턴(142)과 제 2 도전 패턴(143)이 외부로 과도하게 노출되어 산화 또는 부식되는 것을 방지하는 역할을 한다. 서브스트레이트(140)는 통상의 경성 인쇄회로기판(Rigid Printed Circuit Board : RPCB) 및 연성 인쇄회로기판(Flexible Printed Circuit Board : FPCB) 또는 그 등가물 중에 선택되는 어느 하나일 수 있으나, 본 발명에서 그 종류를 한정하는 것은 아니다. 한편, 제 2 도전 패턴(143)에는 외부 기기와 다른 배선 부재(예를 들어, 솔더 패드 또는 솔더볼 등)가 전기적으로 연결될 수 있으나, 본 발명에서 이를 따로 도시하지는 않았다.
상기 언더필(150)은 반도체 다이(110) 및 서브스트레이트(140)의 사이 중에 서 도전성 필러(130)의 외주연을 감싸도록 형성될 수 있다. 언더필(150)은 열응력으로 인한 도전성 필러(130)의 손상을 방지하고, 반도체 패키지(100)의 피로 수명을 향상시킨다. 이러한 언더필(150)은 에폭시 수지, 열경화성 수지 및 폴리머 중합체 또는 이에 등가하는 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
도 2에 도시된 바와 같이, 도전성 필러(130)는 언더 범프 메탈층(120)과 서브스트레이트(140)의 제 1 도전 패턴(142) 사이에 형성될 수 있다. 도전성 필러(130)의 제 1 면(130a)은 언더 범프 메탈층(120)과 접하며, 도전성 필러(130)의 제 2 면(130b)에는 솔더 캡(132)이 형성된다. 이때, 도전성 필러(130)는 제 2 면(130b)이 제 1 면(130a)에 비하여 상대적으로 좁은 수평폭을 갖도록 형성될 수 있다. 제 1 면(130a)의 수평폭(W1)은 언더 범프 메탈층(120)의 표면(120a)과 대응하도록 형성된다. 제 2 면(130b)의 수평폭(W2)은 도전성 필러(130)를 패터닝하는 과정에서 제 1 면(130a)의 수평폭(W1)에 비하여 좁게 형성된다. 이는 도전성 필러(130)를 형성하는 과정에서 제 2 면(130b)으로부터 제 1 면(130a)으로 수평, 수직 방향 모두에서 식각이 진행되는 등방성 식각에 의해 자연스럽게 제 2 면(130b)의 수평폭(W2)이 좁게 형성되는 것이다. 이때, 제 2 면(130b)은 솔더 캡(132)과 경계를 이루며, 언더컷(Undercut) 현상으로 인하여 제 1 면(130a)에 비하여 더욱 좁은 수평폭(W2)을 갖게 된다. 이러한 도전성 필러(130)는 반도체 다이(110)와 서브스트레이 트(140)를 전기적으로 연결할 뿐만 아니라, 동시에 반도체 다이(110)와 서브스트레이트(140) 사이를 구조적으로 지지하는 역할을 한다. 이러한, 도전성 필러(130)의 제 1 면(130a) 및 제 2 면(130b) 사이는 대략 50㎛ 내지 100㎛의 두께로 형성될 수 있다. 이에 따라, 도전성 필러(130)는 반도체 다이(110)와 서브스트레이트(140) 사이의 갭(Gap)을 일관적으로 유지하는 것이 어려울 수 있다. 그러나, 본 발명에서 도전성 필러(130)의 두께를 여기에 한정하는 것을 아니다.
한편, 도전성 필러(130)의 제 2 면(130b)에는 솔더 캡(132)이 형성되어, 반도체 다이(110)와 서브스트레이트(140)가 기계적으로 안정적인 결합을 할 수 있도록 돕는다. 솔더 캡(132)은 실질적으로 도전성 필러(130)의 제 2 면(130b)의 수평폭(W2)에 대응하는 직경(D)을 갖는다. 이러한 솔더 캡(132)은 제 1 도전 패턴(142)에 융착될 수 있다. 이때, 제 1 도전 패턴(142)은 솔더 캡(132)이 정상적으로 융착될 수 있도록 적절한 패턴폭(W3)을 갖는다. 솔더 캡(132)의 직경(D)이 좁을수록, 제 1 도전 패턴(142)의 패턴폭(W3)은 작아질 수 있다. 즉, 제 1 도전 패턴(142)은 도전성 필러(130)의 제 2 면(130b)이 갖는 수평폭(W2)에 대응하는 패턴폭(W3)을 갖는다. 솔더 캡(132)은 대략 20㎛ 내지 40㎛의 두께를 갖도록 형성될 수 있다. 이에 따라, 반도체 다이(110)와 서브스트레이트(140)는 안정적인 결합이 가능해짐으로써, 반도체 패키지(100)의 수율이 향상될 수 있다. 솔더 캡(132)의 두께를 두껍게 형성하는 경우, 솔더 캡 융착과 관련된 신뢰성 문제들이 더 야기될 수 있으므로 바람직하지 않다. 그러나, 본 발명에서 솔더 캡(132)의 두께를 이에 한정하는 것은 아니며, 반 도체 패키지(100)의 신뢰성을 저해하지 않는 범위 내에서 다양하게 선택될 수 있음은 물론이다.
상술한 본 발명의 일 실시예에 따르면, 반도체 패키지(100)는 솔더 캡(132)을 통해서 서브스트레이트(140)와 접하는 도전성 필러(130) 중 제 2 면(130b)의 수평폭을 좁게 형성함으로써 파인 피치의 구현에 유리한 구조를 갖는다. 상술한 바와 같이 도전성 필러(130)의 제 2 면(130b)을 좁게 형성함으로써, 이에 대응하는 솔더 캡(132)의 직경(D)을 줄일 수 있게 된다. 이때, 솔더 캡(132)이 융착되는 서브스트레이트(140)의 제 1 도전 패턴(142)은 솔더 캡(132)을 수용가능하도록 적절한 패턴폭(W3)으로 설계되어야 한다. 따라서, 솔더 캡(132)의 직경(D)이 작아질수록 제 1 도전 패턴(142)의 패턴폭(W3)이 작아지는 것이 가능하게 됨으로써, 파인 피치를 갖는 서브스트레이트(140)의 구현이 가능해진다. 또한, 제 1 도전 패턴(142)의 패턴폭(W3)이 좁아지면, 그만큼 동일 면적 내에 배선 밀도를 더 높일 수 있기 때문에 좀 더 작은 면적으로 고성능의 서브스트레이트(140) 설계가 가능해진다. 이에 따라 더욱 작고 고성능의 반도체 패키지(100)를 이용할 수 있다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(210), 반도체 다이(210)에 형성되는 언더 범프 메탈 층(220), 언더 범프 메탈층(220)과 전기적으로 연결되는 도전성 필러(230), 도전성 필러(230)와 전기적으로 연결되는 리드 프레임(240) 및 반도체 다이(210)의 외주연 및 리드 프레임(240)의 일부를 감싸는 인캡슐란트(250)를 포함하여 이루어질 수 있다. 도 3의 반도체 패키지(200)는 일부 구성이 도 1의 반도체 패키지(100)와 유사하거나 같으므로, 이하에서는 그 차이점을 위주로 설명하기로 한다.
상기 반도체 다이(210)는 대략 평평한 제 1 면(210a) 및 제 1 면(210a)의 반대면으로써 대략 평평한 제 2 면(210b)을 포함하여 이루어질 수 있다. 반도체 다이(210)의 제 1 면(210a)에는 다수의 본드 패드(212) 및 본드 패드(212)의 일부를 노출시키도록 제 1 면(210a)을 덮는 패시베이션층(214)을 더 포함할 수 있다. 패시베이션층(214)은 개구부(214a)를 통하여 본드 패드(212)를 노출시킨다. 실질적으로, 반도체 다이(210)는 도 1의 반도체 다이(210)와 동일하다.
상기 언더 범프 메탈층(220)은 반도체 다이(210)에 전기적으로 연결되도록 형성된다. 언더 범프 메탈층(220)은 패시베이션층(214)으로부터 노출된 본드 패드(212)와 전기적으로 연결되도록 형성될 수 있다. 언더 범프 메탈층(220)은 패시베이션층(214)의 개구부(214a)를 매립하여, 개구부(214a)의 외주연인 패시베이션층(214) 표면(214b)의 일부를 덮도록 형성될 수 있다. 실질적으로, 언더 범프 메탈층(220)은 도 1의 언더 범프 메탈층(220)과 동일하다.
상기 도전성 필러(230)는 반도체 다이(210)와 이하에서 설명되는 리드 프레임(240)을 전기적으로 연결한다. 도전성 필러(230)는 대략 평평한 제 1 면(230a), 제 1 면(230a)의 반대면으로써 대략 평평한 제 2 면(230b) 및 제 1 면(230a)과 제 2 면(230b)을 연결하는 제 3 면(230c)를 포함하여 이루어질 수 있다. 도전성 필러(230)는 제 2 면(230b)에는 솔더 캡(232)이 형성될 수 있다. 솔더 캡(232)은 리드 프레임(240)에 융착되어, 반도체 다이(210)와 리드 프레임(240)을 전기적으로 연결한다. 실질적으로 도전성 필러(230)의 재질 및 형성 방법은 도 1의 도전성 필러(130)와 동일하다.
상기 리드 프레임(240)은 반도체 다이(210)를 안착시키는 다이 패들(242) 및 다이 패들(242)의 외주연으로 이격되어 형성되는 다수의 리드(244)를 포함하여 이루어진다. 다이 패들(242)은 대략 평평한 제 1 면(242a)과 제 1 면(242a)의 반대면으로대략 평평한 제 2 면(242b)을 갖는다. 제 2 면(242b) 중 리드(244)와 마주보는 단부에는 부분 에칭부(242c)가 형성될 수 있다. 부분 에칭부(242c)는 다이 패들(242)이 인캡슐란트(250)에 의해서 밀봉된 후, 반도체 패키지(200)를 이탈하지 않도록 한다. 이때, 다이 패들(242)의 제 2 면(242b)은 외부로 노출되도록 형성된다. 다이 패들(242)는 제 1 면(242a)에 형성되는 반도체 패키지(200)의 접지를 위한 접지 패드(243)를 더 포함하여 이루어질 수 있다. 또한, 접지 패드(243)에 솔더 캡(232)이 융착될 수도 있다. 접지 패드(243)는 금(Ag), 납(Pb), 니켈(Ni) 및 은(Au) 또는 이에 등가하는 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 리드(244)는 대략 평평한 제 1 면(244a)과 제 1 면(244a)의 반대면으로써 대략 평평한 제 2 면(244b)을 포함한다. 이러한 리드(244)는 다이 패들(242)을 향하는 단부에 형성되는 부분 에칭부(244c)를 더 포함한다. 부분 에칭부(244c)는 다이 패들(242)의 부분 에칭부(242c)와 같은 방법으로 형성될 수 있다. 다수의 리 드(244)는 다이 패들(242)을 기준으로 대략 방사상으로 형성될 수 있다. 이러한 리드(244)에는 도전성 필러(230)의 솔더 캡(232)이 융착될 수 있다. 리드(244)는 제 1 면(244a) 중 솔더 캡(132)이 융착되는 부분에 형성되는 도전 패드(245)를 포함하여 이루어질 수 있다. 도전 패드(245)는 반도체 패키지(200)의 전기적 특성을 향상시키면서, 리드 프레임(240)이 산화되는 것을 방지한다. 도전 패드(245)는 접지 패드(243)와 대략 동일한 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 한편, 도시하지는 않았으나 다이 패들(242) 및 리드(244) 각각의 제 2 면(242b, 244b)에는 솔더 또는 솔더볼이 전기적으로 더 연결될 수 있다. 이러한, 다이 패들(242) 및 리드(244)는 구리 합금 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상기 인캡슐란트(250)는 반도체 다이(210)의 외주연 및 리드 프레임(240)의 일부를 감싸도록 형성된다. 인캡슐란트(250)는 다이 패들(242) 및 리드(244)의 제 2면(242b, 244b)이 노출되도록 리드 프레임(240)을 감싼다. 인캡슐란트(250)는 반도체 다이(210) 및 리드 프레임(240)을 외부의 충격으로부터 보호하며, 이들이 산화되는 것을 방지함으로써 반도체 패키지(200)의 수명을 향상시킨다. 이러한 인캡슐란트(250)는 몰드를 통하여 밀봉을 수행하는 에폭시 컴파운드 및 디스펜서를 통하여 밀봉을 수행하는 액상 봉지재 또는 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(250)의 재질을 한정하지는 않는다.
상술한 본 발명의 다른 실시예에 따르면, 반도체 패키지(200)는 솔더 캡(232)을 통해서 리드 프레임(240)과 접하는 도전성 필러(230) 중 제 2 면(230b) 의 수평폭을 좁게 형성함으로써 파인 피치의 구현에 유리한 구조를 갖는다. 도전성 필러(230)의 제 2 면(230b)을 좁게 형성함으로써, 여기에 접하는 솔더 캡(232)을 작게 형성할 수 있기 때문에, 솔더 캡(232)이 융착되는 다이 패들(242) 또는 리드(244)의 공간 활용이 보다 자유롭다. 즉, 리드(244)의 배선 밀도를 보다 조밀하게 할 수 있기 때문에, 다이 패들(242) 및 리드(244)의 크기를 작게 설계하는 것이 가능해진다. 이에 따라 더욱 작고 고성능의 반도체 패키지(200)를 이용할 수 있다.
다음으로 본 발명에 의한 반도체 패키지의 제조 방법을 설명하기로 한다. 여기서는 도 1에 도시된 반도체 패키지(100)를 기준으로 그 제조 방법을 설명하기로 한다. 그러나 반도체 패키지의 제조 방법은 다른 실시예에서도 동일하게 적용될 수 있음은 물론이다.
도 4를 참조하면, 본 발명에 의한 반도체 패키지의 제조 방법을 나타내는 플로우 차트가 도시되어 있고, 도 5a 내지 도 5e를 참조하면, 도 4의 플로우 차트에 따른 단계별 제조 방법이 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 패키지의 제조 방법은 반도체 다이 준비 단계(S110), 언더 범프 메탈층 형성 단계(S120), 도전성 필러 형성 단계(S130), 반도체 다이 마운팅 단계(S140) 및 언더필 형성 단계(S150)를 포함하여 이루어질 수 있다.
도 5a에 도시된 바와 같이, 상기 반도체 다이 준비 단계(S110)는 대략 평평 한 제 1 면(110a), 제 1 면(110a)의 반대면으로써 대략 평평한 제 2 면(110b) 및 제 1 면(110a)과 제 2 면(110b)을 연결하는 제 3 면(110c)을 포함하는 반도체 다이(110)를 준비하는 단계이다. 반도체 다이(110)의 제 1 면(100a)에는 다수의 본드 패드(112)가 형성된다. 본드 패드(112)는 제 1 면(110a) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다. 본드 패드(112)는 구리(Cu) 및 알루미늄(Al) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이러한, 본드 패드(112)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 반도체 다이(110)는 또한 제 1 면(110a)에 형성되어 본드 패드(112)의 일부를 노출시키는 패시베이션층(114)을 더 포함할 수 있다. 즉, 패시베이션층(114)에는 본드 패드(112)의 일부를 노출시키기 위한 개구부(114a)가 형성되어 있다. 패시베이션층(114)은 반도체 다이(110)의 대략 제 1 면(110a)을 덮음으로써, 반도체 다이(110)를 보호하는 역할을 한다. 패시베이션층(114)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 패시베이션층(114)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 증착된 후, 개구부(114a)를 식각하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 이와 같은 반도체 다이(110)는 이하에서 설명될 도전성 필러(130)를 매개로 하여 서브스트레이트(140)와 전기적으로 연결될 수 있다.
도 5b에 도시된 바와 같이, 상기 언더 범프 메탈층 형성 단계(S120)는 반도 체 다이(110)에 전기적으로 연결되는 언더 범프 메탈층(120)을 형성하는 단계이다. 언더 범프 메탈층(120)은 패시베이션층(114)으로부터 노출된 본드 패드(112)와 전기적으로 연결되도록 형성될 수 있다. 보다 상세하게 설명하면, 언더 범프 메탈층(120)은 패시베이션층(114)의 개구부(114a)를 매립하여, 개구부(114a)의 외주연인 패시베이션층(114) 표면(114b)의 일부를 덮도록 형성될 수 있다. 언더 범프 메탈층(120)은 이하에서 설명될 도전성 필러(130)와의 결합 및 이에 따른 전기적 특성을 향상시키기 위하여 형성될 수 있다. 언더 범프 메탈층(120)은 도전성 필러(130)와 공융 결합(eutectic joint) 또는 금속간화합물 결합 방식으로 결합될 수 있다. 도전성 필러(130)와 접하는 언더 범프 메탈층(120)의 표면(120a)은 대략 평평하게 이루어질 수 있다. 이에 따라, 언더 범프 메탈층(120)와 도전성 필러(130) 사이의 접합면이 균일해지고, 전기 전도성이 향상될 수 있다. 이러한 언더 범프 메탈층(120)은 구리(Cu)로 이루어지거나, 본드 패드(112)와 접하는 제 1 층은 구리(Cu)로 이루어지고, 도전성 필러(130)와 접하는 제 2 층은 구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 또는 이에 등가하는 재질 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어질 수도 있다. 그러나, 본 발명에서 언더 범프 메탈층(120)의 재질을 한정하는 것은 아니다. 언더 범프 메탈층(120)은 전해 도금 및 무전해 도금 또는 이에 등가하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 5c에 도시된 바와 같이, 상기 도전성 필러 형성 단계(S130)는 반도체 다이(110)와 서브스트레이트(140를 전기적으로 연결하는 도전성 필러(130)를 형성하 는 단계이다. 도전성 필러 형성 단계(S130)는 동박 라미네이팅 단계(S131), 솔더 캡 형성 단계(S132) 및 동박 패터닝 단계(S133)를 포함하여 이루어질 수 있다.
상기 동박 라미네이팅 단계(S131)는 반도체 다이(110)의 제 1 면(110a)에 도전성 필러(130)의 원자재에 해당하는 동박(Cf : Copper Foil)을 라미네이팅(Laminating)하는 단계이다. 동박(Cf)은 대략 평평한 제 1 면(Cf1), 제 1 면(Cf1)의 반대면으로써 대략 평평한 제 2 면(Cf2) 및 제 1 면(Cf1) 및 제 2 면(Cf2)을 연결하는 제 3 면(Cf3)을 갖는다. 동박(Cf)은 제 3 면(Cf3)이 반도체 다이(110)의 제 3 면(110c)과 동일한 평면상에 얼라인먼트(Alignment) 되도록 반도체 다이(110)에 적층될 수 있다. 그러나, 본 발명에서 이를 한정하는 것은 아니며, 도전성 필러(130)가 형성될 위치, 즉, 언더 범프 메탈층(120)의 표면(120a)과 얼라인먼트 될 수 있으면 만족할 것이다. 이때, 동박(Cf)의 두께는 형성하고자 하는 도전성 필러(130)의 두께(T1)와 대략 동일한 것으로 선택된다. 동박(Cf)은 열압착 방식을 통하여 반도체 다이(110)의 제 1 면(130a)에 압착된다. 보다 상세하게 설명하면, 열에 의하여 언더 범프 메탈층(120)의 표면 및 동박(Cf)의 제 1 면(Cf1)이 동시에 용융되면서 언더 범프 메탈층(120)과 동박(Cf)이 공융 결합(eutectic joint) 되거나, 열에 의하여 언더 범프 메탈층(120)의 표면 및 동박(Cf)의 제 1 면(Cf1) 사이에 고상 확산이 일어나 언더 범프 메탈층(120)과 동박(Cf)이 금속간화합물 결합될 수 있다.
상기 솔더 캡 형성 단계(S132)는 동박(Cf)의 제 2 면(Cf2)에 솔더 캡(132)을 형성하는 단계이다. 솔더 캡 형성 단계(S132)는, 먼저, 동박(Cf)의 제 2 면(Cf2)에 솔더 캡(132)이 형성될 위치(P1, P2)를 정하는 주형 패턴(Tp : Template Photo Pattern)을 현상한 후, 이를 도금하는 방법을 통하여 형성될 수 있다. 이에 따라, 동박(Cf)의 제 2 면(Cf2)에 솔더 캡(132)이 형성된다. 이때, 솔더 캡(132)은 주석 납 합금(Sn/Pb) 및 무연 주석(Leadless Sn) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 동박 패터닝 단계(S133)는 동박(Cf)을 패터닝하여 도전성 필러(130)를 완성하는 단계이다. 이때, 동박(Cf)은 습식 식각(Wet etching) 또는 이에 등가하는 방식 중 선택되는 어느 하나의 방식으로 패터닝될 수 있다. 동박(Cf)은 수평, 수직 방향 모두에서 식각이 진행되는 등방성 식각에 의해 제 2 면(Cf2)이 제 1 면(Cf1)에 비하여 더 많이 식각된다. 또한 이때, 솔더 캡(132)과 경계를 이루는 제 2 면(Cf1)과 제 3 면(Cf3) 사이는 금속 간 언더컷(Undercut) 현상에 의하여 더 많이 식각된다. 이에 따라 제 1 면(130a)의 수평 폭(W1)에 비하여 제 2 면(130b)이 상대적으로 좁은 수평폭(W2)을 갖는 도전성 필러(130)가 형성된다. 도전성 필러(130)의 제 2 면(130b)은 솔더 캡(132)과 경계를 이루며, 언더컷(Undercut) 현상으로 인하여 제 1 면(130a)의 수평폭(W1)에 비하여 더욱 좁은 수평폭(W2)을 갖게 된다. 완성된 도전 성 필러(130)는 언더 범프 메탈층(120)과 서브스트레이트(140) 사이를 전기적으로 연결하는 배선 역할을 담당한다. 도전성 필러(130)의 제 1 면(130a)은 언더 범프 메탈층(120)과 접하며, 도전성 필러(130)의 제 2 면(130b)에는 솔더 캡(132)이 연결된다. 솔더 캡(132)은 이하에서 설명될 서브스트레이트(140)의 제 1 도전 패턴(142)에 융착될 수 있다. 이러한 도전성 필러(130)는 반도체 다이(110)와 서브스트레이트(140)를 전기적으로 연결할 뿐만아니라, 동시에 반도체 다이(110)와 서브스트레이트(140) 사이를 구조적으로 지지하는 역할을 한다.
도 5d에 도시된 바와 같이, 상기 반도체 다이 마운팅 단계(S140)는 반도체 다이(110)를 서브스트레이트(140)에 마운팅하는 단계이다. 반도체 다이 마운팅 단계(S140)는 준비된 서브스트레이트(140)에 플럭스를 도포한 후, 서브스트레이트(140)에 반도체 다이(110)를 안착시키고, 이어서 리플로우 단계 및 냉각 단계를 통하여 솔더 캡(132)을 서브스트레이트(140)에 완전히 융착시키는 과정에 의해 형성된다. 먼저, 서브스트레이트(140)는 절연층(141)을 중심으로 대략 평평한 제 1 면(140a)과 제 1 면(140a)의 반대면으로써 대략 평평한 제 2 면(140b) 및 제 1 면(140a) 및 제 2면(140b)과 대략 수직을 이루는 제 3 면(140c)을 포함하여 이루어질 수 있다. 서브스트레이트(140)는 제 1 면(140a)에 형성되는 다수의 제 1 도전 패턴(142) 및 제 2 면(140b)에 형성되는 다수의 제 2 도전 패턴(143)을 포함하여 이루어진다. 제 1 도전 패턴(142)에는 솔더 캡(132)이 융착되며, 적어도 하나의 제 1 도전 패턴(142)과 적어도 하나의 제 2 도전 패턴(143)은 도전성 비아(144)를 통해서 전기적으로 연결될 수 있다. 또한, 서브스트레이트(140)는 제 1 도전 패 턴(142)과 제 2 도전 패턴(143) 각각의 일부를 덮는 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)를 더 포함할 수 있다. 제 1 솔더 마스크(145) 및 제 2 솔더 마스크(146)는 각각, 제 1 도전 패턴(142)과 제 2 도전 패턴(143)이 외부로 과도하게 노출되어 산화 또는 부식되는 것을 방지하는 역할을 한다. 서브스트레이트(140)는 통상의 경성 인쇄회로기판(Rigid Printed Circuit Board : RPCB) 및 연성 인쇄회로기판(Flexible Printed Circuit Board : FPCB) 또는 그 등가물 중에 선택되는 어느 하나일 수 있으나, 본 발명에서 그 종류를 한정하는 것은 아니다. 한편, 제 2 도전 패턴(143)에는 외부 기기와 다른 배선 부재(예를 들어, 솔더 패드 또는 솔더볼 등)가 전기적으로 연결될 수 있으나, 본 발명에서 이를 따로 도시하지는 않았다.
다음으로, 서브스트레이트(140)의 제 1 도전 패턴(142)에 플럭스를 도포한 후, 반도체 다이(110)를 서브스트레이트(140)에 안착시킨다. 이때, 솔더 캡(132)과 제 1 도전 패턴(142)이 얼라인먼트되도록 안착시킬 수 있다. 제 1 도전 패턴(142)에 도포된 플럭스는 솔더 캡(132)의 안착성이 향상될 수 있도록 점성이 있는 물질로 형성될 수 있으며, 휘발성 물질로 리플로우 단계에서 대부분 휘발된다.
마지막으로 반도체 다이(110)가 안착된 서브스트레이트(140)에 열을 가하여 솔더 캡(132)이 제 1 도전 패턴(142)에 완전히 융착될 수 있도록 리플로우하는 리플로우 단계 및 냉각 단계를 통하여 솔더 캡(132)이 제 1 도전 패턴(142)에 완전히 결합된다.
도 5e에 도시된 바와 같이, 상기 언더필 형성 단계(S150)는 반도체 다 이(110) 및 서브스트레이트(140)의 사이 중, 도전성 필러(130)의 외주연에 언더필(150)을 도포하는 단계이다. 언더필(150)은 열응력으로 인한 도전성 필러(130)의 손상을 방지하고, 반도체 패키지(100)의 피로 수명을 향상시킨다. 언더필(150)은 에폭시 수지, 열경화성 수지 및 폴리머 중합체 또는 이에 등가하는 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상술한 반도체 패키지의 제조 방법에 따르면, 솔더 캡(132)을 통해서 서브스트레이트(140)와 접하는 도전성 필러(130) 중 제 2 면(130b)의 수평폭을 제 1 면(130a) 비하여 상대적으로 좁게 형성하는 것이 가능해짐으로써, 파인 피치의 구현에 유리한 구조를 갖는 반도체 패캐지(100)를 제조할 수 있다. 이때, 도전성 필러(130)가 동박을 식각하여 이루어지기 때문에 도전성 필러(130)의 두께가 두껍더라도 비교적 쉽게 형성할 수 있어서 공정이 단순해지며, 저비용으로 도전성 필러(130)를 구현할 수 있다. 동박은 대략 평평한 표면(Cf1, Cf2)을 갖기 때문에 언더 범프 메탈층(120) 또는 솔더 캡(132)과 접하는 면이 평평하기 때문에 반도체 다이(110)와 서브스트레이트(140) 사이에서 전기가 균일하게 흐를 수 있게 된다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1 의 A 부분을 확대한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명에 의한 반도체 패키지의 제조 방법을 나타내는 플로우 차트이다.
도 5a 내지 도 5e는 도 4의 플로우 차트에 따른 단계별 제조 방법을 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 패키지 110, 210 : 반도체 다이
112, 212 : 본드 패드 114, 214 : 패시베이션층
120, 220 : 언더 범프 메탈층 130, 230 : 도전성 필러
132, 232 : 솔더 캡 140 : 서브스트레이트
240 : 리드 프레임 150 : 언더필
250 : 인캡슐란트

Claims (30)

  1. 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이;
    상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층;
    평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러; 및
    상기 솔더 캡과 전기적으로 연결되는 서브스트레이트;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 서브스트레이트는,
    평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고,
    상기 제 1 면에 형성된 다수의 제 1 도전 패턴을 포함하며,
    상기 제 1 도전 패턴에는 상기 솔더 캡이 융착되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 서브스트레이트는,
    상기 서브스트레이트의 제 2 면에 형성되고, 도전성 비아를 통해서 상기 제 1 도전 패턴과 전기적으로 연결되는 다수의 제 2 도전 패턴 및,
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴의 일부를 노출하도록 형성되는 제 1 솔더 마스크 및 제 2 솔더 마스크를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 다이는,
    상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 언더 범프 메탈층은,
    상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 도전성 필러는,
    동박으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 언더 범프 메탈층은,
    구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 솔더 캡은,
    주석 납 합금 및 무연 주석 중에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 다이와 상기 서브스트레이트의 사이로서, 상기 도전성 필러의 외주연에 형성되는 언더필을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  11. 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상 기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이;
    상기 본드 패드와 전기적으로 연결되는 언더 범프 메탈층;
    평평한 제 1 면 및 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러;
    상기 솔더 캡과 전기적으로 연결되는 리드 프레임; 및
    상기 반도체 다이의 외주연 및 상기 리드 프레임을 감싸는 인캡슐란트;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 리드 프레임은,
    평평한 다이 패들 제 1 면과, 상기 다이 패들 제 1 면의 반대면으로써 단부에 부분 에칭부가 형성된 다이 패들 제 2 면을 갖고, 상기 반도체 다이를 안착시키는 다이 패들 및,
    평평한 리드 제 1 면 및 상기 리드 제 1 면과 반대면으로써 상기 다이 패들을 향하는 단부에 부분 에칭부가 형성된 리드 제 2 면을 갖고, 상기 다이 패들의 외주연에 이격되도록 형성되는 다수의 리드를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 다이 패들은,
    상기 다이 패들의 다이 패들 제 1 면에 형성되는 접지 패드를 더 포함하며,
    상기 접지 패드에는 상기 솔더 캡이 융착되는 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 리드는,
    상기 리드의 리드 제 1 면에 형성된 도전 패드를 더 포함하여,
    상기 도전 패드에 상기 솔더 캡이 융착되는 것을 특징으로 하는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 인캡슐란트는,
    상기 다이 패들 제 2 면 및 상기 리드 제 2 면을 외부로 노출시키는 것을 특징으로 하는 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 반도체 다이는,
    상기 반도체 다이의 제 1 면을 덮으며, 상기 본드 패드의 일부를 노출시키기 위한 개구부를 갖는 패시베이션층을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 언더 범프 메탈층은,
    상기 개구부를 매립하여, 상기 개구부 외주연인 패시베이션층의 표면 일부를 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.
  18. 제 11 항에 있어서,
    상기 도전성 필러는,
    동박으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  19. 제 11 항에 있어서,
    상기 언더 범프 메탈층은,
    구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  20. 제 11 항에 있어서,
    상기 솔더 캡은,
    주석 납 합금 및 무연 주석 중에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지.
  21. 제 11 항에 있어서,
    상기 언더 범프 메탈층과 상기 도전성 필러는 공융 결합(eutectic joint) 또는 금속간화합물 결합으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  22. 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 형성되는 다수의 본드 패드 및, 개구부가 형성되어 상기 개구부로부터 상기 본드 패드를 노출시키는 패시베이션층을 포함하는 반도체 다이를 준비하는 반도체 다이 준비 단계;
    상기 본드 패드와 전기적으로 연결되고, 상기 개구부를 매립하여 상기 패시베이션층의 표면 일부를 덮는 언더 범프 메탈층을 형성하는 언더 범프 메탈층 형성 단계;
    평평한 제 1 면 및 상기 제 1 면의 반대면으로써 상기 제 1 면에 비하여 상대적으로 좁은 제 2 면을 갖고, 상기 제 1 면이 상기 언더 범프 메탈층과 접하며, 상기 제 2 면에는 솔더 캡이 형성된 도전성 필러를 형성하는 도전성 필러 형성 단계; 및,
    평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 제 1 도전 패턴이 형성된 서브스트레이트에 상기 반도체 다이를 마운팅하는 반도체 다이 마운팅 단계;를 포함하여 이루어지는 것을 특징으로하는 반도체 패키지의 제조 방법.
  23. 제 22 항에 있어서,
    상기 언더 범프 메탈층은,
    전해 도금 방식 및 무전해 도금 방식 중에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 22 항에 있어서,
    상기 도전성 필러 형성 단계는,
    평평한 제 1 면 및 상기 제 1 면과 반대면으로 평평한 제 2 면을 갖는 동박을 상기 반도체 다이에 적층한 후 상기 동박을 상기 반도체 다이에 열압착하여, 상기 언더 범프 메탈층 및 상기 동박의 제 1 면이 공융 결합 또는 금속간화합물 결합되는 동박 라미네이팅 단계;
    상기 동박의 제 2 면에 솔더 캡을 형성하는 솔더 캡 형성 단계; 및,
    상기 동박을 패터닝하여 상기 도전성 필러를 완성하는 동박 패터닝 단계;로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제 24 항에 있어서,
    상기 솔더 캡 형성 단계는,
    상기 동박의 제 2 면에 상기 솔더 캡의 형성 위치가 표시된 주형 패턴을 현상하는 단계 및 상기 주형 패턴을 이용하여 상기 동박의 제 2 면을 도금하는 도금 단계를 통하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제 24 항에 있어서,
    상기 동박 패터닝 단계는 습식 식각(Wet etching) 방식으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제 22 항에 있어서,
    상기 반도체 다이 마운팅 단계는,
    상기 제 1 도전 패턴에 플럭스를 도포하는 플럭스 도포 단계;
    상기 제 1 도전 패턴에 상기 솔더 캡을 얼라인먼트하여 안착시키는 솔더 캡 안착 단계; 및,
    상기 솔더 캡을 리플로우하여 상기 제 1 도전 패턴에 융착시키는 리플로우 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제 22 항에 있어서,
    상기 언더 범프 메탈층은,
    구리(Cu), 납(Pb), 은(Ag) 및 주석(Sn) 중에 선택되는 어느 하나 또는 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 제 22 항에 있어서,
    상기 솔더 캡은,
    주석 납 합금 및 무연 주석 중에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제 22 항에 있어서,
    상기 반도체 다이와 상기 서브스트레이트의 사이로서, 상기 도전성 필러의 외주연에 언더필을 형성하는 언더필 형성 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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