KR101779566B1 - 반도체 소자의 제조 방법 및 그 제조 장치 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 서로 이격된 자기 메모리 패턴들을 기판 상에 형성하고, 상기 자기 메모리 패턴들에 자장 열처리 공정을 수행하는 것, 및 상기 자기 메모리 패턴들 상에 보호막을 형성하는 것은 하나의 리액터(reactor) 내에서 동시에 수행되는 것을 포함한다.

Description

반도체 소자의 제조 방법 및 그 제조 장치{Method of fabricating semiconductor device and apparatus for fabricating the same}
본 발명은 반도체 소자의 제조 방법 및 그 제조 장치에 관한 것으로, 특히, 자기 메모리 소자의 제조 방법 및 그 제조 장치에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합(Magnetic Tunnel Junction:MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어 패턴을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 상기 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행하는 경우에 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우에 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 제조 시간이 단축된 반도체 소자의 제조 방법 및 그 제조 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고신뢰성을 갖는 반도체 소자의 제조 방법 및 그 제조 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 고집적화에 최적화된 반도체 소자의 제조 방법 및 그 제조 장치를 제공하는 데 있다.
상기 기술적 과제들을 해결하기 위해 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 서로 이격된 자기 메모리 패턴들을 기판 상에 형성하되, 각각의 상기 자기 메모리 패턴들은 상기 기판 상에 적층된 자유패턴, 터널 베리어 패턴, 및 기준 패턴을 포함하는 것, 및 상기 자기 메모리 패턴들에 자장 열처리 공정을 수행하는 것 및 상기 자기 메모리 패턴들 상에 보호막을 형성하는 것은 하나의 리액터(reactor) 내에서 동시에 수행되는 것을 포함한다.
일 실시 예에 따르면, 상기 자장 열처리에 의해, 상기 자기 메모리 패턴들에 포함된 상기 자유 패턴들의 자화 방향은 정렬될 수 있다.
일 실시 예에 따르면, 상기 자유 패턴은 비정질 상태의 강자성막으로 형성되고, 상기 기준 패턴은 비정질 상태의 강자성막으로 형성된 피고정 패턴(pinned layer)을 포함하고, 상기 자장 열처리 공정을 수행하는 것은 상기 터널 베리어 패턴을 시드막(seed layer)으로 사용하여 상기 자유 패턴 및 상기 피고정 패턴을 결정화하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 터널 베리어 패턴의 [001] 면은 상기 자유 패턴 및 상기 피고정 패턴의 [001]면들과 서로 평행할 수 있다.
일 실시 예에 따르면, 상기 자장의 방향은 상기 기판의 상부면과 평행하고, 상기 자유 패턴 및 상기 기준 패턴의 자화 방향은 상기 기판의 상부면과 평행할 수 있다.
일 실시 예에 따르면, 상기 자장의 방향은 상기 기판의 상부면과 수직하고, 상기 자유 패턴 및 상기 기준 패턴의 자화 방향은 상기 기판의 상부면과 수직할 수 있다.
일 실시 예에 따르면, 상기 보호막은 상기 자기 메모리 패턴들 상에 콘포말하게(conformally) 형성되어, 서로 인접한 상기 자기 메모리 패턴들 사이에 상기 보호막으로 둘러싸인 비어있는 공간이 정의될 수 있다.
일 실시 예에 따르면, 상기 보호막은 원자층 증착법(ALD)으로 형성되는 것을 포함할 수 있다.
상기 기술적 과제들을 해결하기 위해 본 발명은 반도체 소자의 제조 장치를 제공한다. 상기 반도체 소자의 제조 장치는 자기 메모리 패턴들을 포함하는 기판이 제공되는 리액터(reactor), 상기 리액터를 감싸고, 상기 자기 메모리 패턴들에 열을 공급하는 히터 코일, 상기 히터 코일을 감싸고, 상기 자기 메모리 패턴들에 자기장을 공급하는 자장 발생부, 및 상기 자기 메모리 패턴들 상에 보호막을 형성하기 위한 반응 가스를 공급하는 가스 주입구를 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 소자의 제조 장치는 상기 반응 가스를 배출하는 가스 배출구를 더 포함하되, 상기 보호막을 형성하는 것은 상기 가스 주입구를 통해 소스 가스를 공급하는 것, 상기 소스 가스를 상기 가스 배출구로 배출하는 것, 및 상기 가스 주입구를 통해 환원 가스를 공급하여, 상기 소스 가스 및 상기 환원 가스를 서로 반응시키는 것을 포함하되, 상기 히터 코일 및 상기 자장 발생부가 상기 자기 메모리 패턴들에 상기 열 및 상기 자장을 공급하는 동안, 상기 소스 가스 및 상기 환원 가스가 공급될 수 있다.
본 발명의 실시 예들에 따르면, 기판 상에 자기 메모리 패턴들이 형성된다. 상기 자기 메모리 패턴들에 자장 열처리 공정 및 상기 자기 메모리 패턴들을 덮는 보호막 형성 공정이 하나의 리액터(reactor) 내에서 동시에 수행된다. 이로 인해, 반도체 소자의 제조 시간이 단축되고, 고신뢰성의 반도체 소자가 구현될 수 있다.
도 1 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2c 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 따른 보호막의 형성 방법을 설명하기 위한 순서도이다.
도 4 는 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 자기 메모리 패턴을 설명하기 위한 확대도이다.
도 5 는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 6 은 본 발명의 다른 실시 예에 따른 반도체 소자에 포함된 자기 메모리 패턴을 설명하기 위한 확대도이다.
도 7 은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8a 는 본 발명의 실시 예에 따른 반도체 소자의 제조 장치를 설명하기 위한 사시도이다.
도 8b 및 도 8c는 본 발명의 실시 예들에 따라 리액터 내에 기판들이 제공된 것을 설명하기 위한 단면도들이다.
도 9a 및 도 9b 는 본 발명의 실시 예에 따른 반도체 소자의 제조 장치에 포함된 히터 코일 및 자장 발생부의 동작 시간을 설명하기 위한 그래프들이다.
도 10 은 본 발명의 기술적 사상에 기초한 자기 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 11 은 본 발명의 기술적 사상에 기초한 자기 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 1 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2c 는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2a 를 참조하면, 기판(100) 상에 스위칭 유닛(switching unit)이 배치될 수 있다. 상기 스위칭 유닛은 전계 효과 트랜지스터 또는 다이오드 등일 수 있다. 상기 기판(100) 전면 상에 제1 층간 유전막(102)이 배치될 수 있다. 상기 제1 층간 유전막(102)은 상기 스위칭 유닛 상에 배치될 수 있다. 하부 콘택 플러그(104, lower contact plug)가 상기 제1 층간 유전막(102)을 관통하는 하부 콘택홀 내에 배치될 수 있다. 상기 하부 콘택 플러그(104)는 상기 스위칭 유닛의 일 단자와 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 스위칭 유닛이 다이오드인 경우에, 상기 스위칭 유닛의 적어도 일부는 상기 하부 콘택홀의 아랫부분을 채울 수 있다. 이 경우에, 상기 하부 콘택 플러그(104)는 상기 하부 콘택홀의 윗부분을 채울 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 제1 층간 유전막(102)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 하부 콘택 플러그(104)는 도펀트로 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등), 전이 금속(ex, 티타늄, 탄탈륨 등) 및/또는 금속-반도체 화합물(ex, 금속실리사이드 등) 등을 포함할 수 있다.
S100 단계에 따르면, 상기 기판(100) 상에 복수의 자기 메모리 패턴들(150)이 형성될 수 있다. 상기 자기 메모리 패턴들(150)은 상기 기판(100) 상에 서로 이격되어 배치되어, 서로 인접한 상기 자기 메모리 패턴들(150) 사이에 갭 영역들(gap regions)이 정의될 수 있다. 상기 갭 영역들의 간격은 일정할 수 있다. 예를 들어, 상기 갭 영역들의 간격은 약 30 nm 일 수 있다.
각각의 상기 자기 메모리 패턴들(150)은 기준 패턴(110), 자유 패턴(130), 및 상기 기준 패턴(110) 및 상기 자유 패턴(130) 사이에 개재된 터널 베리어 패턴(120)을 포함할 수 있다. 상기 기준 패턴(110)은 일 방향으로 고정된(fixed) 자화 방향을 가질 수 있다. 상기 자유 패턴(130)의 자화 방향은 상기 기준 패턴(110)의 자화 방향에 대하여 평행(parallel) 또는 반평행(anti-parallel)한 방향으로 변경이 가능하도록 설정(configured)될 수 있다.
일 실시 예에 따르면, 상기 기준 패턴(110), 상기 터널 베리어 패턴(120), 및 상기 자유 패턴(130)은 상기 제1 층간 유전막(102) 상에 차례로 적층될 수 있다. 반면, 도면에 도시된 바와는 달리, 상기 자유 패턴(130), 상기 터널 베리어 패턴(120), 및 상기 기준 패턴(110)이 상기 제1 층간 유전막(102) 상에 차례로 적층될 수 있다. 설명의 편의를 위해, 상기 기준 패턴(110), 상기 터널 베리어 패턴(120), 및 상기 자유 패턴(130)이 상기 기판(100) 상에 차례로 적층된 경우가 설명된다.
하부 전극(106)이 상기 자기 메모리 패턴(150) 및 상기 제1 층간 유전막(102) 사이에 개재될 수 있다. 상기 하부 전극(106)은 상기 하부 콘택 플러그(104)와 접촉할 수 있다. 상기 하부 전극(106)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 하부 전극(106)은 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄, 질화텅스텐 등)을 포함할 수 있다.
캡핑 패턴들(140)이 상기 자기 메모리 패턴들(150) 상에 배치될 수 있다. 상기 캡핑 패턴들(140)은 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 질화 탄탄륨(TaN), 또는 질화 티타늄(TiN) 중에서 적어도 어느 하나로 형성될 수 있다.
상기 하부 전극(106), 상기 자기 메모리 패턴(150), 및 캡핑 패턴(140) 은 상기 제1 층간 유전막(102) 상에 하부 전극막, 고정막, 터널 베리어막, 자유막, 및 캡핑막을 차례로 형성하고, 상기 캡핑막, 상기 자유막, 상기 터널 베리어막, 상기 고정막, 및 상기 하부 전극막을 차례로 패터닝하여 형성될 수 있다.
도 1 및 도 2b 를 참조하면, S120 단계에서는, 상기 자기 메모리 패턴들(150)에 자장 열처리 공정이 수행되고, 상기 기판(100) 상에 보호막(160)이 형성될 수 있다. 상기 자장 열처리 공정을 수행하는 것 및 상기 보호막(160)을 형성하는 것은 하나의 리액터(reactor) 내에서 동시에 수행되는 것이 바람직하다.
상기 보호막(160)은 상기 자기 메모리 패턴들(150)을 콘포말하게(conformally) 덮도록 형성될 수 있다. 이에 따라, 서로 인접한 상기 자기 메모리 패턴들(150) 사이의 상기 갭 영역들 내에 비어있는 공간이 정의될 수 있다. 상기 보호막(160)은 실리콘 질화막, 또는 알루미늄 산화막을 포함할 수 있다. 상기 보호막(160)의 두께는 약 5~10 nm 일 수 있다.
서로 인접한 상기 자기 메모리 패턴들(150) 사이의 상기 갭 영역들의 간격이 약 30nm 내외이고, 화학 기상 증착법(CVD)으로 상기 자기 메모리 패턴들(150)을 덮는 보호막이 형성되는 경우, 상기 갭 영역들의 간격이 좁아, 상기 화학 기상 증착법으로 형성된 상기 보호막은 상기 자기 메모리 패턴들(150)을 콘포말하게 덮지 못할 수 있다. 이로 인해, 상기 보호막(160)은 원자층 증착법(Atomic Layer Deposition)으로 형성될 수 있다. 상기 보호막(160)의 형성 방법이 도 3 을 더 참조하여 설명된다.
도 3 은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법에 따른 보호막의 형성 방법을 설명하기 위한 순서도이다.
도 3 을 참조하면, S210 단계에서는, 상기 자기 메모리 패턴들(150)을 갖는 상기 기판(100)이 제공된 상기 리액터 내에 소스 가스가 공급될 수 있다. 상기 소스 가스가 공급되어, 상기 자기 메모리 패턴들(150)을 콘포말하게 덮는 반응막이 형성될 수 있다. S220 단계에서는, 상기 반응막을 형성하지 않고, 잔존된 소스 가스가 퍼징될 수 있다. S230 단계에서는, 환원 가스가 상기 리액터 내에 공급될 수 있다. 공급된 상기 환원 가스는 상기 반응막과 반응하여 상기 보호막(160)을 형성할 수 있다. 예를 들어, 상기 환원 가스에 포함된 원소는 상기 반응막에 포함된 원소와 치환될 수 있다. S240 단계에서는, 상기 반응막과 반응하지 않고 잔존된 상기 환원 가스가 퍼징될 수 있다. 이와 함께, 상기 환원 가스와 상기 반응막의 반응에 의해 형성된 부산물 가스가 함께 퍼징될 수 있다. S250 단계에서는 원하는 두께의 보호막(160)이 형성되었는지 판단하여, 상술된 S210~240 단계를 반복할 수 있다.
예를 들어, 상기 보호막(160)이 알루미늄 산화막으로 형성되는 경우, 상기 소스 가스는 트리아이소부틸 알루미늄(Triisobutyl aluminum), 디메틸 알루미늄 수소화물(dimethyl aluminum hybrid), 트리메틸 알루미늄(trimethyl aluminum), 또는 디메틸에틸-아민 알란(dimethyethyl-amine alane) 중에서 적어도 어느 하나를 포함할 수 있다. 이 경우, 상기 환원 가스는 아연 가스, 구리 가스, 텅스텐 가스, 환원기인 -H 를 포함하는 기체, 사염화 티탄(Titanium tetrachloride), 육불화 텅스텐(Tungsten hexafluoride), 또는 염화 구리(copper chloride) 중에서 적어도 어느 하나를 포함할 수 있다.
예를 들어, 상기 보호막(160)이 실리콘 질화막으로 형성되는 경우, 상기 실리콘 소스 가스는 사염화 규소(Silicon tetrachloride), 디클로로실란(Dichlorosilane), 또는 헥사크로로디실란(hexaclorodisilane) 중에서 적어도 어느 하나를 포함할 수 있다. 이 경우, 상기 환원 가스는 암모니아 또는 하이드라진(hydrazine) 중에서 적어도 어느 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 자장 열처리 공정의 자장 방향(B1)은 상기 기판(100)의 상부면과 평행할 수 있다. 이 경우, 상기 자기 메모리 패턴들(150)에 포함된 자유 패턴(130) 및 상기 기준 패턴(110)의 자화 방향들은 상기 기판(100)의 상부면과 평행할 수 있다. 상기 자기 메모리 패턴(150a)에 프로그램 전류가 흐르는 경우, 상기 자유 패턴(130) 및 상기 기준 패턴(110)의 자화 방향들과 상기 프로그램 전류가 흐르는 방향은 직각으로 교차할 수 있다.
상기 자장 열처리 공정이 수행되는 동안, 상기 자장 방향(B1)은 일정할 수 있다. 상기 자장 열처리 공정에 의해, 상기 자기 메모리 패턴들(150)에 포함된 자유 패턴들(130)의 자화 방향이 일 방향으로 정렬될 수 있다. 예를 들어, 상기 자유 패턴들(130)의 자화 방향은 상기 자장 열처리 공정의 상기 자장의 방향(B1)과 서로 평행(parallel)하도록 정렬될 수 있다. 이에 따라, 상기 자유 패턴들(130)의 자화 방향은 상기 기판(100)에 평행할 수 있다.
상기 자장 열처리 공정에 의해, 상기 기준 패턴(110) 및 자유 패턴(130)에 포함된 강자성 물질막들이 결정화될 수 있다. 이를 도 4 를 참조하여 설명한다.
도 4 는 본 발명의 일 실시 예에 따른 반도체 소자에 포함된 자기 메모리 패턴을 설명하기 위한 것으로, 도 2a 를 를 참조하여 설명된 자기 메모리 패턴(150)을 확대한 도면이다.
도 4 를 참조하면, 상기 기준 패턴(110)은 고정 패턴(112, pinning pattern), 및 상기 고정 패턴(112)과 상기 터널 베리어 패턴(120) 사이에 개재된 주 피고정 패턴(118, main pinned pattern)을 포함할 수 있다. 상기 기준 패턴(110)은 보조 피고정 패턴(114, assistant pinned pattern) 및 교환 결합 패턴(116, exchange coupling pattern)을 더 포함할 수 있다. 상기 보조 피고정 패턴(114)은 상기 고정 패턴(112) 및 상기 주 피고정 패턴(118) 사이에 개재될 수 있으며, 상기 교환 결합 패턴(116)은 상기 주 피고정 패턴(118) 및 보조 피고정 패턴(114) 사이에 개재될 수 있다.
상기 보조 피고정 패턴(114)의 자화방향은 상기 고정 패턴(112)에 의하여 고정될(fixed) 수 있다. 상기 교환 결합 패턴(116)은 상기 보조 피고정 패턴(114)의 자화방향 및 상기 주 피고정 패턴(118)의 자화방향을 서로 반평행(anti-parallel)하게 결합시킬 수 있다. 따라서, 상기 주 피고정 패턴(118)의 자화방향은 상기 고정 패턴(112), 보조 피고정 패턴(114) 및 교환 결합 패턴(116)에 의하여 일 방향으로 고정될(fixed)될 수 있다. 상기 주 피고정 패턴(118)은 상기 터널 배리어 패턴(120)에 인접하다. 이로써, 상기 주 피고정 패턴(118)의 자화방향은 상기 자기 메모리 패턴의 상기 기준 패턴(110)의 고정된 자화방향에 해당에 해당한다.
일 실시예에 따르면, 상기 보조 피고정 패턴(114) 및 교환 결합 패턴(116)이 생략될 수 있으며, 이 경우 상기 주 피고정 패턴(118)이 상기 고정 패턴(112)에 직접 접촉될 수도 있다.
상기 고정 패턴(112)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예컨대, 상기 고정 패턴(112)은 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 또는 불화망간(MnF) 등에서 적어도 하나를 포함할 수 있다.
상기 주 피고정 패턴(118)은 강자성 물질을 포함할 수 있다. 예컨대, 상기 주 피고정 패턴(118)은 CoFeB(cobalt-iron-boron), CoFe(cobalt-iron), NiFe(nickel-iron), CoFePt(cobalt-iron-platinum), CoFePd(cobalt-iron-palladium), CoFeCr(cobalt-iron-chromium), CoFeTb(cobalt-iron-terbium), 또는 CoFeNi(cobalt-iron-nickel) 등에서 적어도 하나를 포함할 수 있다.
상기 보조 피고정 패턴(114)은 강자성 물질을 포함할 수 있다. 예컨대, 상기 보조 피고정 패턴(114)은 CoFeB(cobalt-iron-boron), CoFe(cobalt-iron), NiFe(nickel-iron), CoFePt(cobalt-iron-platinum), CoFePd(cobalt-iron-palladium), CoFeCr(cobalt-iron-chromium), CoFeTb(cobalt-iron-terbium), 또는 CoFeNi(cobalt-iron-nickel) 등에서 적어도 하나를 포함할 수 있다. 상기 교환 결합 패턴(116)은 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 등에서 적어도 하나를 포함할 수 있다.
상기 자유 패턴(130)은 강자성 물질을 포함할 수 있다. 예를 들어, 상기 자유 패턴(130)은 상기 주 피고정 패턴(118)과 동일한 물질을 포함할 수 있다.
상기 터널 배리어 패턴(120)은 스핀 확산 길이(spin diffusion distance) 보다 얇은 두께를 가질 수 있다. 상기 터널 배리어 패턴(120)은 유전 물질을 포함할 수 있다. 예컨대, 상기 터널 배리어 패턴(120)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 주 피고정 패턴(118) 및 상기 자유 패턴(130)은 상기 터널 베리어 패턴(120)과 접촉할 수 있고, 상기 주 피고정 패턴(118) 및 상기 자유 패턴(130)은 비정질 상태의 강자성 물질로 형성될 수 있다. 이 경우, 상기 자장 열처리 공정에 의해, 상기 주 피고정 패턴(118) 및 상기 자유 패턴(130)은 상기 터널 베리어 패턴(120)을 시드막(seed layer)으로 사용하여 결정화될 수 있다. 예를 들어, 상기 터널 베리어 패턴(120)이 MgO 를 포함하고, 상기 주 피고정 패턴(118) 및 상기 자유 패턴(130)이 CoFeB 을 포함하는 경우, 상기 주 피고정 패턴(118) 및 상기 자유 패턴(130)의 [001] 면들이 상기 터널 베리어 패턴(120)의 [001] 면과 평행하도록, 상기 주 피고정 패턴(118) 및 상기 자유 패턴(130)이 결정화될 수 있다. 이로 인해, 상기 주 피고정 패턴(118), 상기 터널 베리어 패턴(120), 및 상기 자유 패턴(130)은 서로 동일한 격자 구조를 가질 수 있다. 이에 따라, 캐리어(전자 또는 홀)들이 상기 터널 베리어 패턴(120)을 관통하여, 상기 주 피고정 패턴(118) 및 상기 자유 패턴(130) 사이를 용이하게 이동할 수 있어, 자기 메모리 셀의 자기 저항비가 향상될 수 있다. 따라서, 고 신뢰성의 반도체 소자가 구현될 수 있다.
상술된 바와 같이, 상기 자장 열처리 공정 및 상기 보호막의 형성 공정은 상기 리액터 내에서 동시에 수행될 수 있다. 이로 인해, 상기 자장 열처리 및 상기 보호막의 형성 공정을 따로 수행하는 것과 비교하여 공정 시간이 단축되어, 반도체 소자의 제조기간이 단축될 수 있고, 반도체 소자의 생산량이 증가될 수 있다.
계속해서, 도 1 및 도 2c 를 참조하면, S130 단계에서는 상기 자장 열처리 공정 및 상기 보호막 형성 공정 후에, 상기 기판(100) 상에 제2 층간 유전막(170)이 형성될 수 있다. 상기 제2 층간 유전막(170)은 상기 갭 영역들 내에 상기 보호막(160)으로 둘러싸인 공간을 채울 수 있다. 상기 제2 층간 유전막(170)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 제2 층간 유전막(170)은 화하 기상 증착법으로 형성될 수 있다. 이 경우, 상기 제1 층간 절연막(170)은 상기 갭 영역들 내에 상기 보호막(160)으로 둘러싸인 공간을 완전히 채우지 못할 수 있다. 이 경우, 도면에 도시하지 않았으나, 상기 제2 층간 유전막(170)은 상기 갭 영역들 내에 형성된 보이드 및/또는 심(Seam)을 포함할 수 있다.
상술된 자기 메모리 패턴의 동작 방법을 설명한다. 상기 자유 패턴(130)의 자화방향은 상기 자기 메모리 패턴을 관통하는 프로그램 전류 내 전자들의 스핀 전송 토크(spin transfer torque)에 의하여 변경될 수 있다. 이때, 상기 자유 패턴(130)은 논리 데이터를 저장하는 요소로서 작용될 수 있다. 예컨대, 상기 자유 패턴(130)의 자화방향이 상기 기준 패턴(110)의 자화방향과 반평행한(anti-parallel) 경우에, 프로그램 전류는 상기 자유 패턴(130) 으로부터 상기 기준 패턴(110)을 향하여 공급될 수 있다. 즉, 상기 프로그램 전류 내 전자들은 상기 기준 패턴(110) 으로부터 상기 자유 패턴(130)을 향하여 공급될 수 있다. 상기 프로그램 전류 내 전자들은 메이저 전자들(major electrons) 및 마이너 전자들(minor electrons)을 포함할 수 있다. 상기 메이저 전자들은 상기 기준 패턴(110)의 자화방향과 평행한 스핀들을 가질 수 있으며, 상기 마이너 전자들은 상기 기준 패턴(110)의 자화방향과 반평행한 스핀들을 가질 수 있다. 상기 메이저 전자들이 상기 자유 패턴(130) 내에 축적되고, 축적된 메이저 전자들의 스핀 토크에 의하여 상기 자유 패턴(130)의 자화방향이 상기 기준 패턴(110)의 자화방향과 평행하도록 변경될 수 있다.
이와는 다르게, 상기 자유 패턴(130)의 자화방향과 상기 기준 패턴(110)의 자화방향이 평행한 경우에, 프로그램 전류는 상기 기준 패턴(110)으로부터 상기 자유 패턴(130)을 향하여 공급될 수 있다. 즉, 상기 프로그램 전류 내 전자들은 상기 자유 패턴(130)으로부터 상기 기준 패턴(110)을 향하여 공급될 수 있다. 프로그램 전류 내 전자들 중에서 상기 기준 패턴(110)의 자화방향과 반평행한 마이너 전자들은 상기 기준 패턴(110)의 자화방향에 의하여 반사될 수 있다. 반사된 마이너 전자들은 상기 자유 패턴(130) 내에 축적될 수 있다. 축적된 마이너 전자들의 스핀 토크에 의하여 상기 자성 패턴(130)의 자화방향이 상기 기준 패턴(110)의 자화방향과 반평행 하도록 변경될 수 있다.
상술된 본 발명의 일 실시 예에서는 상기 자장 열처리의 자장 방향(B1)이 상기 기판(100)의 상부면과 평행하였다. 이와는 달리, 상기 자장 열처리의 자장 방향은 상기 기판(100)의 상부면과 수직(vertical)할 수 있다. 이를, 도 5 및 도 6 을 참조하여 설명한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 5 는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이고, 도 6 은 본 발명의 다른 실시 예에 따른 반도체 소자에 포함된 자기 메모리 패턴을 설명하기 위한 것으로, 도 5 를 를 참조하여 설명되는 자기 메모리 패턴(150a)을 확대한 도면이다.
도 5 및 도 6 을 참조하면, 도 1, 및 도 2a 내지 도 2c 를 참조하여 설명된 기판(100), 제1 층간 유전막(102), 하부 콘택 플러그(104), 및 하부 전극(106)이 제공될 수 있다.
상기 제1 층간 유전막(102) 상에 복수의 자기 메모리 패턴들(150a)이 형성될 수 있다. 상기 자기 메모리 패턴(150a) 및 상기 하부 콘택 플러그(104) 사이에 상기 하부 전극(106)이 개재될 수 있다. 상기 자기 메모리 패턴들(150a)은 상기 기판(100) 상에 서로 이격되어 배치되어, 서로 인접한 상기 자기 메모리 패턴들(150a) 사이에 갭 영역들이 정의될 수 있다. 각각의 상기 자기 메모리 패턴들(150a)은 기준 패턴(110a), 자유 패턴(130a), 및 상기 기준 패턴(110a) 및 상기 자유 패턴(130a) 사이에 개재된 터널 베리어 패턴(120a)을 포함할 수 있다. 상기 기준 패턴(110a)은 일 방향으로 고정된(fixed) 자화 방향을 가질 수 있다. 상기 자유 패턴(130a)의 자화 방향은 상기 기준 패턴(110a)의 자화 방향에 대하여 평행(parallel) 또는 반평행(anti-parallel)한 방향으로 변경이 가능하도록 설정될 수 있다.
상기 자기 메모리 패턴들(150a)에 자장 열처리 공정이 수행되고, 이와 동시에 상기 기판(100) 상에 상기 자기 메모리 패턴(150a)을 덮는 보호막(160a)이 형성될 수 있다. 도 4를 참조하여 설명된 것과 같이, 상기 보호막(160a)은 원자층 증착법(ALD)으로 형성되어, 상기 자기 메모리 패턴(150a)을 콘포말하게 덮을 수 있다.
일 실시 예에 따르면, 상기 자장 열처리 공정의 자장 방향(B2)은 상기 기판(100)의 상부면과 수직(vertical)할 수 있다. 이 경우, 상기 자기 메모리 패턴들(150a)에 포함된 자유 패턴(130a) 및 상기 기준 패턴(110a)의 자화 방향들은 상기 기판(100)의 상부면과 수직할 수 있다. 상기 자기 메모리 패턴(150a)에 프로그램 전류가 흐르는 경우, 상기 자유 패턴(130a) 및 상기 고정 패턴(110a)의 자화 방향들과 상기 프로그램 전류가 흐르는 방향은 평행 또는 반평행할 수 있다.
상기 자장 열처리 공정이 수행되는 동안, 상기 자장 방향(B2)은 일정할 수 있다. 상기 자장 열처리 공정에 의해, 상기 자기 메모리 패턴들(150a)에 포함된 자유 패턴들(130a)의 자화 방향이 일 방향으로 정렬될 수 있다. 예를 들어, 상기 자유 패턴들(130a)의 자화 방향은 상기 자장 열처리 공정의 상기 자장의 방향(B2)과 서로 평행(parallel)하도록 정렬될 수 있다. 이에 따라, 상기 자유 패턴들(130a)의 자화 방향은 상기 기판(100)에 수직할 수 있다.
상기 자유 패턴(130a)은 도 4 를 참조하여 설명된 강자성 물질을 포함할 수 있고, 상기 터널 베리어 패턴(120a)은 도 4 를 참조하여 설명된 터널 베리어 패턴(120)과 동일한 물질을 포함할 수 있다.
상기 기준 패턴(110a)은 고정 패턴(112a, pinning pattern), 및 상기 고정 패턴(112a)과 상기 터널 베리어 패턴(120a) 사이에 개재된 주 피고정 패턴(118a, main pinned pattern)을 포함할 수 있다. 상기 기준 패턴(110)은 보조 피고정 패턴(114a, assistant pinned pattern) 및 교환 결합 패턴(116a, exchange coupling pattern)을 더 포함할 수 있다. 상기 보조 피고정 패턴(114)a은 상기 고정 패턴(112a) 및 상기 주 피고정 패턴(118a) 사이에 개재될 수 있으며, 상기 교환 결합 패턴(116a)은 상기 주 피고정 패턴(118a) 및 보조 피고정 패턴(114a) 사이에 개재될 수 있다.
상기 보조 피고정 패턴(114a)의 자화방향은 상기 고정 패턴(112a)에 의하여 고정될(fixed) 수 있다. 상기 교환 결합 패턴(116a)은 상기 보조 피고정 패턴(114a)의 자화방향 및 상기 주 피고정 패턴(118a)의 자화방향을 서로 반평행(anti-parallel)하게 결합시킬 수 있다. 따라서, 상기 주 피고정 패턴(118a)의 자화방향은 상기 고정 패턴(112a), 보조 피고정 패턴(114a) 및 교환 결합 패턴(116a)에 의하여 일 방향으로 고정될(fixed)될 수 있다.
상기 고정 패턴(112a)은 반강자성 물질로 형성될 수 있고, 상기 보조 피고정 패턴(114a), 및 상기 주 피고정 패턴(118a)은 강자성 물질로 형성될 수 있다. 상기 교환 결합 패턴(116a)은 도 2b 및 도 4 를 참조하여 설명된 교환 결합 패턴(116)과 동일한 물질을 포함할 수 있다.
상기 터널 베리어 패턴(120a)과 접촉하는 상기 주 피고정 패턴(118a) 및 상기 자유 패턴(130a)은, 비정질 상태의 강자성 물질을 포함할 수 있다. 이 경우, 상기 자장 열처리 공정에 의해, 상기 주 피고정 패턴(118a) 및 상기 자유 패턴(130a)은 상기 터널 베리어 패턴(120a)을 시드막(seed layer)으로 사용하여 결정화될 수 있다.
이후, 도 2c 를 참조하여 설명된 것과 같이, 제2 층간 유전막(170)이 상기 보호막(160) 및 상기 자기 메모리 패턴들(150a) 상에 형성될 수 있다.
상술된 본 발명의 실시 예들에서는 보호막이 자기 메모리 패턴들을 콘포말하게 덮었다. 이와는 달리, 보호막은 서로 인접한 상기 자기 메모리 패턴들 사이의 갭 영역들을 완전히 채울 수 있다. 이를, 도 7 을 참조하여 설명한다.
본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 7 은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7 을 참조하면, 도 1, 및 도 2a 내지 도 2c 를 참조하여 설명된 기판(100), 제1 층간 유전막(102), 하부 콘택 플러그(104), 및 하부 전극(106)이 제공될 수 있다.
상기 제1 층간 유전막(102) 상에 적층된 기준 패턴(110b), 터널 베리어 패턴120b), 및 자유 패턴(130b)를 포함하는 자기 메모리 패턴들(150b)이 형성될 수 있다. 상기 자기 메모리 패턴들(150b) 및 상기 하부 콘택 플러그(104) 사이에 상기 하부 전극(106)이 개재될 수 있다. 서로 인접한 상기 자기 메모리 패턴들(150b) 사이에 갭 영역들이 정의될 수 있다. 상기 자기 메모리 패턴들(150b)은 도 2a 및 도 4 를 참조하여 설명된 자기 메모리 패턴들(150)일 수 있다. 이와는 달리, 상기 자기 메모리 패턴들(150b)은 도 5 및 도 6 을 참조하여 설명된 자기 메모리 패턴들(150a)일 수 있다.
상기 자기 메모리 패턴들(150b)에 자장 열처리 공정이 수행되고, 상기 기판(100) 상에 보호막(162)이 형성될 수 있다. 상기 자장 열처리 공정을 수행하는 것 및 상기 보호막(162)을 형성하는 것은 하나의 리액터(reactor) 내에서 동시에 수행될 수 있다. 도 2a 를 참조하여 설명된 것과 같이, 상기 자장 열처리 공정의 자장 방향은 상기 기판(100)의 상부면과 평행할 수 있다. 이와는 달리, 도 5 를 참조하여 설명된 것과 같이, 상기 자장 열처리 공정의 자장 방향은 상기 기판(100)이 상부면과 수직할 수 있다.
상기 보호막(162)은 상기 갭 영역들을 완전히 채울 수 있다. 상기 보호막(162)은 도 3 을 참조하여 설명된 것과 같이, 원자층 증착법(ALD)으로 형성될 수 있다. 이로 인해, 상기 갭 영역들은 보이드 및/또는 심(seam) 없이 안정적으로 상기 보호막(162)에 의해 채워질 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 장치가 설명된다.
도 8a 는 본 발명의 실시 예에 따른 반도체 소자의 제조 장치를 설명하기 위한 사시도이다. 인식의 편의를 위해, 도 8a 에서 후술되는 자장 발생부의 일부분을 생략하여 도시하였다. 도 8b 및 도 8c는 본 발명의 실시 예들에 따라 리액터 내에 기판들이 제공된 것을 설명하기 위한 것으로, 본 발명의 실시 예에 따른 반도체 소자의 제조 장치의 단면도들이다.
도 8a, 도 8b 및 도 8c 를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 제조 장치(200)는 리액터(210, reactor), 상기 리액터(210)를 감싸는 히터 코일(220, heater coil), 상기 히터 코일(220)을 감싸는 자장 발생부(230), 가스 주입구(212), 및 가스 배출구(214)를 포함할 수 있다.
상기 리액터(210)는 자기 메모리 패턴들(MP)을 포함하는 기판(100)을 포함할 수 있다. 상기 자기 메모리 패턴들(MP)은 상술된 본 발명의 실시 예들에 따른 자기 메모리 패턴들일 수 있다. 상기 리액터(210) 내에 복수의 상기 기판들(100)이 제공될 수 있다. 상기 기판들(100)은 상기 리액터(210) 내에 서로 평행하게 배치될 수 있다. 일 실시 예에 따르면, 도 8b 에 도시되는 바와 같이, 상기 기판들(100)은 지지대(216)에 의해 고정되어, 상기 기판들(100)의 상부면들이 지표면과 평행하도록 상기 리액터(210) 내에 제공될 수 있다. 이와는 달리, 일 실시 예에 따르면, 도 8c 에 도시되는 바와 같이, 상기 기판들(100)은 지지대(218)에 의해 고정되어, 상기 리액터(210) 내에 제공된 상기 기판들(100)의 상부면들이 지표면과 수직하도록 배치될 수 있다.
상기 히터 코일(220)은 상기 기판들(100) 상에 형성된 상기 자기 메모리 패턴들(MP)에 열을 공급할 수 있다. 예를 들어, 상기 히터 코일(220)은 약 200℃~ 400℃의 열을 상기 자기 메모리 패턴들(MP)에 공급할 수 있다. 도 4 및 도 6을 참조하여 설명된 것과 같이, 상기 자기 메모리 패턴(MP)의 자유 패턴 및 기준 패턴이 비정질 상태의 강자성 물질을 포함하는 경우, 상기 히터 코일(220)에서 공급되는 열에 의해, 상기 비정질 상태의 강자성 물질은 터널 베리어 패턴을 시드막으로 사용하여 결정화될 수 있다.
상기 자장 발생부(230)는 상기 자기 메모리 패턴들(MP)에 자기장을 공급할 수 있다. 상기 자장 발생부(230)에서 공급되는 상기 자기장의 자속밀도는 약 10,000G 일 수 있다. 일 실시 예에 따르면, 상기 자기장의 방향은 상기 기판들(100)의 상부면에 수직할 수 있다. 이와는 달리, 상기 자기장의 방향은 상기 기판들(100)의 상부면과 평행할 수 있다. 상기 자장 발생부(230)는 영구 자석, 전자석, 또는 초전도 자석 중에서 적어도 어느 하나를 포함할 수 있다. 도 4 및 도 6 을 참조하여 설명된 것과 같이, 상기 자기 메모리 패턴들(MP)이 자유 패턴들을 포함하는 경우, 상기 자장 발생부(230)에서 발생된 상기 자기장에 의해, 상기 자유 패턴들의 자화 방향이 일 방향으로 정렬될 수 있다.
상기 히터 코일(220)이 상기 자기 메모리 패턴들(MP)에 열을 공급하는 동안, 상기 자장 발생부(230)는 상기 자기 메모리 패턴들(MP)에 자기장을 공급할 수 있다. 이로 인해, 상기 자기 메모리 패턴들(MP)에 도 2b, 도 5, 및 도 7 을 참조하여 설명된 자장 열처리가 수행될 수 있다.
상기 가스 주입구(212)를 통해, 상기 자기 메모리 패턴들(MP)에 보호막을 형성하기 위한 소스 가스 및 환원 가스가 상기 리액터(210) 내에 공급될 수 있다. 상기 보호막은 도 2b, 도 5, 또는 도 7 중에서 어느 하나를 참조하여 설명된 보호막일 수 있다. 상기 소스 가스 및 상기 환원 가스는 도 3 을 참조하여 설명된 소스 가스 및 환원 가스일 수 있다. 상기 가스 배출구(214)를 통해, 상기 소스 가스 및 환원 가스가 상기 리액터(210) 외부로 배출될 수 있다.
상기 소스 및 환원 가스들의 반응에 의해, 원자층 증착법(ALD)으로 상기 보호막이 형성될 수 있다. 예를 들어, 상기 자기 메모리 패턴들(MP)을 갖는 상기 기판들(100)이 제공된 상기 리액터(210) 내에, 상기 가스 주입구(212)를 통해 상기 소스 가스가 공급될 수 있다. 상기 소스 가스가 공급되어, 상기 자기 메모리 패턴들(MP)을 콘포말하게 덮는 반응막이 형성될 수 있다. 상기 반응막을 형성하지 않고, 잔존된 소스 가스가 상기 가스 배출구(214)를 통해 상기 리액터(210) 외부로 배출될 수 있다. 상기 가스 주입구(212)를 통해 상기 환원 가스가 상기 리액터(210) 내에 공급될 수 있다. 공급된 상기 환원 가스는 상기 반응막과 반응하여 상기 보호막을 형성할 수 있다. 상기 반응막과 반응하지 않고 잔존된 상기 환원 가스가 상기 가스 배출구(214)를 통해 상기 리액터(210) 외부로 배출될 수 있다. 이와 함께, 상기 환원 가스와 상기 반응막의 반응에 의해 형성된 부산물 가스가 상기 가스 배출구(214)를 통해 배출될 수 있다.
상기 히터 코일(220) 및 상기 자장 발생부(230)가 상기 자기 메모리 패턴들(MP)에 열 및 자장을 공급하는 동안, 상기 소스 및 환원 가스들이 상기 가스 주입구(212)를 통해 상기 리액터(210) 내로 주입되고 상기 가스 배출구(214)를 통해 상기 리액터(210) 외부로 배출될 수 있다. 이로 인해, 상기 보호막의 형성 공정, 상기 자기 메모리 패턴(MP)에 열을 공급하는 공정, 및 상기 자기 메모리 패턴(MP)에 자기장을 인가하는 공정은 상기 리액터(210) 내에서 동시에 수행될 수 있다.
상기 히터 코일(220) 및 상기 자장 발생부(230)의 동시에 동작하는 구간(period)을 포함할 수 있다. 이를 도 9a 및 도 9b 를 참조하여 설명한다.
도 9a 및 도 9b 는 본 발명의 실시 예에 따른 반도체 소자의 제조 장치에 포함된 히터 코일 및 자장 발생부의 동작 시간을 설명하기 위한 그래프들이다.
도 8a 및 도 9a 를 참조하면, 가로축은 시간을 나타내고, 좌측 세로축은 온도를 나타내고, 우측 세로축은 자기장의 세기를 나타낸다. 도 9a 에서 T 는 시간에 따른 온도의 변화를 나타낸다. 도 9a 에서 B1, B2, 및 B3 는 시간에 따른 자기장의 세기의 변화를 나타낸다. 상기 히터 코일(220)은 기준 온도(Ts)의 열을 자기 메모리 패턴들에 공급할 수 있다. 상기 자장 발생부(230)는 기준 자기장(Bs)을 자기 메모리 패턴들에 공급할 수 있다. B1 에 따르면, 상기 히터 코일(220) 및 자장 발생부(230)의 동작 시작 및 동작 종료 시간은 서로 동일할 수 있다. 이에 따라, 상기 히터 코일(220) 및 자장 발생부(230)는 서로 동일한 동작시간을 가질 수 있다. B2 에 따르면, 상기 자장 발생부(230)의 동작 시작시간은 상기 히터 코일(220)의 동작 시작시간보다 느릴 수 있고, 상기 히터 코일(220) 및 상기 자장 발생부(230)의 동작 종료시간은 서로 동일할 수 있다. B3 에 따르면, 상기 히터 코일(220)의 동작 시작시간은 상기 자장 발생부(230)의 동작 시작시간은 서로 동일할 수 있고, 상기 자장 발생부(230)의 동작 종료시간은 상기 히터 코일(220)의 동작 종료시간보다 빠를 수 있다. B2, 및 B3 에 따르면, 상기 자장 발생부(230)의 동작 시간은 상기 히터 코일(220)의 동작 시간보다 짧을 수 있다.
도 8a 및 도 9b 를 참조하면, 가로축은 시간을 나타내고, 좌측 세로축은 온도를 나타내고, 우측 세로축은 자기장의 세기를 나타낸다. 도 9b 에서 B 는 시간에 따른 자기장의 세기의 변화를 나타낸다. 도 9a 에서 T1, T2, 및 T3 는 시간에 따른 온도의 변화를 나타낸다. 상기 히터 코일(220)은 기준 온도(Ts)의 열을 자기 메모리 패턴들에 공급할 수 있다. 상기 자장 발생부(230)는 기준 자기장(Bs)을 자기 메모리 패턴들에 공급할 수 있다. T1 에 따르면, 상기 히터 코일(220) 및 자장 발생부(230)의 동작 시작 및 동작 종료 시간은 서로 동일할 수 있다. 이에 따라, 상기 히터 코일(220) 및 자장 발생부(230)는 서로 동일한 동작시간을 가질 수 있다. T2 에 따르면, 상기 히터 코일(220)의 동작 시작시간은 상기 자장 발생부(230)의 동작 시작시간보다 느릴 수 있고, 상기 히터 코일(220) 및 상기 자장 발생부(230)의 동작 종료시간은 서로 동일할 수 있다. T3 에 따르면, 상기 히터 코일(220)의 동작 시작시간은 상기 자장 발생부(230)의 동작 시작시간은 서로 동일할 수 있고, 상기 히터 코일(220)의 동작 종료시간은 상기 자장 발생부(230)의 동작 종료시간보다 빠를 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 10 은 본 발명의 기술적 사상에 기초한 자기 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 14 을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 및/또는 상변화 기억 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 11 은 본 발명의 기술적 사상에 기초한 자기 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 11 을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 기준 패턴 120: 터널 베리어 패턴
130: 자유 패턴 150: 자기 메모리 패턴

Claims (10)

  1. 서로 이격된 자기 메모리 패턴들을 기판 상에 형성하되, 각각의 상기 자기 메모리 패턴들은 상기 기판 상에 차례로 적층된 자유패턴, 터널 베리어 패턴, 및 기준 패턴을 포함하는 것; 및
    상기 자기 메모리 패턴들에 자장 열처리 공정을 수행하는 것, 및 상기 자기 메모리 패턴들 상에 보호막을 형성하는 것은 하나의 리액터(reactor) 내에서 동시에 수행되는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 자장 열처리에 의해, 상기 자기 메모리 패턴들에 포함된 상기 자유 패턴들의 자화 방향은 정렬되는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 자유 패턴은 비정질 상태의 강자성막으로 형성되고,
    상기 기준 패턴은 비정질 상태의 강자성막으로 형성된 피고정 패턴(pinned layer)을 포함하고,
    상기 자장 열처리 공정을 수행하는 것은, 상기 터널 베리어 패턴을 시드막(seed layer)으로 사용하여, 상기 자유 패턴 및 상기 피고정 패턴을 결정화하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 터널 베리어 패턴의 [001] 면은 상기 자유 패턴 및 상기 피고정 패턴의 [001]면들과 서로 평행한 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 자장의 방향은 상기 기판의 상부면과 평행하고,
    상기 자유 패턴 및 상기 기준 패턴의 자화 방향은 상기 기판의 상부면과 평행한 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 자장의 방향은 상기 기판의 상부면과 수직하고,
    상기 자유 패턴 및 상기 기준 패턴의 자화 방향은 상기 기판의 상부면과 수직한 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 보호막은 상기 자기 메모리 패턴들 상에 콘포말하게(conformally) 형성되어, 서로 인접한 상기 자기 메모리 패턴들 사이에 상기 보호막으로 둘러싸인 비어있는 공간이 정의되는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 보호막은 원자층 증착법(ALD)으로 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  9. 자기 메모리 패턴들을 포함하는 기판이 제공되는 리액터(reactor);
    상기 리액터를 감싸고, 상기 자기 메모리 패턴들에 열을 공급하는 히터 코일;
    상기 히터 코일을 감싸고, 상기 자기 메모리 패턴들에 자기장을 공급하는 자장 발생부; 및
    상기 자기 메모리 패턴들 상에 보호막을 형성하기 위한 반응 가스를 공급하는 가스 주입구를 포함하는 반도체 소자의 제조 장치.
  10. 제9 항에 있어서,
    상기 반응 가스를 배출하는 가스 배출구를 더 포함하되,
    상기 보호막을 형성하는 것은,
    상기 가스 주입구를 통해 소스 가스를 공급하는 것;
    상기 소스 가스를 상기 가스 배출구로 배출하는 것; 및
    상기 가스 주입구를 통해 환원 가스를 공급하여, 상기 소스 가스 및 상기 환원 가스를 서로 반응시키는 것을 포함하되,
    상기 히터 코일 및 상기 자장 발생부가 상기 자기 메모리 패턴들에 상기 열 및 상기 자장을 공급하는 동안, 및 상기 소스 가스 및 상기 환원 가스가 공급되는 반도체 소자의 제조 장치.
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