JP2015211223A - 半導体素子及び磁気記憶素子の製造方法 - Google Patents

半導体素子及び磁気記憶素子の製造方法 Download PDF

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Abstract

【課題】導電層をパターニングする時、発生する蝕刻副産物の再蒸着現象を削減できる半導体素子の製造方法を提供する。
【解決手段】基板の上に導電ピラーを形成し、前記導電ピラー間に順に犠牲層及びモールディング構造体を形成し、前記モールディング構造体の上に前記導電ピラーと連結される導電層を形成し、前記犠牲層を除去してエアーギャップを形成し、前記モールディング構造体を除去して延長されたエアーギャップを形成し、前記導電層をパターニングして前記延長されたエアーギャップを露出する。
【選択図】図１

Description

本発明は半導体素子及び磁気記憶素子に係り、より詳細には、複数の導電層をパターニングする工程を含む半導体素子及び磁気記憶素子の製造方法に関する。
電子機器の高速化、低消費電力化の要請に伴い、これに内装される半導体記憶素子もやはり速い読出し／書込み動作、及び／又は、低い動作電圧が要求されている。このような要求を充足させる一つの方案としては磁気記憶素子が提案された。磁気記憶素子は高速に動作でき、また不揮発性特性を有するので、次世代の記憶素子として注目を浴びている。
このような趨勢に合わせて、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の次世代半導体メモリ素子が開発されている。このような次世代半導体メモリ素子を構成する物質は電流又は電圧によって、その抵抗値が変わり、電流又は電圧供給が中断されても抵抗値をそのまま維持する特性を有する。
半導体装置の高集積化に伴い、このような抵抗メモリ素子に対しても高集積化が要求されている。
米国特許第７，９３２，５１３号公報 米国特許第７，０４５，３６８号公報 米国特許第６，８２２，２７８号公報 米国特許第６，３９１，６５８号公報
本発明の実施形態が達成しようとする一技術的課題は、導電層をパターニングする時、発生する蝕刻副産物の再蒸着現象を削減できる製造方法を提供することにある。本発明の実施形態が達成しようとする他の技術的課題は、蝕刻副産物の再蒸着による導電層間の短絡を防止できる製造方法を提供することにある。
上述した技術的課題を解決するための半導体素子の製造方法は、基板の上に導電ピラーを形成する段階と、前記導電ピラー間に順に犠牲層及びモールディング構造体を形成する段階と、前記モールディング構造体の上に前記導電ピラーと連結される導電層を形成する段階と、前記犠牲層を除去してエアーギャップを形成する段階と、前記モールディング構造体を除去して延長されたエアーギャップを形成する段階と、前記導電層をパターニングして前記延長されたエアーギャップを露出させる段階と、を含む。
前記基板は、セルアレイ領域及び周辺回路領域を含み、前記モールディング構造体は、前記セルアレイ領域と前記周辺回路領域との間に位置する経路を通じて除去され得る。
前記セルアレイ領域は、前記周辺回路領域と接する第１乃至第４エッジを含み、前記経路は、前記第１乃至第４エッジの中で少なくとも１つを横切り得る。
前記モールディング構造体は、前記導電層を形成した後に除去されることができる。
前記モールディング構造体を除去する段階は、前記セルアレイ領域を覆い、前記周辺回路領域を露出するマスクパターンを形成する段階と、前記マスクパターンを蝕刻マスクとして前記モールディング構造体の側壁を露出するパターニング工程を遂行する段階と、を含み得る。
前記犠牲層を除去する段階は、前記導電層を形成した後に遂行され、前記パターニング工程は、前記犠牲層を露出するように遂行され、前記モールディング構造体を蝕刻する段階は、前記犠牲層を除去した後に遂行されることができる。
前記パターニング工程は、前記導電層の側壁を露出するように遂行され、前記犠牲層を除去した後、前記パターニング工程によって露出された前記導電層の前記側壁の上に前記エアーギャップを密封するスペーサ絶縁膜を形成する段階をさらに含み得る。
前記パターニング工程は、前記導電層の側壁を露出するように遂行され、前記犠牲層を除去する前に、熱酸化工程を遂行して前記導電層の前記露出された側壁の上にキャッピング酸化膜を形成する段階をさらに含み得る。
前記犠牲層は、前記導電層を形成する前に除去され、前記モールディング構造体は、前記犠牲層を除去した後に除去され、前記パターニング工程によって前記エアーギャップが露出され得る。
前記モールディング構造体を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含み、前記犠牲層は、前記第１モールディングパターン間の領域を通じて除去され得る。
前記第１モールディングパターンは、スペーサ工程によって形成され、平面視観点で前記導電ピラーの上部側壁を囲むリング形状を有し得る。
前記第１モールディングパターンは、前記犠牲層を露出する貫通ホールを有するように形成され得る。
前記導電層は、下部電極層及び前記下部電極層上の磁気トンネル接合層を含み、前記下部電極層は、前記モールディング構造体を除去する前に形成され、前記磁気トンネル接合層は、前記モールディング構造体を除去した後に形成され得る。
上述した技術的課題を解決するための磁気記憶素子の製造方法は、セルアレイ領域及び周辺回路領域を含む基板を準備する段階と、前記セルアレイ領域の上に導電ピラーを形成する段階と、前記導電ピラー間に犠牲層及びモールディング構造体を順に形成する段階と、前記モールディング構造体の上に導電層を形成する段階と、前記犠牲層を除去して前記導電ピラー間にエアーギャップを形成する段階と、前記セルアレイ領域を覆い、前記周辺回路領域を露出するマスクパターンを利用する第１パターニング工程を遂行して前記モールディング構造体を露出する段階と、前記セルアレイ領域と前記周辺回路領域との境界を通じて前記露出されたモールディング構造体を除去して延長されたエアーギャップを形成する段階と、前記導電層に第２パターニング工程を遂行して前記延長されたエアーギャップを露出させる段階と、含む。
前記第１パターニング工程によって前記犠牲層が露出され、前記犠牲層は、前記第１パターニング工程の後に前記セルアレイ領域と前記周辺回路領域との間の経路を通じて除去され得る。
前記導電層の側壁は、前記第１パターニング工程によって露出され、熱酸化工程を遂行して前記導電層の露出された側壁の上にキャッピング酸化膜を形成する段階をさらに含み得る。
前記導電層の側壁は、前記第１パターニング工程によって露出され、前記モールディング構造体を除去する前に、前記エアーギャップを密封するスペーサ絶縁膜を形成する段階をさらに含み得る。
前記犠牲層は、前記導電層を形成する前に除去され、前記モールディング構造体は、前記犠牲層を除去した後に除去され、前記第１パターニング工程によって前記エアーギャップが露出され得る。
前記モールディング構造体を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含み、前記犠牲層は、前記第１モールディングパターン間の領域を通じて除去され得る。
前記第１モールディングパターンは、スペーサ工程によって形成され、平面視観点で前記導電ピラーの上部側壁を囲むリング形状を有し得る。
前記犠牲層を除去した後、前記第１モールディングパターン間の領域を満たす第２モールディングパターンを形成する段階をさらに含み得る。
前記第１モールディングパターンを形成する段階は、前記第１モールディングパターンを貫通して前記犠牲層を露出する貫通ホールを形成する段階を含み得る。
前記導電層は、下部電極層及び前記下部電極層の上の磁気トンネル接合層を含み、前記下部電極層は、前記モールディング構造体を除去する前に形成され、前記磁気トンネル接合層は、前記モールディング構造体を除去した後に形成され得る。
前記犠牲層を形成する前に、前記導電ピラーの側壁を覆うキャッピング絶縁層を形成する段階をさらに含み得る。
前記モールディング構造体は前記犠牲層と蝕刻選択性を有する物質で形成され得る。
上述した技術的課題を解決するための磁気記憶素子は、基板と連結されるコンタクトと、前記コンタクトの上の導電ピラーと、前記導電ピラーの上の磁気トンネル接合構造体と、前記導電ピラーの間に提供され、前記導電ピラーの側壁に沿って延長されるキャッピング絶縁層と、前記磁気トンネル接合構造体の側壁から前記キャッピング絶縁層に沿って延長される保護絶縁層と、前記キャッピング絶縁層と前記保護絶縁層との間に提供される導電性蝕刻残留物層と、を含む。
前記基板は、セルアレイ領域及び周辺回路領域を含み、前記セルアレイ領域と前記周辺回路領域との間の境界に提供され、その下面が前記導電ピラーの下面より高く、その上面が前記導電ピラーの上面より低い残留スペーサ絶縁膜をさらに含み得る。
前記残留スペーサ絶縁膜は、シリコン窒化物を含み得る。
前記残留スペーサ絶縁膜は、前記セルアレイ領域と前記周辺回路領域との境界に沿って延長され得る。
前記導電ピラーと前記磁気トンネル接合構造体との間の下部電極パターンをさらに含み、前記キャッピング絶縁層は、前記下部電極パターンの下面と接し得る。
前記コンタクトと前記導電ピラーとの間に提供される導電パッドをさらに含み得る。
本発明の実施形態によれば、導電層のパターニングの前に予め延長されたエアーギャップを形成することによって、蝕刻副産物の再蒸着を削減できる。その結果、蝕刻副産物の再蒸着による短絡現象を緩和できる。また、犠牲層のみならず、モールディング構造体もパターニング工程の前に除去されてより容易にパターニング工程の時に延長されたエアーギャップを露出できるので、蝕刻部産物の再蒸着を緩和できる。さらに、パターニング工程の後、再蒸着された蝕刻副産物を除去するための追加的な蝕刻工程が要求されないので、パターニング工程の間に蝕刻マスクとして利用されるマスクパターンの消耗量を最小化できる。
本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。 本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。 本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。 本発明の一実施形態による磁気記憶素子の平面図である。 図４のセルアレイ領域及び周辺回路領域の拡大図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の更にその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の更にその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の更にその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の更にその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の更にその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。 本発明の一実施形態による磁気トンネル接合構造体を説明するための概念図である。 本発明の他の実施形態による磁気トンネル接合構造体を説明するための概念図である。 本発明の一実施形態による磁気記憶素子を含むメモリカードの一例を簡略に示したブロック図である。 本発明の一実施形態による磁気記憶素子を含む電子システムの一例を簡略に示したブロック図である。
以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもあり得る。むしろ、ここで紹介される実施形態は、開示された内容が徹底的、且つ完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供される。
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板上に在ると言及される場合に、それは他の膜（又は層）又は基板上に直接形成されるか、又はこれらの間に第３の膜（又は層）が介在する場合がある。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張される場合がある。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されるが、これらの領域、膜はこのような用語によって限定されず、これらの用語は単に、何れかの所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用される。従って、何れかの一実施形態において第１膜質として言及された膜質が他の実施形態では第２膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で‘及び／又は’という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味として使用される。明細書の全体に亘って同一の参照番号で表示された部分は同一の構成要素を示す。
図１乃至図３は本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。
図１を参照すると、基板１０上に導電層２０が提供される。基板１０はトランジスタ又はダイオード等の選択素子を含む基板である。導電層２０と基板１０との間に導電ピラーＳＰＲが提供され、導電ピラーＳＰＲの側壁、基板１０の上面及び導電層２０の下面によって定義されるエアーギャップＡＧ、即ち、空いた空間が提供される。導電ピラーＳＰＲは基板１０上に２次元的に配置され得る。導電層２０は下部導電層Ｌ１、上部導電層Ｌ２、及び下部導電層Ｌ１と上部導電層Ｌ２との間の絶縁層ＩＬを含む。
導電層２０の上にマスクパターン４０が提供され、マスクパターン４０を蝕刻マスクとして導電層２０のパターニング工程が遂行される。一例として、パターニング工程はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程（即ち、スパッタリング蝕刻工程）を含む。
図２はパターニング工程の中で導電層２０の一部が蝕刻されたことを示す図面である。図３はパターニング工程が完了されて導電層２０が互いに離隔された導電パターン２１に分離されたことを示す図面である。
図２及び図３を参照すると、導電層２０がパターニングされて互いに離隔された導電パターン２１に分離される。導電パターン２１の各々は下部導電パターンＰ１、絶縁パターンＩＬＰ、及び上部導電パターンＰ２を含む。下部導電パターンＰ１と上部導電パターンＰ２とは絶縁パターンＩＬＰを介して互いに絶縁される。
パターニング工程が進行されることによって導電層２０内にリセス領域ＲＳが形成される。リセス領域ＲＳの下部にはスパッタリング工程の副産物である蝕刻残留物３０が形成される。蝕刻残留物３０内の導電性要素は、スパッタリングが続いて進行するとリスパッタリングされてリセス領域ＲＳの側壁、即ち、蝕刻された導電層２０の側壁に付着する。
図３に示したように、スパッタリング工程が続いて進行して導電層２０の下面が貫通され、リセス領域ＲＳがエアーギャップＡＧと連結される。即ち、スパッタリング工程が続いて進行して導電層２０が導電パターン２１から完全に分離される。この場合、リセス領域ＲＳの側壁及び下部上の蝕刻残留物３０がエアーギャップＡＧの底、即ち、基板１０の上面に、離れて蝕刻残留物層ＥＲが形成される。
リスパッタリングされて導電パターン２１の側壁に付着した導電性要素の量はリセス領域ＲＳの下面の高さに依存する。即ち、パターニング工程の初期にはリセス領域ＲＳの下面が導電パターン２１内に形成されるので、リスパッタリングされた導電性要素の中で相当数が導電パターン２１の側壁に付着する。このような再付着された導電性要素は金属物質を含み、シリコンや絶縁膜等に比べて飽和蒸気圧が低い。
従って、仮に導電層２０の下にエアーギャップＡＧが無い場合、このように再付着した導電性要素を除去し、リセス領域ＲＳの下面を低くするために導電層２０の下面が貫通されて導電パターン２１が形成された後にもスパッタリング工程が追加的に相当な時間の間に続いて進行される必要がある。更に、仮に導電層２０の下にエアーギャップＡＧが無い場合、このような追加的なスパッタリング工程によってもリセス領域ＲＳの下面を低くすることは限界がある。また、このような追加的なスパッタリング工程は、追加的な工程時間を要するだけでなく、その下の構造に影響を与え、その形状を変形してしまう。加えて、このような追加的なスパッタリング工程によってマスクパターン４０の消耗量が増加する。
本発明の実施形態によれば、導電層２０の下に予めエアーギャップＡＧを形成して追加的なスパッタリング工程無しでリセス領域ＲＳの下面を低くすることができる。即ち、導電層２０の下面が貫通され、リセス領域ＲＳがエアーギャップＡＧと連結される場合、蝕刻残留物層ＥＲはエアーギャップＡＧの底、即ち、基板１０の上面に落ちるようになる。それによって、リスパッタリングされて導電パターン２１の側壁に付着される導電性要素の量を削減できるので、下部導電パターンＰ１と上部導電パターンＰ２との間の短絡（ｓｈｏｒｔ）を防止できる。また、リスパッタリングによる導電パターン２１の幅の増加を抑制できるので、隣接する導電パターン２１の間の短絡を防止できる。加えて、追加的なスパッタリング工程を要しないので、マスクパターン４０の消耗量を最小化できる。
図４は本発明の一実施形態による磁気記憶素子の平面図である。図５は図４のセルアレイ領域及び周辺回路領域の拡大図である。図６乃至図１４は図５のＡ−Ａ’に沿う断面図であって、本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図である。
図４乃至図６を参照すると、セルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲを含む基板１００が提供される。セルアレイ領域ＣＡＲはメモリセルが提供される領域であり、周辺回路領域ＰＣＲはメモリセルを動作させるためのトランジスタが提供される領域である。以下、１つのセルアレイ領域ＣＡＲとこれに隣接する１つの周辺回路領域ＰＣＲとを参照して説明するが、これに限定されない。以下、説明を簡単にするために本発明の半導体素子を磁気記憶素子として説明するが、これに限定されない。
基板１００のセルアレイ領域ＣＡＲに選択素子が形成される。一例として、選択素子はトランジスタである。トランジスタは基板１００上の複数のワードラインＷＬ及び複数のワードラインＷＬの間のソース／ドレーン領域１０１を含む。ワードラインＷＬは第１方向（以下、ｘ方向）に沿って配置され、第１方向と交差する第２方向（以下、ｙ方向）に延長される。ワードラインＷＬはゲート電極及びゲート誘電膜を含む。一例として、ゲート電極はドーピングされた半導体及び／又は金属物質を含む。一例として、ゲート誘電膜は熱酸化膜である。ゲート電極の側壁にスペーサが提供される。スペーサは酸化膜、酸化窒化膜、及び窒化膜の中で少なくとも１つを含む。ワードラインＷＬは基板１００上面上に配置されたものとして図示されたが、これとは異なり基板１００の上部に埋め込まれて配置されてもよい。
基板１００の周辺回路領域ＰＣＲに周辺ゲートラインＰＧが提供される。周辺ゲートラインＰＧは周辺回路領域ＰＣＲに提供される周辺回路トランジスタのゲート電極である。周辺ゲートラインＰＧはワードラインＷＬと同時に形成できるが、これに限定されない。
ワードラインＷＬ及び周辺ゲートラインＰＧを覆う第１層間絶縁膜１１１が形成され、第１層間絶縁膜１１１を貫通して前記ソース／ドレーン領域１０１に接続されるコンタクト１２１が形成される。一例として、第１層間絶縁膜１１１はシリコン酸化膜であり、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成される。コンタクト１２１はソース／ドレーン領域１０１と以下に説明される磁気トンネル接合とを連結するための構造である。図示しないが、コンタクト１２１が提供されないソース／ドレーン領域１０１の一部はソースコンタクトと連結される。コンタクト１２１は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。
コンタクト１２１と連結される導電パッド１２５が提供される。導電パッド１２５はコンタクト１２１の上に導電層を形成した後、これを貫通する埋め込み絶縁層１２６を形成して形成される。埋め込み絶縁層１２６が形成された後、平坦化工程が遂行されて導電パッド１２５の上面が露出される。これとは異なり、コンタクト１２１上にリセス領域を含む絶縁層を形成した後、リセス領域を満たすように導電パッド１２５を形成してもよい。導電パッド１２５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。埋め込み絶縁層１２６はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中で少なくとも１つを含む。コンタクト１２１及び導電パッド１２５はセルアレイ領域ＣＡＲに限定されて提供されるものとして図示したが、これとは異なり周辺回路領域ＰＣＲ上に提供されてもよい。
図４、図５、及び図７を参照すると、導電パッド１２５の上に導電ピラーＳＰＲが形成される。一例として、導電ピラーＳＰＲはコンタクト１２１の上に導電層を形成した後、これをパターニングして形成される。他の実施形態では、導電ピラーＳＰＲはコンタクト１２１の上にリセス領域を含む絶縁層を形成した後、リセス領域を導電物質で満たして形成してもよい。導電ピラーＳＰＲは金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質で形成される。一例として、導電ピラーＳＰＲはチタニウム窒化物及び／又はタングステンを含む。導電ピラーＳＰＲは基板１００上に２次元的に配置されてもよい。即ち、導電ピラーＳＰＲは基板１００の上にｘ方向及びｙ方向に沿ってアレイ状に配置される。導電ピラーＳＰＲはセルアレイ領域ＣＡＲに限定されて提供される。
基板１００と垂直になる方向に沿って、導電ピラーＳＰＲの長さはコンタクト１２１の長さより小さい。一例として、導電ピラーＳＰＲの長さは約４００Å乃至約１２００Åである。導電ピラーＳＰＲの長さに従って以下で説明するエアーギャップ及び延長されたエアーギャップの高さが決定される。導電ピラーＳＰＲ間の距離は同一である場合を示したが、これに限定されない。
導電ピラーＳＰＲが形成された結果物の上に、キャッピング絶縁層１１３が形成される。キャッピング絶縁層１１３は導電ピラーＳＰＲの側壁及び上面と、埋め込み絶縁層１２６の上面に沿って実質的にコンフォーマルに形成される。一例として、キャッピング絶縁層１１３はシリコン窒化物又はシリコン酸化窒化物を含む。キャッピング絶縁層１１３はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）で形成される。
図４、図５、及び図８を参照すると、導電ピラーＳＰＲ間に犠牲層１３１が形成される。犠牲層１３１はＳＯＨ（Ｓｉｌｉｃｏｎ Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ）を含む。他の実施形態で、犠牲層１３１は以下で説明されるモールディング構造体と蝕刻選択性を有する物質を含む。犠牲層１３１はＣＶＤ工程によって形成される。
犠牲層１３１はその上面が導電ピラーＳＰＲの上面より低く形成される。一例として、犠牲層１３１の形成工程はその上面が導電ピラーＳＰＲの上面より低くなるまでリセスする工程を含む。犠牲層１３１はセルアレイ領域ＣＡＲ上に限定して提供される。一例として、犠牲層１３１は基板１００の全面に形成された後、蝕刻工程を通じて周辺回路領域ＰＣＲで除去されてもよい。
犠牲層１３１が形成された結果物の上に、モールディング構造体ＳＣが形成される。一例として、モールディング構造体ＳＣは犠牲層１３１と蝕刻選択性を有する物質を含む。一例として、犠牲層１３１がシリコン酸化物を含む場合、モールディング構造体ＳＣはシリコン窒化物を含む。又は、犠牲層１３１はポリシリコンを含み、モールディング構造体ＳＣはシリコン酸化物又はシリコン窒化物を含む。
モールディング構造体ＳＣはキャッピング絶縁層１１３が形成された導電ピラーＳＰＲの上部側壁の上に形成される。一例として、犠牲層１３１が形成された結果物の上に、絶縁層を形成した後、導電ピラーＳＰＲの上面が露出される時まで平坦化工程が遂行される。平坦化工程の時、キャッピング絶縁膜１１３の上部が共に除去されて導電ピラーＳＰＲが露出される。周辺回路領域ＰＣＲで、モールディング構造体ＳＣは犠牲層１３１の側壁及びキャッピング絶縁膜１１３の上面と接する。犠牲層１３１及びモールディング構造体ＳＣはＣＶＤ又はＰＶＤ工程によって形成される。
図４、図５、及び図９を参照すると、モールディング構造体ＳＣが形成された結果物の上に、下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５が順に形成される。下部及び上部電極層１４０、１４５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質で形成される。一例として、下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５はＰＶＤ工程によって形成される。
磁気トンネル接合層ＭＴＬは第１磁性層１５１、トンネル絶縁層１５２、及び第２磁性層１５３を含む。磁気トンネル接合層ＭＴＬに対しては以下、図３２及び図３３を参照してより詳細に説明される。
上部電極層１４５の上に導電性マスク層ＭＬ及び絶縁マスクパターン１８１が形成される。導電性マスク層ＭＬは絶縁マスクパターン１８１を蝕刻マスクとしてパターニング工程を遂行して形成される。導電性マスク層ＭＬはタングステン及び／又はチタニウム窒化物を含む。絶縁マスクパターン１８１はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中で少なくとも１つを含む。導電性マスク層ＭＬはセルアレイ領域ＣＡＲを覆い、周辺回路領域ＰＣＲを露出する。
導電性マスク層ＭＬを蝕刻マスクとして周辺回路領域ＰＣＲに積層された層の中で少なくとも一部を除去する。一例として、上部電極層１４５、磁気トンネル接合層ＭＴＬ、及び下部電極層１４０が順に蝕刻されて周辺回路領域ＰＣＲから除去される。蝕刻工程で、周辺回路領域ＰＣＲのモールディング構造体ＳＣの上部が除去されてセルアレイ領域ＣＡＲのモールディング構造体ＳＣから分離されたキャッピング層間絶縁膜１７１が形成され、犠牲層１３１が露出される。このようなパターニング工程によって周辺回路領域ＰＣＲに形成された意図しなかった導電性粒子が共に除去されることもあり得る。
蝕刻工程によって露出された磁気トンネル接合層ＭＴＬの側壁の上に熱酸化工程が遂行される。酸化工程の結果、磁気トンネル接合層ＭＴＬの露出された側壁の上にキャッピング酸化膜１７３が形成される。キャッピング酸化膜１７３は以後の工程から磁気トンネル接合層ＭＴＬを保護できる。キャッピング酸化膜１７３の形成工程は省略され得る。
図４、図５、及び図１０を参照すると、絶縁マスクパターン１８１を除去した後、露出された犠牲層１３１を選択的に除去してエアーギャップＡＧを形成する。即ち、犠牲層１３１は下部電極層１４０及び磁気トンネル接合層ＭＴＬが形成された後にセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの上の境界の露出した側面１３１ａを通じて除去される。エアーギャップＡＧはキャッピング絶縁層１１３及びモールディング構造体ＳＣによって定義される実質的に空いた空間である。犠牲層１３１がＳＯＨを含む場合、犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。犠牲層１３１がモールディング構造体ＳＣと蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。即ち、モールディング構造体ＳＣは犠牲層１３１と共に除去されなく残留する。
犠牲層１３１の除去の後、磁気トンネル接合層ＭＴＬの側壁の上にエアーギャップＡＧを密封（ｓｅａｌ）するスペーサ絶縁膜１８３が形成される。スペーサ絶縁膜１８３はモールディング構造体ＳＣの側壁及びキャッピング層間絶縁膜１７１の上面と接する。スペーサ絶縁膜１８３はモールディング構造体ＳＣと蝕刻選択性を有する物質を含む。一例として、モールディング構造体ＳＣがシリコン酸化物を含む場合、スペーサ絶縁膜１８３はシリコン窒化物を含む。スペーサ絶縁膜１８３は犠牲層１３１が除去された結果物の上に絶縁層を形成した後、乾式蝕刻工程を遂行して形成される。
図４、図５、及び図１１を参照すると、キャッピング層間絶縁膜１７１とモールディング構造体ＳＣとが除去されて延長されたエアーギャップＥＡＧが形成される。即ち、モールディング構造体ＳＣは犠牲層１３１を除去した後に除去される。キャッピング層間絶縁膜１７１及びモールディング構造体ＳＣの除去は選択的蝕刻工程を含む。一例として、選択的蝕刻工程によってキャッピング層間絶縁膜１７１が除去され、キャッピング層間絶縁膜１７１が除去されて露出されたエアーギャップＡＧにエッチャント（ｅｔｃｈａｎｔ）が注入されてモールディング構造体ＳＣが除去される。その結果、下部電極層１４０の下面が露出される。
モールディング構造体ＳＣはセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの間の境界を通じて除去される。一例として、モールディング構造体ＳＣは図４のセルアレイ領域ＣＡＲの各々が周辺回路領域ＰＣＲと接するエッジの中で少なくとも１つを通じて排出される。一例として、各セルアレイ領域ＣＡＲは周辺回路領域ＰＣＲと接する第１乃至第４エッジを含み、モールディング構造体ＳＣは第１乃至第４エッジの中で少なくとも１つを通じて除去される。
図４、図５、及び図１２を参照すると、延長されたエアーギャップＥＡＧを密封する第２層間絶縁膜１７４が形成される。第２層間絶縁膜１７４は延長されたエアーギャップＥＡＧを満たさず、スペーサ絶縁膜１８３とキャッピング絶縁層１１３とで囲まれた領域を満たす。第２層間絶縁膜１７４は原子層蒸着工程（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）によって形成される。他の実施形態において、第２層間絶縁膜１７４は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層で形成される。一例として、第２層間絶縁膜１７４はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。第２層間絶縁膜１７４の形成工程は導電性マスク層ＭＬを露出するように平坦化する工程を含む。
図４、図５、及び図１３を参照すると、磁気トンネル接合層ＭＴＬに対するパターニング工程が遂行されて磁気トンネル接合構造体ＭＴＪが形成される。磁気トンネル接合構造体ＭＴＪは第１磁性パターン１５４、トンネル絶縁パターン１５５、及び第２磁性パターン１５６を含む。磁気トンネル接合構造体ＭＴＪの形成工程は、導電性マスク層ＭＬの上に絶縁マスクパターンを形成する段階と、パターニング工程を遂行して導電性マスクパターンＭＳを形成する段階と、導電性マスクパターンＭＳを蝕刻マスクとして磁気トンネル接合層ＭＴＬをパターニングする段階とを含む。磁気トンネル接合層ＭＴＬをパターニングする段階では、下部電極層１４０及び上部電極層１４５が共に蝕刻されて下部電極パターン１４１及び上部電極パターン１４６が形成される。
平面的な観点で、導電性マスクパターンＭＳは導電ピラーＳＰＲと実質的に整列されるように形成される。導電性マスクパターンＭＳの形成工程及び磁気トンネル接合構造体ＭＴＪの形成工程はスパッタリング工程を含む。パターニング工程の途中において、図１乃至図３を参照して説明したように、延長されたエアーギャップＥＡＧが露出され、延長されたエアーギャップＥＡＧの下部にスパッタリング工程の副産物である導電性の蝕刻残留物層ＥＲが形成される。
パターニング工程の時、周辺回路領域ＰＣＲ上の第２層間絶縁膜１７４の上部が蝕刻されて残留層間絶縁膜１７５が形成され、スペーサ絶縁膜１８３の上部が蝕刻されて残留スペーサ絶縁膜１８４が形成される。
図４、図５、及び図１４を参照すると、磁気トンネル接合構造体ＭＴＪが形成された結果物の上に保護絶縁層１１４及び第３層間絶縁膜１１６が順に形成される。一例として、保護絶縁層１１４はシリコン窒化物、シリコン酸化窒化物、又はアルミニウム酸化物を含む。第３層間絶縁膜１１６はシリコン酸化物で形成される。保護絶縁層１１４及び第３層間絶縁膜１１６はＣＶＤ工程で形成される。
平坦化工程を遂行して導電性マスクパターンＭＳの上面が露出される。その平坦化工程の時、保護絶縁層１１４及び第３層間絶縁膜１１６の一部が除去されることもある。露出された導電性マスクパターンＭＳの上にビットラインＢＬが形成される。ビットラインＢＬはｙ方向に相互離隔され、ｘ方向に延長される。一例として、ビットラインＢＬは金属又は導電性金属窒化物で形成される。
本発明の一実施形態によれば、磁気トンネル接合構造体の形成のためのパターニング工程の前に予め延長されたエアーギャップを形成することによって、蝕刻部産物の再蒸着を減小できる。その結果、蝕刻副産物の再蒸着による短絡現象を緩和できる。
また、犠牲層のみならず、モールディング構造体もパターニング工程の前に除去されてより容易にパターニング工程の時に延長されたエアーギャップを露出できるので、蝕刻部産物の再蒸着を緩和できる。
加えて、パターニング工程の後、再蒸着された蝕刻副産物を除去するための追加的な蝕刻工程を要しないので、導電性マスクパターンＭＳの消耗量を最小化できる。これによって、磁気トンネル接合パターンＭＴＪとビットラインＢＬとが導電性マスクパターンＭＳを通じて容易に連結される。
図４、図５、及び図１４を再び参照して、本発明の一実施形態による磁気記憶素子を説明する。
セルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲを含む基板１００が提供される。セルアレイ領域ＣＡＲの基板１００の上に選択素子が提供される。一例として、選択素子はトランジスタである。トランジスタは基板１００の上の複数のワードラインＷＬ及複数のびワードラインＷＬ間のソース／ドレーン領域１０１を含む。ワードラインＷＬはｘ方向に沿って配置され、第１方向と交差するｙ方向に沿って延長される。周辺回路領域ＰＣＲの基板１００の上に周辺ゲートラインＰＧが提供される。
ワードラインＷＬ及び周辺ゲートラインＰＧを覆う第１層間絶縁膜１１１を貫通してソース／ドレーン領域１０１に接続されるコンタクト１２１が提供される。一例として、第１層間絶縁膜１１１はシリコン酸化膜である。コンタクト１２１は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。
コンタクト１２１と連結される導電パッド１２５が提供される。コンタクト１２１は埋め込み絶縁層１２６によって相互分離される。導電パッド１２５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。埋め込み絶縁層１２６はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中で少なくとも１つを含む。
導電パッド１２５の上に導電ピラーＳＰＲが提供される。導電ピラーＳＰＲはセルアレイ領域ＣＡＲの上に提供される。平面的な観点で、導電ピラーＳＰＲはｘ方向及びｙ方向に沿って２次元的に配置されてもよい。導電ピラーＳＰＲは金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質で形成される。一例として、導電ピラーＳＰＲはチタニウム窒化物及び／又はタングステンを含む。導電ピラーＳＰＲの長さは以下に説明される磁気トンネル接合構造体ＭＴＪの厚さより大きく、コンタクト１２１の長さより小さい。一例として、導電ピラーＳＰＲの長さは約４００Å乃至約１２００Åである。
導電ピラーＳＰＲの側壁の上にキャッピング絶縁層１１３が提供される。キャッピング絶縁層１１３は導電ピラーＳＰＲの側壁から埋め込み絶縁層１２６の上面の上に延長される。一例として、キャッピング絶縁層１１３はシリコン窒化物又はシリコン酸化窒化物を含む。
導電ピラーＳＰＲの上に下部電極パターン１４１、磁気トンネル接合構造体ＭＴＪ、及び上部電極パターン１４６が順に提供される。キャッピング絶縁層１１３の最上面は下部電極パターン１４１の下面と接する。下部電極パターン１４１、磁気トンネル接合構造体ＭＴＪ、及び上部電極パターン１４６の側壁は実質的に共面をなす。磁気トンネル接合構造体ＭＴＪに対しては以下、図３２及び図３３を参照してより詳細に説明される。
磁気トンネル接合構造体ＭＴＪの上に順に導電性マスクパターンＭＳ及びビットラインＢＬが提供される。即ち、磁気トンネル接合構造体ＭＴＪは導電性マスクパターンＭＳを通じてビットラインＢＬに電気的に連結される。導電性マスクパターンＭＳ及びビットラインＢＬは金属及び／又は導電性金属窒化物を含む。
周辺回路領域ＰＣＲのキャッピング絶縁層１１３の上に残留層間絶縁膜１７５が提供される。残留層間絶縁膜１７５の一端部は周辺回路領域ＰＣＲとセルアレイ領域ＣＡＲとの境界に位置する。残留層間絶縁膜１７５の上面は下部電極パターン１４１の下面より低い。残留層間絶縁膜１７５の一側に残留スペーサ絶縁膜１８４が提供される。
残留スペーサ絶縁膜１８４は残留層間絶縁膜１７５の一側に埋め込まれて提供される。残留スペーサ絶縁膜１８４の上面は残留層間絶縁膜１７５の上面と共面をなすが、これに限定されない。残留スペーサ絶縁膜１８４はセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの境界に提供され、その下面が導電ピラーＳＰＲの下面より高く、その上面が導電ピラーＳＰＲの上面より低い。残留スペーサ絶縁膜１８４はセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの境界に沿って延長される。
残留スペーサ絶縁膜１８４は残留層間絶縁膜１７５と蝕刻選択性を有する物質を含む。一例として、残留スペーサ絶縁膜１８４はシリコン窒化物を含む。
導電性マスクパターンＭＳ、上部及び下部電極パターン１４１、１４６、磁気トンネル接合構造体ＭＴＪ、及び導電ピラーＳＰＲの側壁に沿って保護絶縁層１１４が提供される。保護絶縁層１１４の上に磁気トンネル接合構造体ＭＴＪ間の領域を満たす第３層間絶縁膜１１６が提供される。一例として、保護絶縁層１１４はシリコン窒化物、シリコン酸化窒化物、又はアルミニウム酸化物を含み、第３層間絶縁膜１１６はシリコン酸化膜を含む。保護絶縁層１１４及び第３層間絶縁膜１１６は残留スペーサ絶縁膜１８４及び残留層間絶縁膜１７５の上に延長される。
隣接する導電ピラーＳＰＲの間に導電性蝕刻残留物層ＥＲが残存している。導電性蝕刻残留物層ＥＲは保護絶縁層１１４とキャッピング絶縁層１１３との間に配置される。導電性蝕刻残留物層ＥＲは下部及び下部から導電ピラーＳＰＲの側壁の上に延長される上部を含むが、これに限定されない。導電性蝕刻残留物層ＥＲは磁気トンネル接合構造体ＭＴＪを形成するためのスパッタリングの残留物で構成されるので、磁気トンネル接合構造体ＭＴＪの構成成分と同一の導電性要素を含む。
図１５乃至図２２は本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。説明を簡単にするために重複された構成に関する説明は省略される。
図１５を参照すると、図６を参照して説明された結果物の上にパッド絶縁層１６１、犠牲層１３１、蝕刻停止膜１６２、及び上部絶縁層１６３が順に形成される。一例として、パッド絶縁層１６１はシリコン窒化物を含む。犠牲層１３１はＳＯＨ、シリコン酸化物、又はシリコン酸化窒化物の中で少なくとも１つを含む。蝕刻停止膜１６２はシリコン窒化物を含み、上部絶縁層１６３はシリコン酸化物を含む。
上部絶縁層１６３、蝕刻停止膜１６２、犠牲層１３１、及びパッド絶縁層１６１を順に貫通するコンタクトホールＣＴが形成される。コンタクトホールＣＴは本実施形態ではセルアレイ領域ＣＡＲに限定されて提供されるが、これに限定されない。コンタクトホールＣＴは基板１００の上に２次元的に配列される。
図１６を参照すると、コンタクトホールＣＴの側壁の上にキャッピング絶縁層１１３が形成される。キャッピング絶縁層１１３はコンタクトホールＣＴが形成された結果物の上に絶縁層を形成した後、乾式蝕刻工程を遂行して形成される。キャッピング絶縁層１１３は導電パッド１２５を露出する。キャッピング絶縁層１１３はパッド絶縁層１６１と同一の物質を含む。コンタクトホールＣＴを満たす導電ピラーＳＰＲが形成される。導電ピラーＳＰＲは金属及び／又は導電性金属窒化物を含む。導電ピラーＳＰＲの形成工程は平坦化によって上部絶縁層１６３を露出する工程を含む。
図１７を参照すると、セルアレイ領域ＣＡＲを覆い、周辺回路領域ＰＣＲを露出するマスクパターンを形成した後、周辺回路領域ＰＣＲの上の層の一部を除去するパターニング工程が遂行される。その結果、周辺回路領域ＰＣＲに形成された犠牲層１３１、蝕刻停止膜１６２、及び上部絶縁層１６３が除去されてリセス領域が形成される。リセス領域を満たすキャッピング層間絶縁膜１７１が形成される。一例として、キャッピング層間絶縁膜１７１はシリコン酸化物を含む。キャッピング層間絶縁膜１７１を形成した後、平坦化工程が遂行されてセルアレイ領域ＣＡＲの上の上部絶縁層１６３の上面が露出される。
図１８を参照すると、セルアレイ領域ＣＡＲから上部絶縁層１６３が除去される。上部絶縁層１６３を除去する時、犠牲層１３１は蝕刻停止膜１６２によって保護される。蝕刻停止膜１６２は上部絶縁層１６３と共に除去されるか、或いは別個の蝕刻工程によって除去される。
キャッピング絶縁層１１３が形成された導電ピラーＳＰＲの上部側壁の上に第１モールディングパターン１３６が形成される。一例として、上部絶縁層１６３及び蝕刻停止膜１６２が除去された結果物の上に、絶縁層が形成され、乾式蝕刻工程を遂行してスペーサ形状を有する第１モールディングパターン１３６が形成される。平面視観点で、第１モールディングパターン１３６は導電ピラーＳＰＲの各々の外周面に沿って延長されるリング（ｒｉｎｇ）形状である。第１モールディングパターン１３６は犠牲層１３１の一部を露出する。
第１モールディングパターン１３６は犠牲層１３１と蝕刻選択性を有する物質を含む。一例として、犠牲層１３１がシリコン酸化物を含む場合、第１モールディングパターン１３６はシリコン窒化物を含む。又は、犠牲層１３１はポリシリコンを含み、第１モールディングパターン１３６はシリコン酸化物又はシリコン窒化物を含む。
図１９を参照すると、犠牲層１３１が除去されてエアーギャップＡＧが形成される。一例として、犠牲層１３１は第１モールディングパターン１３６間の空間を通じて除去される。犠牲層１３１がＳＯＨを含む場合、犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。犠牲層１３１が第１モールディングパターン１３６と蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。即ち、第１モールディングパターン１３６は犠牲層１３１と共に除去されず、残留する。
図２０を参照すると、第１モールディングパターン１３６間の領域を満たす第２モールディングパターン１３８が形成される。第２モールディングパターン１３８は第１モールディングパターン１３６と同一の物質で形成される。一例として、第２モールディングパターン１３８は原子層蒸着工程（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）によって形成される。他の実施形態において、第２モールディングパターン１３８は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層で形成される。一例として、第２モールディングパターン１３８はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。エアーギャップＡＧの少なくとも一部は第２モールディングパターン１３８によって満たされず、実質的に空いた空間として維持される。第２モールディングパターン１３８の形成工程は導電ピラーＳＰＲの上面が露出されるように平坦化する工程を含む。その結果、導電ピラーＳＰＲ間に第１モールディングパターン１３６及び第２モールディングパターン１３８を含むモールディング構造体ＳＣが形成される。平坦化工程によって、第１モールディングパターン１３６の上部及びキャッピング絶縁層１１３の上部が除去され、キャッピング層間絶縁膜１７１の上面が露出される。
図２１を参照すると、モールディング構造体ＳＣが形成された結果物の上に、下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５が順に形成される。即ち、下部電極層１４０及び磁気トンネル接合層ＭＴＬは図１８の犠牲層１３１を除去した後に形成される。下部及び上部電極層１４０、１４５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質で形成される。一例として、下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５はＰＶＤ工程によって形成される。磁気トンネル接合層ＭＴＬは第１磁性層１５１、トンネル絶縁層１５２、及び第２磁性層１５３を含む。
上部電極層１４５の上に導電性マスク層ＭＬ及び絶縁マスクパターン１８１が形成される。導電性マスク層ＭＬは絶縁マスクパターン１８１を蝕刻マスクとしてパターニング工程を遂行して形成される。導電性マスク層ＭＬはタングステン及び／又はチタニウム窒化物を含む。絶縁マスクパターン１８１はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中で少なくとも１つを含む。導電性マスク層ＭＬはセルアレイ領域ＣＡＲを覆い、周辺回路領域ＰＣＲを露出する。
導電性マスク層ＭＬを蝕刻マスクとして上部電極層１４５、磁気トンネル接合層ＭＴＬ、下部電極層１４０、及びモールディング構造体ＳＣが順に蝕刻されて周辺回路領域ＰＣＲから除去される。蝕刻工程で、キャッピング層間絶縁膜１７１の上部も共に除去されてエアーギャップＡＧが露出される。
蝕刻工程によって露出された磁気トンネル接合層ＭＴＬの側壁の上に熱酸化工程が遂行される。酸化工程の結果、磁気トンネル接合層ＭＴＬの露出された側壁の上にキャッピング酸化膜１７３が形成される。キャッピング酸化膜１７３は以後の工程から磁気トンネル接合層ＭＴＬを保護する。キャッピング酸化膜１７３の形成工程は省略され得る。
図２２を参照すると、磁気トンネル接合層ＭＴＬの側壁の上にエアーギャップＡＧを密封（ｓｅａｌ）するスペーサ絶縁膜１８３が形成される。スペーサ絶縁膜１８３はモールディング構造体ＳＣの側壁及びキャッピング層間絶縁膜１７１の上面と接する。スペーサ絶縁膜１８３はモールディング構造体ＳＣと蝕刻選択性を有する物質を含む。一例として、モールディング構造体ＳＣがシリコン酸化物を含む場合、スペーサ絶縁膜１８３はシリコン窒化物を含む。
以後の工程は図１１乃至図１４を参照して説明された工程と同様に進行される。
図２３乃至図２６は本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。説明を簡単にするために重複された構成に対する説明は省略される。
図２３を参照すると、図２０を参照して説明された結果物の上に下部電極層１４０及びマスクパターン１８２を順に形成した後、マスクパターン１８２を蝕刻マスクとしてパターニング工程が遂行されてエアーギャップＡＧが露出される。マスクパターン１８２はセルアレイ領域ＣＡＲを覆い、周辺回路領域ＰＣＲを露出する。その結果、周辺回路領域ＰＣＲの上の下部電極層１４０及びキャッピング層間絶縁膜１７１の上部が除去されてエアーギャップＡＧが露出される。
図２４を参照すると、キャッピング層間絶縁膜１７１とモールディング構造体ＳＣとが除去されて延長されたエアーギャップＥＡＧが形成される。キャッピング層間絶縁膜１７１及びモールディング構造体ＳＣの除去は選択的蝕刻工程を含む。その結果、下部電極層１４０の下面が露出される。パッド絶縁層１６１及びキャッピング絶縁層１１３は除去されず、残留する。
図２５を参照すると、マスクパターン１８２を除去した後、基板１００の全面上に第４層間絶縁膜１７６が形成される。第４層間絶縁膜１７６は段差塗布性が低い物質で形成される。一例として、第４層間絶縁膜１７６はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）によって形成される。その結果、第４層間絶縁膜１７６は延長されたエアーギャップＥＡＧを満たさないように蒸着される。
図２６を参照すると、第４層間絶縁膜１７６に平坦化工程が遂行されて下部電極層１４０の上面が露出される。露出された下部電極層１４０上に磁気トンネル接合層ＭＴＬ、及び上部電極層１４５が順に形成される。即ち、本実施形態において、磁気トンネル接合層ＭＴＬは図２３のモールディング構造体ＳＣを除去した後に形成される。上部電極層１４５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質で形成される。一例として、磁気トンネル接合層ＭＴＬ及び上部電極層１４５はＰＶＤ工程によって形成される。磁気トンネル接合層ＭＴＬは第１磁性層１５１、トンネル絶縁層１５２、及び第２磁性層１５３を含む。
上部電極層１４５の上に導電性マスク層ＭＬが形成される。導電性マスク層ＭＬはタングステン及び／又はチタニウム窒化物を含む。導電性マスク層ＭＬはセルアレイ領域ＣＡＲを覆い、周辺回路領域ＰＣＲを露出する。導電性マスク層ＭＬを蝕刻マスクとして上部電極層１４５、磁気トンネル接合層ＭＴＬ、及び下部電極層１４０が順に蝕刻されて周辺回路領域ＰＣＲから除去される。
以後の工程は図１３乃至図１４を参照して説明された工程と同様に進行される。
図２７乃至図３１は本発明の更にその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図５のＡ−Ａ’に沿う断面図である。説明を簡単にするために重複された構成に対する説明は省略される。
図２７を参照すると、図７を参照して説明された結果物の上に犠牲層１３１及び第１モールディング層１３７が順に形成される。犠牲層１３１は導電ピラーＳＰＲの上面より低く形成され、第１モールディング層１３７の少なくとも一部は導電ピラーＳＰＲ間に延長される。一例として、犠牲層１３１はＳＯＨ（Ｓｉｌｉｃｏｎ Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ）を含む。他の実施形態で、犠牲層１３１は第１モールディング層１３７と蝕刻選択性を有する物質を含む。一例として、犠牲層１３１がシリコン酸化物を含む場合、第１モールディング層１３７はシリコン窒化物を含む。又は、犠牲層１３１はポリシリコンを含み、第１モールディング層１３７はシリコン酸化物又はシリコン窒化物を含む。犠牲層１３１はＣＶＤ工程によって形成される。
犠牲層１３１及び第１モールディング層１３７はセルアレイ領域ＣＡＲの上に限定されて提供される。一例として、犠牲層１３１及び第１モールディング層１３７は基板１００の全面に形成された後、蝕刻工程を通じて周辺回路領域ＰＣＲにおいて除去されてリセス領域が形成される。リセス領域を満たすキャッピング層間絶縁膜１７１が形成される。一例として、キャッピング層間絶縁膜１７１はシリコン酸化物を含む。キャッピング層間絶縁膜１７１を形成した後、平坦化工程が遂行されてセルアレイ領域ＣＡＲの上の第１モールディング層１３７の上面が露出される。
図２８を参照すると、第１モールディング層１３７を貫通して犠牲層１３１を露出する貫通ホールＰＨが形成される。貫通ホールＰＨの形成は第１モールディング層１３７の上にマスクパターンを形成した後、これを利用して第１モールディング層１３７を蝕刻することを含む。貫通ホールＰＨは平面視観点で導電ピラーＳＰＲ間の全ての領域に形成できるが、これとは異なり一部の領域に限定して形成されてもよい。
貫通ホールＰＨを通じて露出された犠牲層１３１が除去されてエアーギャップＡＧが形成される。犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。犠牲層１３１が第１モールディング層１３７と蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。即ち、第１モールディング層１３７は犠牲層１３１と共に除去されず、残留する。
図２９を参照すると、貫通ホールＰＨを満たす第２モールディングパターン１３８が形成される。一例として、第２モールディングパターン１３８は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層で形成される。一例として、第２モールディングパターン１３８はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）によって形成される。その結果、エアーギャップＡＧの少なくとも一部は第２モールディングパターン１３８によって満たされず、実質的に空いた空間として維持される。第２モールディングパターン１３８の形成工程は導電ピラーＳＰＲの上面が露出されるように平坦化する工程を含む。その結果、導電ピラーＳＰＲ間に第１モールディング層１３７及び第２モールディングパターン１３８を含むモールディング構造体ＳＣが形成される。
図３０を参照すると、モールディング構造体ＳＣが形成された結果物の上に、下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５が順に形成される。下部及び上部電極層１４０、１４５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質で形成される。一例として、下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５はＰＶＤ工程によって形成される。磁気トンネル接合層ＭＴＬは第１磁性層１５１、トンネル絶縁層１５２、及び第２磁性層１５３を含む。
上部電極層１４５の上に導電性マスク層ＭＬ及び絶縁マスクパターン１８１が形成される。導電性マスク層ＭＬは絶縁マスクパターン１８１を蝕刻マスクとしてパターニング工程を遂行して形成される。導電性マスク層ＭＬはタングステン及び／又はチタニウム窒化物を含む。絶縁マスクパターン１８１はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中で少なくとも１つを含む。導電性マスク層ＭＬはセルアレイ領域ＣＡＲを覆い、周辺回路領域ＰＣＲを露出する。
導電性マスク層ＭＬを蝕刻マスクとして上部電極層１４５、磁気トンネル接合層ＭＴＬ、及び下部電極層１４０が順に蝕刻されて周辺回路領域ＰＣＲから除去される。蝕刻工程で、周辺回路領域ＰＣＲのキャッピング層間絶縁膜１７１の上部が共に除去されてエアーギャップＡＧが露出される。蝕刻工程によって露出された磁気トンネル接合層ＭＴＬの側壁の上に熱酸化工程が遂行される。酸化工程の結果、磁気トンネル接合層ＭＴＬの露出された側壁の上にキャッピング酸化膜１７３が形成される。キャッピング酸化膜１７３は以後の工程から磁気トンネル接合層ＭＴＬを保護する。キャッピング酸化膜１７３の形成工程は省略され得る。
図３１を参照すると、磁気トンネル接合層ＭＴＬの側壁の上にエアーギャップＡＧを密封（ｓｅａｌ）するスペーサ絶縁膜１８３が形成される。スペーサ絶縁膜１８３はモールディング構造体ＳＣの側壁及びキャッピング層間絶縁膜１７１の上面と接する。スペーサ絶縁膜１８３はモールディング構造体ＳＣと蝕刻選択性を有する物質を含む。一例として、モールディング構造体ＳＣがシリコン酸化物を含む場合、スペーサ絶縁膜１８３はシリコン窒化物を含む。スペーサ絶縁膜１８３は基板１００の全面を覆う絶縁層を形成した後、乾式蝕刻工程を遂行して形成される。
以後の工程は図１１乃至図１４を参照して説明された工程と同様に進行される。
図３２は本発明の一実施形態による磁気トンネル接合構造体を説明するための概念図である。本実施形態による磁気トンネル接合構造体ＭＴＪは第１磁性パターン１５４、トンネル絶縁パターン１５５、及び第２磁性パターン１５６を含む。第１磁性パターン１５４及び第２磁性パターン１５６の中で１つは磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、ＭＴＪ）の自由層であり、その他の１つは磁気トンネル接合の固定層である。以下、説明を簡単にするために第１磁性パターン１５４を固定層とし、第２磁性パターン１５６を自由層として説明するが、これと反対に、第１磁性パターン１５４が自由層であり、第２磁性パターン１５６が固定層であってもよい。磁気トンネル接合構造体ＭＴＪの電気的抵抗は自由層及び固定層の磁化方向に依存する。例えば、磁気トンネル接合構造体ＭＴＪの電気的抵抗は自由層及び固定層の磁化方向が平行な場合に比べてこれらが反平行な（ａｎｔｉｐａｒａｌｌｅｌ）場合に著しく大きくなる。結果的に、磁気トンネル接合構造体ＭＴＪの電気的抵抗は自由層の磁化方向を変更することによって調節でき、これは本発明による磁気記憶装置におけるデータ格納原理として利用される。
一実施形態において、第１磁性パターン１５４及び第２磁性パターン１５６は磁化方向がトンネル絶縁パターン１５５の上面と実質的に平行な水平磁化構造を形成するための磁性層である。本実施形態で、第１磁性パターン１５４は反強磁性物質（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む層と、強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む層と、を含む。反強磁性物質を含む層はＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ、及びＣｒの中で少なくとも１つを含む。一実施形態で、反強磁性物質を含む層は貴金属（ｐｒｅｃｉｏｕｓ ｍｅｔａｌ）の中で選択された少なくとも１つを含む。貴金属はルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）又は銀（Ａｇ）を含む。強磁性物質を含む層はＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中で少なくとも１つを含む。
第２磁性パターン１５６は変化可能である磁化方向を有する物質を含む。第２磁性パターン１５６は強磁性物質を含む。例えば、第２磁性パターン１５６はＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２の中で選択された少なくとも１つを含む。
第２磁性パターン１５６は複数の層で構成される。例えば、複数の強磁性物質を含む層と、その層間に介在される非磁性物質を含む層とを含む。この場合、強磁性物質を含む層と非磁性物質を含む層とは合成反強磁性層（ｓｙｎｔｈｅｔｉｃ ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）を構成する。合成反強磁性層は磁気記憶素子の臨界電流密度を減少させ、熱的安定性を向上させる。
トンネル絶縁パターン１５５はマグネシウム（Ｍｇ）の酸化物、チタニウム（Ｔｉ）の酸化物、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）の酸化物、マグネシウムボロン（ＭｇＢ）の酸化物、チタニウム（Ｔｉ）の窒化物及びバナジウム（Ｖ）の窒化物の中で少なくとも１つを含む。例えば、トンネル絶縁パターン１５５は酸化マグネシウムＭｇＯの単層である。これと異なり、トンネル絶縁パターン１５５は複数の層を含んでもよい。トンネル絶縁パターン１５５は化学気相蒸着で形成されてもよい。
図３３は本発明の他の実施形態による磁気トンネル接合構造体を説明するための概念図である。本実施形態において、第１磁性パターン１５４及び第２磁性パターン１５６は磁化方向がトンネル絶縁パターン１５５の上面と実質的に垂直になる垂直磁化構造を有する。本実施形態において、第１磁性パターン１５４及び第２磁性パターン１５６はＬ１０結晶構造を有する物質、稠密六方格子を有する物質、及び非晶質ＲＥ−ＴＭ（Ｒａｒｅ−Ｅａｒｔｈ Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ、希土類遷移金属）合金の中で少なくとも１つを含む。例えば、第１磁性パターン１５４及び第２磁性パターン１５６はＦｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｃｏ５０Ｐｄ５０、及びＦｅ５０Ｎｉ５０を含むＬ１０結晶構造を有する物質の中の少なくとも１つである。これと異なり、第１磁性パターン１５４及び第２磁性パターン１５６は六方稠密格子構造を有する１０乃至４５ａｔ．％の白金（Ｐｔ）含量を有するコバルト−白金（ＣｏＰｔ）無秩序合金（ｄｉｓｏｒｄｅｒｅｄ Ａｌｌｏｙ）又はＣｏＰｔ秩序合金（ｏｒｄｅｒｅｄ Ａｌｌｏｙ）を含む。これと異なり、第１磁性パターン１５４及び第２磁性パターン１５６は鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）の中から選択された少なくとも１つと希土類金属であるテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）及びガドリニウム（Ｇｄ）の中で少なくとも１つを含む非晶質ＲＥ−ＴＭ合金の中で選択された少なくとも１つを含む。
第１磁性パターン１５４及び第２磁性パターン１５６は界面垂直磁気異方性（ｉｎｔｅｒｆａｃｅ ｐｅｒｐｅｎｄｉｃｕｌａｒ ｍａｇｎｅｔｉｃ ａｎｉｓｏｔｒｏｐｙ）を有する物質を含む。界面垂直磁気異方性は内在的水平磁化特性を有する磁性層がそれと隣接する他の層との界面からの影響によって垂直磁化方向を有する現象を言う。ここで、“内在的水平磁化特性”は外部的な要因がない場合、磁性層がそれの最も広い表面に平行な磁化方向を有する特性を意味する。例えば、内在的水平磁化特性を有する磁性層が基板上に形成され、外部的な要因が無い場合、磁性層の磁化方向は基板の上面と実質的に平行になる。
一例として、第１磁性パターン１５４及び第２磁性パターン１５６はコバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）の中で少なくとも１つを含む。第１磁性パターン１５４及び第２磁性パターン１５６はボロン（Ｂ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、炭素（Ｃ）、及び窒素（Ｎ）を含む非磁性物質の中の少なくとも１つをさらに含む。一例として、第１磁性パターン１５４及び第２磁性パターン１５６はＣｏＦｅ又はＮｉＦｅを含み、ボロンＢを更に含む。これに加えて、第１磁性パターン１５４及び第２磁性パターン１５６の飽和磁化量を低くするために、第１磁性パターン１５４及び第２磁性パターン１５６はチタニウム（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、タンタル（Ｔａ）及びシリコン（Ｓｉ）の中で少なくとも１つを更に含む。第１磁性パターン１５４及び第２磁性パターン１５６はスパッタリング又はＰＥＣＶＤで形成される。
上述された実施形態で開示された磁気記憶素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）で具現される。例えば、本発明の実施形態による磁気記憶素子はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ−ｉｎ−Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ−ｉｎ−Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式にパッケイジングされることができる。
本発明の実施形態による磁気記憶素子が実装されたパッケージは、磁気記憶素子を制御するコントローラ及び／又は論理素子等を更に含む。
図３４は本発明の一実施形態による磁気記憶素子を含むメモリカードの一例を簡略に示したブロック図である。
図３４を参照すると、本発明の一実施形態によるメモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は上述された実施形態による磁気記憶素子の中で少なくとも１つを含む。また、記憶装置１２１０は他の形態の半導体記憶素子（ｅｘ、ＳＲＡＭ素子又はＤＲＡＭ素子等）をさらに含む。メモリカード１２００はホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するＣＰＵ（１２２２）を含む。また、メモリコントローラ１２２０はＣＰＵ（１２２２）の動作メモリとして使用されるＲＡＭ（１２２１）を含む。これに加えて、メモリコントローラ１２２０はホストインタフェイス１２２３、メモリインタフェイス１２２５をさらに含む。ホストインタフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。メモリインタフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接続させる。メモリコントローラ１２２０はエラー訂正ブロック（Ｅｃｃ）１２２４をさらに含む。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーの検出及び訂正を行う。図示しないが、メモリカード１２００はホスト（Ｈｏｓｔ）とのインタフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ ｄｅｖｉｃｅ）をさらに含む。メモリシステム１２００は携帯用データ格納カードとして使用できる。これと異なり、メモリカード１２００はコンピュータシステムのハードディスクを代替する固体ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現される。
図３５は本発明の一実施形態による磁気記憶素子を含む電子システムの一例を簡略に示したブロック図である。
図３５を参照すると、本発明の実施形態による電子システム１１００はコントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インタフェイス１１４０、及びバス１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインタフェイス１１４０はバス１１５０を通じて互いに結合される。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。
コントローラ１１１０はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれと類似な機能を遂行できる論理素子の中で少なくとも１つを含む。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納する。記憶装置１１３０は上述された実施形態に開示された磁気記憶素子の中で少なくとも１つを含む。また、記憶装置１１３０は他の形態の半導体記憶素子（例えば、ＤＲＡＭ素子又はＳＲＡＭ素子等）を更に含む。インタフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インタフェイス１１４０は有線又は無線形態である。例えば、インタフェイス１１４０はアンテナ又は有無線トランシーバ等を含む。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上するためのキャッシュ記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等を更に含む。
電子システム１１００は個人携帯用情報端末機ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全ての電子製品に適用できる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者ならば本発明がその技術的思想や必須の特徴を変形することなく、他の具体的な形態に実施できることを理解できよう。従って、以上で記述した実施形態は全ての面で例示的であって、限定的ではない、と理解されなければならない。従って、本発明の範囲は添付される請求の範囲及びその等価物から許容可能である解析の最も広い範囲に決定されなければならない。
１０ 基板
２０ 導電層
２１ 導電パターン
３０ 蝕刻残留物
４０ マスクパターン
１００ 基板
１０１ ソース／ドレーン領域
１１１ 第１層間絶縁膜
１１３ キャッピング絶縁層
１１４ 保護絶縁層
１１６ 第３層間絶縁膜
１２１ コンタクト
１２５ 導電パッド
１２６ 埋め込み絶縁層
１３１ 犠牲層
１３１ａ 犠牲層の露出した側面
１３６ 第１モールディングパターン
１３７ 第１モールディング層
１３８ 第２モールディングパターン
１４０ 下部電極層
１４５ 上部電極層
１５１ 第１磁性層
１５２ トンネル絶縁層
１５３ 第２磁性層
１５４ 第１磁性パターン
１５５ トンネル絶縁パターン
１５６ 第２磁性パターン
１６１ パッド絶縁層
１６２ 蝕刻停止膜
１６３ 上部絶縁層
１７１ キャッピング層間絶縁膜
１７３ キャッピング酸化膜
１７４ 第２層間絶縁膜
１７５ 残留層間絶縁膜
１７６ 第４層間絶縁膜
１８１ 絶縁マスクパターン
１８２ マスクパターン
１８３ スペーサ絶縁膜
１８４ 残留スペーサ絶縁膜
１１００ 電子システム
１１１０ コントローラ
１１２０ 入出力装置（Ｉ／Ｏ）
１１３０ 記憶装置
１１４０ インタフェイス
１１５０ バス
１２００ メモリカード
１２１０ 記憶装置
１２２０ メモリコントローラ
１２２１ ＲＡＭ
１２２２ ＣＰＵ
１２２３ ホストインタフェイス
１２２５ メモリインタフェイス
１２２４ エラー訂正ブロック（Ｅｃｃ）
ＡＧ エアーギャップ
ＢＬ ビットライン
ＣＡＲ セルアレイ領域
ＣＴ コンタクトホール
ＥＡＧ 延長されたエアーギャップ
ＥＲ 蝕刻残留物層
ＩＬ 絶縁層
ＩＬＰ 絶縁パターン
Ｌ１ 下部導電層
Ｌ２ 上部導電層
ＭＬ 導電性マスク層
ＭＳ 導電性マスクパターン
ＭＴＪ 磁気トンネル接合構造体
ＭＴＬ 磁気トンネル接合層
Ｐ１ 下部導電パターン
Ｐ２ 上部導電パターン
ＰＣＲ 周辺回路領域
ＰＧ 周辺ゲートライン
ＰＨ 貫通ホール
ＲＳ リセス領域
ＳＣ モールディング構造体
ＳＰＲ 導電ピラー

Claims (25)

  1. 基板の上に導電ピラーを形成する段階と、
    前記導電ピラー間に順に犠牲層及びモールディング構造体を形成する段階と、
    前記モールディング構造体の上に前記導電ピラーと連結される導電層を形成する段階と、
    前記犠牲層を除去してエアーギャップを形成する段階と、
    前記モールディング構造体を除去して延長されたエアーギャップを形成する段階と、
    前記導電層をパターニングして前記延長されたエアーギャップを露出させる段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記基板は、セルアレイ領域及び周辺回路領域を含み、
    前記モールディング構造体は、前記セルアレイ領域と前記周辺回路領域との間に位置する経路を通じて除去されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記セルアレイ領域は、前記周辺回路領域と接する第１乃至第４エッジを含み、前記経路は、前記第１乃至第４エッジの中で少なくとも１つを横切ることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記モールディング構造体は、前記導電層を形成した後に除去されることを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記モールディング構造体を除去する段階は、
    前記セルアレイ領域を覆い、前記周辺回路領域を露出するマスクパターンを形成する段階と、
    前記マスクパターンを蝕刻マスクとして前記モールディング構造体の側壁を露出するパターニング工程を遂行する段階と、を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  6. 前記犠牲層を除去する段階は、前記導電層を形成した後に遂行され、
    前記パターニング工程は、前記犠牲層を露出するように遂行され、
    前記モールディング構造体を蝕刻する段階は、前記犠牲層を除去した後に遂行されることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記パターニング工程は、前記導電層の側壁を露出するように遂行され、
    前記犠牲層を除去した後、前記パターニング工程によって露出された前記導電層の前記側壁の上に前記エアーギャップを密封するスペーサ絶縁膜を形成する段階をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記パターニング工程は、前記導電層の側壁を露出するように遂行され、
    前記犠牲層を除去する前に、熱酸化工程を遂行して前記導電層の前記露出された側壁の上にキャッピング酸化膜を形成する段階をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
  9. 前記犠牲層は、前記導電層を形成する前に除去され、
    前記モールディング構造体は、前記犠牲層を除去した後に除去され、
    前記パターニング工程によって前記エアーギャップが露出されることを特徴とする請求項５に記載の半導体素子の製造方法。
  10. 前記モールディング構造体を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含み、
    前記犠牲層は、前記第１モールディングパターン間の領域を通じて除去されることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記第１モールディングパターンは、スペーサ工程によって形成され、平面視観点で前記導電ピラーの上部側壁を囲むリング形状を有することを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記第１モールディングパターンは、前記犠牲層を露出する貫通ホールを有するように形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
  13. 前記導電層は、下部電極層及び前記下部電極層上の磁気トンネル接合層を含み、
    前記下部電極層は、前記モールディング構造体を除去する前に形成され、
    前記磁気トンネル接合層は、前記モールディング構造体を除去した後に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  14. セルアレイ領域及び周辺回路領域を含む基板を準備する段階と、
    前記セルアレイ領域の上に導電ピラーを形成する段階と、
    前記導電ピラー間に犠牲層及びモールディング構造体を順に形成する段階と、
    前記モールディング構造体の上に導電層を形成する段階と、
    前記犠牲層を除去して前記導電ピラー間にエアーギャップを形成する段階と、
    前記セルアレイ領域を覆い、前記周辺回路領域を露出するマスクパターンを利用する第１パターニング工程を遂行して前記モールディング構造体を露出する段階と、
    前記セルアレイ領域と前記周辺回路領域との境界を通じて前記露出されたモールディング構造体を除去して延長されたエアーギャップを形成する段階と、
    前記導電層に第２パターニング工程を遂行して前記延長されたエアーギャップを露出させる段階と、を含むことを特徴とする磁気記憶素子の製造方法。
  15. 前記第１パターニング工程によって前記犠牲層が露出され、
    前記犠牲層は、前記第１パターニング工程の後に前記セルアレイ領域と前記周辺回路領域との間の経路を通じて除去されることを特徴とする請求項１４に記載の磁気記憶素子の製造方法。
  16. 前記導電層の側壁は、前記第１パターニング工程によって露出され、
    熱酸化工程を遂行して前記導電層の露出された側壁の上にキャッピング酸化膜を形成する段階をさらに含むことを特徴とする請求項１５に記載の磁気記憶素子の製造方法。
  17. 前記導電層の側壁は、前記第１パターニング工程によって露出され、
    前記モールディング構造体を除去する前に、前記エアーギャップを密封するスペーサ絶縁膜を形成する段階をさらに含むことを特徴とする請求項１５に記載の磁気記憶素子の製造方法。
  18. 前記犠牲層は、前記導電層を形成する前に除去され、
    前記モールディング構造体は、前記犠牲層を除去した後に除去され、
    前記第１パターニング工程によって前記エアーギャップが露出されることを特徴とする請求項１４に記載の磁気記憶素子の製造方法。
  19. 前記モールディング構造体を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含み、
    前記犠牲層は、前記第１モールディングパターン間の領域を通じて除去されることを特徴とする請求項１８に記載の磁気記憶素子の製造方法。
  20. 前記第１モールディングパターンは、スペーサ工程によって形成され、平面視観点で前記導電ピラーの上部側壁を囲むリング形状を有することを特徴とする請求項１９に記載の磁気記憶素子の製造方法。
  21. 前記犠牲層を除去した後、前記第１モールディングパターン間の領域を満たす第２モールディングパターンを形成する段階をさらに含むことを特徴とする請求項１９に記載の磁気記憶素子の製造方法。
  22. 前記第１モールディングパターンを形成する段階は、前記第１モールディングパターンを貫通して前記犠牲層を露出する貫通ホールを形成する段階を含むことを特徴とする請求項１９に記載の磁気記憶素子の製造方法。
  23. 前記導電層は、下部電極層及び前記下部電極層の上の磁気トンネル接合層を含み、
    前記下部電極層は、前記モールディング構造体を除去する前に形成され、
    前記磁気トンネル接合層は、前記モールディング構造体を除去した後に形成されることを特徴とする請求項１４に記載の磁気記憶素子の製造方法。
  24. 前記犠牲層を形成する前に、前記導電ピラーの側壁を覆うキャッピング絶縁層を形成する段階をさらに含むことを特徴とする請求項１４に記載の磁気記憶素子の製造方法。
  25. 前記モールディング構造体は、前記犠牲層と蝕刻選択性を有する物質で形成されることを特徴とする請求項１４に記載の磁気記憶素子の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698342B2 (en) * 2014-09-11 2017-07-04 Kabushiki Kaisha Toshiba Contact layer for magnetic tunnel junction element and manufacturing method thereof
JP6178451B1 (ja) * 2016-03-16 2017-08-09 株式会社東芝 メモリセルおよび磁気メモリ
KR102481302B1 (ko) * 2016-09-06 2022-12-27 삼성전자주식회사 자기 메모리 장치의 제조 방법
WO2018125142A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Protection layers for magnetic tunnel junctions
US10490248B2 (en) 2017-11-30 2019-11-26 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic random access memory structure and manufacturing method of the same
CN110148596B (zh) * 2018-02-12 2020-11-10 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及其形成方法
US10714680B2 (en) 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US10593728B1 (en) * 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
US11024702B2 (en) * 2019-03-04 2021-06-01 Cyntec Co., Ltd. Stacked electronic structure
TWI810362B (zh) * 2019-09-09 2023-08-01 聯華電子股份有限公司 形成可變電阻式記憶體單元的方法
US11152426B2 (en) 2020-01-15 2021-10-19 Taiwan Semiconductor Manufacturing Company Limited Memory device using an etch stop dielectric layer and methods for forming the same
KR20220049295A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343862A (ja) * 2001-03-13 2002-11-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2008227009A (ja) * 2007-03-09 2008-09-25 Toshiba Corp 磁気ランダムアクセスメモリ、その書き込み方法及びその製造方法
JP2009111052A (ja) * 2007-10-29 2009-05-21 Nippon Telegr & Teleph Corp <Ntt> 電気装置及びその製造方法
JP2011066126A (ja) * 2009-09-16 2011-03-31 Elpida Memory Inc 半導体記憶装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391658B1 (en) 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US20030120858A1 (en) 2000-09-15 2003-06-26 Matrix Semiconductor, Inc. Memory devices and methods for use therewith
US6833982B2 (en) 2001-05-03 2004-12-21 Hitachi Global Storage Technologies Netherlands B.V. Magnetic tunnel junction sensor with a free layer biased by longitudinal layers interfacing top surfaces of free layer extensions which extend beyond an active region of the sensor
US6596597B2 (en) 2001-06-12 2003-07-22 International Business Machines Corporation Method of manufacturing dual gate logic devices
KR20030078136A (ko) 2002-03-28 2003-10-08 주식회사 하이닉스반도체 마그네틱 램의 제조방법
JP3918612B2 (ja) 2002-04-03 2007-05-23 ヤマハ株式会社 磁気トンネル接合素子の製法と磁気トンネル接合装置
US6822278B1 (en) 2002-09-11 2004-11-23 Silicon Magnetic Systems Localized field-inducding line and method for making the same
US7045368B2 (en) 2004-05-19 2006-05-16 Headway Technologies, Inc. MRAM cell structure and method of fabrication
KR100663356B1 (ko) * 2005-02-14 2007-01-02 삼성전자주식회사 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들
US9368716B2 (en) 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
JP2011096780A (ja) 2009-10-28 2011-05-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8912012B2 (en) 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
KR101566925B1 (ko) 2010-01-29 2015-11-16 삼성전자주식회사 반도체소자의 제조방법
KR101779566B1 (ko) 2010-11-29 2017-09-19 삼성전자주식회사 반도체 소자의 제조 방법 및 그 제조 장치
JP2013008868A (ja) 2011-06-24 2013-01-10 Toshiba Corp 半導体記憶装置
KR102046976B1 (ko) * 2012-12-04 2019-12-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102003881B1 (ko) * 2013-02-13 2019-10-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102102783B1 (ko) * 2014-01-06 2020-04-22 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343862A (ja) * 2001-03-13 2002-11-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2008227009A (ja) * 2007-03-09 2008-09-25 Toshiba Corp 磁気ランダムアクセスメモリ、その書き込み方法及びその製造方法
JP2009111052A (ja) * 2007-10-29 2009-05-21 Nippon Telegr & Teleph Corp <Ntt> 電気装置及びその製造方法
JP2011066126A (ja) * 2009-09-16 2011-03-31 Elpida Memory Inc 半導体記憶装置およびその製造方法

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