JP6418951B2 - 半導体素子、磁気記憶素子の製造方法 - Google Patents

半導体素子、磁気記憶素子の製造方法 Download PDF

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Description

本発明は半導体素子及び磁気記憶素子に係り、より詳しくは、複数の導電層をパターニングする工程を含む半導体素子及び磁気記憶素子の製造方法に関する。
電子機器の高速化、低消費電力化にしたがってこれに内装される半導体記憶素子もやはり速い読出し／書込み動作、低い動作電圧が要求されている。このような要求を充足させる半導体記憶素子の一方案として磁気記憶素子が提案された。磁気記憶素子、ＭＲＡＭ（ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は高速に動作でき、また不揮発性特性を有するので、次世代の記憶素子として注目を浴びている。
このような趨勢に合わせて、上記ＭＲＡＭの他にも、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の次世代半導体メモリ素子が開発されている。このような次世代半導体メモリ素子を構成する物質は電流又は電圧によって、その抵抗値が変わり、電流又は電圧供給が中断されても抵抗値をそのまま維持する特性を有する。半導体装置の高集積化によって、このような抵抗メモリ素子も高集積化が要求されている。
特開第２００８−２１８８２９号公報 韓国特許第１０−１０６０５７８号明細書 米国特許公開第２０１３−００３２７７５号明細書
本発明の実施形態が達成しようとする一つの技術的課題は導電層をパターニングする時、発生する蝕刻副産物の再蒸着現象を緩和できる製造方法を提供することにある。本発明の実施形態が達成しようとする他の技術的課題は蝕刻副産物の再蒸着による導電層間の短絡を防止できる製造方法を提供することにある。
上述した技術的課題を解決するための半導体素子の製造方法は、基板上に導電層を形成する段階と、前記導電層と前記基板との間にエアーギャップを形成する段階と、前記導電層をパターニングして前記エアーギャップを露出させる段階と、を有し、前記基板と前記導電層との間に複数の導電ピラーを形成する段階をさらに有し、前記エアーギャップは、前記導電ピラー間に位置し、前記エアーギャップを形成する段階は、前記導電ピラーを囲む犠牲層を形成する段階と、前記犠牲層を除去して前記エアーギャップを形成する段階と、を含むことを特徴とする。
前記犠牲層を形成する以前に、前記導電ピラー間にキャッピング絶縁層を形成する段階をさらに含み、前記キャッピング絶縁層は、前記導電ピラーの側壁の上に延長されることができる。
前記犠牲層上に前記導電ピラーの上面を露出するモールディング絶縁層を形成する段階をさらに含み、前記犠牲層を除去する時、前記モールディング絶縁層は、残留することができる。
前記モールディング絶縁層は、前記犠牲層との蝕刻選択性を有する物質により形成されることができる。
前記導電ピラーと前記基板とを連結するコンタクトを形成する段階と、前記導電ピラーと前記コンタクトとの間に導電パッドを形成する段階と、をさらに含むことができる。
前記導電層を形成する段階は、順に積層された第１導電層、絶縁膜、第２導電層を形成する段階を含むことができる。
前記第１及び第２導電層は、強磁性層であることができる。
前記エアーギャップを形成する段階は、前記導電ピラー間に順に犠牲層及びモールディング絶縁層を形成する段階と、前記犠牲層を除去する段階と、を含むことができる。
前記モールディング絶縁層を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含み、前記犠牲層の少なくとも一部は、前記第１モールディングパターン間の開口部によって露出され、前記犠牲層は、前記第１モールディングパターン間の前記開口部を通じて除去されることができる。
前記第１モールディングパターンは、スペーサー工程によって形成されることができる。
前記モールディング絶縁層を形成する段階は、前記犠牲層を除去した後、前記第１モールディングパターン間の領域を満たす第２モールディングパターンを形成する段階をさらに含むことができる。
前記第２モールディングパターンを形成した後、平坦化工程を遂行して前記導電ピラーの上面を露出する段階をさらに含むことができる。
前記第１モールディングパターンを形成する段階は、前記犠牲層上に第１モールディング層を形成する段階と、前記第１モールディング層に貫通ホールを形成して前記犠牲層を露出させる段階と、を含むことができる。
前記導電ピラーの中の一部は、互いに第１距離に離隔され、前記導電ピラーの中の残りは、互いに前記第１距離より大きい第２距離に離隔されることができる。
前記エアーギャップを形成する段階は、前記導電ピラー間を完全に満たさないように段差塗布性が低いモールディング絶縁層を形成する段階と、を含むことができる。
上述した技術的課題を解決するための磁気記憶素子の製造方法は、基板上にコンタクトを形成する段階と、前記コンタクト上に複数の導電ピラーを形成する段階と、前記導電ピラー間に犠牲層及びモールディング絶縁層を形成する段階と、前記犠牲層を選択的に除去して前記モールディング絶縁層と前記基板との間にエアーギャップを形成する段階と、前記モールディング絶縁層上に磁気トンネル接合層を形成する段階と、前記磁気トンネル接合層をパターニングして前記エアーギャップを露出する段階と、を含む。
前記モールディング絶縁層を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含むことができる。
隣接する第１モールディングパターンは、前記犠牲層を露出し、前記犠牲層は、前記第１モールディングパターン間に除去されることができる。
前記犠牲層の除去の以後、前記第１モールディングパターン間を満たす第２モールディングパターンを形成する段階をさらに含むことができる。
前記第１モールディングパターンを形成する段階は、前記犠牲層上に第１モールディング層を形成する段階と、前記第１モールディング層に貫通ホールを形成して前記犠牲層を露出させる段階と、を含むことができる。
前記導電ピラーの中の一部は、互いに第１距離に離隔され、前記導電ピラーの中の残りは、互いに前記第１距離より大きい第２距離に離隔されることができる。
前記犠牲層の除去は、アッシング工程を含むことができる。
上述した技術的課題を解決するための半導体素子の製造方法は、基板上に少なくとも１つの導電ピラーを形成する段階と、前記少なくとも１つの導電ピラーを囲むモールディング構造体を形成し、前記モールディング構造体と前記基板との間に空いた領域（ｃａｖｉｔｙ）を定義する段階と、前記モールディング構造体上に少なくとも１つの導電物質層を形成する段階と、前記少なくとも１つの導電物質層をパターニングして、前記少なくとも１つの導電ピラー上に少なくとも１つの導電パターンを形成する段階と、を含み、前記少なくとも１つの導電物質層のパターニングは、前記モールディング構造体の一部を除去して前記空いた領域を露出し、前記パターニングで発生した導電性残留物（ｒｅｓｉｄｕａｌ）が前記空いた領域内に蒸着される。
上述した技術的課題を解決するための磁気記憶素子は、基板と連結されるコンタクトと、前記コンタクト上の導電ピラーと、前記導電ピラー上の磁気トンネル接合構造体と、前記磁気トンネル接合構造体の下部に提供され、前記導電ピラーの上部を囲む残留モールディングパターンと、を含むことができる。
平面的な観点で、前記残留モールディングパターンは、リング形状であることができる。
前記残留モールディングパターンの側壁は、前記磁気トンネル接合構造体の側壁と共面をなすことができる。
前記残留モールディングパターンの下面は、前記導電ピラーの下面より高いことができる。
前記導電ピラーの側壁、前記磁気トンネル接合構造体の側壁、前記残留モールディングパターンの側壁に沿って延長される保護絶縁層をさらに含み、前記残留モールディングパターンは、前記保護絶縁層と異なる物質を含むことができる。
前記導電ピラー間のギャップ領域の側壁及び下面に沿って提供されるキャッピング絶縁層をさらに含むことができる。
前記キャッピング絶縁層は、前記磁気トンネル接合構造体の下面と接することができる。
前記キャッピング絶縁層と前記保護絶縁層との間に提供される導電性蝕刻残留物層をさらに含むことができる。
前記コンタクトと前記導電ピラーとの間に提供される導電パッドをさらに含むことができる。
本発明の実施形態によれば、導電層のパターニング以前に予めエアーギャップを形成することによって蝕刻副産物の再蒸着を減すことができる。その結果、蝕刻副産物の再蒸着による短絡現象を緩和できる。
本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。 本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。 本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。 本発明の一実施形態による磁気記憶素子の平面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の平面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図２６のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図２６のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図２６のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図２６のＡ−Ａ’線に沿う断面図である。 本発明のその他の実施形態による他の磁気記憶素子の製造方法を説明するための断面図である。 本発明のその他の実施形態による他の磁気記憶素子の製造方法を説明するための断面図である。 本発明のその他の実施形態による他の磁気記憶素子の製造方法を説明するための断面図である。 本発明の一実施形態による磁気トンネル接合構造体を説明するための概念図である。 本発明の他の実施形態による磁気トンネル接合構造体を説明するための概念図である。 本発明の一実施形態による磁気記憶素子を含むメモリカードの一例を簡略に示したブロック図である。 本発明の一実施形態による磁気記憶素子を含む電子システムの一例を簡略に示したブロック図である。
以上の本発明の目的、他の目的、特徴及び長所は添付した図面に関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明する実施形態に限定されず、他の形態に具体化されることもあり得る。むしろ、ここで紹介する実施形態は開示された内容が徹底して、完全になるように、そして当業者に本発明の思想が十分に伝達されるために提供される。
本明細書において、ある膜（又は層）が他の膜（又は層）又は基板上に在ると言及される場合にそれは他の膜（又は層）又は基板上に直接形成されるか、又はこれらの間に第３の膜（又は層）が介在されることもあり得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張されることもある。また、本明細書の多様な実施形態において第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されるが、これらの領域、膜はこのような用語によって限定されない。これらの用語は単なるいずれかの所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別させるために使用されるだけである。したがって、いずれかの一実施形態において第１膜質として言及された膜質が他の実施形態においては第２膜質として言及されることもあり得る。ここに説明し、例示する各実施形態はその相補的な実施形態も含む。本明細書において‘及び／又は’という表現は前後に羅列された構成要素の中の少なくとも１つを含む意味として使用される。明細書の全体に亘って同一の参照番号により表示される部分は同一の構成要素を示す。
図１乃至図３は本発明の一実施形態による半導体素子の製造方法を概略的に説明するための断面図である。
図１を参照すると、基板１０上に導電層２０が提供される。基板１０はトランジスタ又はダイオード等の選択素子を含む基板である。導電層２０と基板１０との間に導電ピラーＳＰＲが提供され、導電ピラーＳＰＲの側壁、基板１０の上面、及び導電層２０の下面によって定義されるエアーギャップＡＧが提供される。導電ピラーＳＰＲは基板１０上に２次元的に配置されてもよい。導電層２０は下部導電層Ｌ１、上部導電層Ｌ２、及び、下部導電層Ｌ１と上部導電層Ｌ２との間の絶縁層ＩＬを含む。
導電層２０上にマスクパターン４０が提供され、マスクパターン４０を蝕刻マスクとして導電層２０のパターニング工程が遂行される。一例として、パターニング工程はイオンミリング（ｉｏｎ ｍｉｌｌｉｎｇ）などのドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）工程を含む。
図２はパターニング工程において導電層２０の一部が蝕刻されることを示す図である。図３はパターニング工程が完了して導電層２０が互いに離隔された導電パターン２１に分離されたことを示す図である。
図２及び図３を参照すると、導電層２０がパターニングされて互いに離隔された導電パターン２１に分離される。導電パターン２１の各々は下部導電パターンＰ１、絶縁パターンＩＬＰ、及び上部導電パターンＰ２を含む。下部導電パターンＰ１と上部導電パターンＰ２とは絶縁パターンＩＬＰを介して互いに絶縁される構造である。
パターニング工程が進行することによって導電層２０内にはリセス領域ＲＳが形成される。リセス領域ＲＳの下部にはドライエッチング工程の副産物である蝕刻残留物３０が形成される。蝕刻残留物３０内の導電性物質はドライエッチングが続いて進行されることによってリドライエッチングされてリセス領域ＲＳの側壁、即ち蝕刻された導電層２０の側壁に付着する。ドライエッチング工程が続いて進行されて導電層２０の下面が貫通され、リセス領域ＲＳがエアーギャップＡＧと連結される場合、蝕刻残留物３０はエアーギャップＡＧの底、即ち、基板１０の上面に落ちて蝕刻残留物層ＥＲが形成される。
リドライエッチングされて導電パターン２１の側壁に付着する導電性物質の量はリセス領域ＲＳの下面の高さに依存する。即ち、パターニング工程の初期にはリセス領域ＲＳの下面が導電パターン２１内に形成されるので、リドライエッチングされた導電性物質の中の相当数が導電パターン２１の側壁に付着する。このような再付着した導電性物質は金属物質を含み、シリコンや絶縁膜等に比べて飽和蒸気圧が低い。したがって、このように再付着した導電性物質を除去し、リセス領域ＲＳの下面を低くするために導電層２０の下面が貫通されて導電パターン２１が形成された以後にもドライエッチング工程が追加的に相当時間続いて進行される必要がある。導電層２０の下にエアーギャップが無い場合、このような追加的なドライエッチング工程においてリセス領域ＲＳの下面を低くすることは限界があり、追加的な工程時間が掛かるだけでなく、その下の構造に影響を与える。
本発明の実施形態によれば、導電層２０の下に予めエアーギャップＡＧを形成して追加的なドライエッチング工程無しにリセス領域ＲＳの下面を低くできる。即ち、導電層２０の下面が貫通され、リセス領域ＲＳがエアーギャップＡＧと連結される場合、蝕刻残留物層ＥＲはエアーギャップＡＧの底、即ち基板１０の上面に落ちるようになる。それによって、リドライエッチングされて導電パターン２１の側壁に付着した導電性物質の量を減らすことができるので、下部導電パターンＰ１と上部導電パターンＰ２との間の短絡（ｓｈｏｒｔ）を防止できる。また、リドライエッチングによって導電パターン２１の幅が増加する量を減らすことができるので、隣接する導電パターン２１間の短絡を防止できる。
図４は本発明の一実施形態による磁気記憶素子の平面図である。図５乃至図１３は本発明の一実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。以下、説明を簡単にするために本発明の半導体素子を磁気記憶素子として説明するが、これに限定されない。
図４及び図５を参照すると、基板１００上に選択素子が形成される。一例として、選択素子はトランジスタである。トランジスタは基板１００上のワードラインＷＬ、及びワードラインＷＬ間のソース／ドレーン領域１０１を含む。ワードラインＷＬは第１方向（以下、ｘ方向）に沿って配置され、第１方向と交差する第２方向（以下、ｙ方向）に延長される。ワードラインＷＬはゲート電極及びゲート誘電膜を含む。一例として、ゲート電極はドーピングされた半導体及び／又は金属物質を含む。一例として、ゲート誘電膜は熱酸化膜である。ゲート電極の側壁にスペーサーが提供される。スペーサーは酸化膜、酸化窒化膜、及び窒化膜の中の少なくとも１つを含む。ワードラインＷＬは基板１００上面上に配置されたものとして図示したが、これとは異なり基板１００の上部に埋め込まれて配置されてもよい。
ワードラインＷＬを覆う第１層間絶縁膜１１１が形成され、第１層間絶縁膜１１１を貫通してソース／ドレーン領域１０１に接続されるコンタクト１２１が形成される。一例として、第１層間絶縁膜１１１はシリコン酸化膜であり，化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。コンタクト１２１はソース／ドレーン領域１０１と以下に説明される磁気トンネル接合を連結するための構造である。図示しないが、コンタクト１２１が提供されないソース／ドレーン領域１０１の一部はソースコンタクトと連結される。コンタクト１２１は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。
コンタクト１２１の各々と連結される導電パッド１２５が提供される。導電パッド１２５はコンタクト１２１上に導電層を形成した後、これを貫通する埋め込み絶縁層１２６を形成して形成される。埋め込み絶縁層１２６が形成された後、平坦化工程が遂行されて導電パッド１２５の上面が露出される。これとは異なり、コンタクト１２１上にリセス領域を含む絶縁層を形成した後、リセス領域を満たすように導電パッド１２５を形成してもよい。導電パッド１２５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。埋め込み絶縁層１２６はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中の少なくとも１つを含む。
図６を参照すると、導電パッド１２５上に導電ピラーＳＰＲが形成される。一例として、導電ピラーＳＰＲはコンタクト１２１上に導電層を形成した後、これをパターニングして形成される。他の実施形態において、導電ピラーＳＰＲはコンタクト１２１上にリセス領域を含む絶縁層を形成した後、リセス領域を導電物質により満たして形成する。導電ピラーＳＰＲは金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質により形成される。一例として、導電ピラーＳＰＲはチタニウム窒化物及び／又はタングステンを含む。導電ピラーＳＰＲは基板１００上に２次元的に配置されてもよい。
導電ピラーＳＰＲの長さはコンタクト１２１の長さより小さい。一例として、導電ピラーＳＰＲの長さは約４００Å乃至約１２００Åである。導電ピラーＳＰＲの長さによって以下に説明するエアーギャップの高さが決定される。導電ピラーＳＰＲ間の距離は同一であると図示したが、これに限定されない。
導電ピラーＳＰＲが形成された結果物の上に、キャッピング絶縁層１１３が形成される。キャッピング絶縁層１１３は導電ピラーＳＰＲの側壁及び上面と、埋め込み絶縁層１２６の上面に沿って実質的にコンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成される。一例として、キャッピング絶縁層１１３はシリコン窒化物又はシリコン酸化窒化物を含む。
図７を参照すると、導電ピラーＳＰＲ間に犠牲層１３１が形成される。一例として、犠牲層１３１はＳＯＨ（Ｓｉｌｉｃｏｎ Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ）を含む。他の実施形態において、犠牲層１３１は以下に説明されるモールディング構造体との蝕刻選択性を有する物質を含む。
犠牲層１３１はＣＶＤ工程によって形成される。犠牲層１３１はその上面が導電ピラーＳＰＲの上面より低く形成される。一例として、犠牲層１３１の形成工程はその上面が導電ピラーＳＰＲの上面より低くなるまでリセスする工程を含む。
犠牲層１３１が形成された結果物の上に、第１モールディングパターン１３６が形成される。第１モールディングパターン１３６は犠牲層１３１との蝕刻選択性を有する物質を含む。一例として、犠牲層１３１がシリコン酸化物を含む場合、第１モールディングパターン１３６はシリコン窒化物を含む。又は、犠牲層１３１はポリシリコンを含み、第１モールディングパターン１３６はシリコン酸化物又はシリコン窒化物を含む。
第１モールディングパターン１３６はキャッピング絶縁層１１３が形成された導電ピラーＳＰＲの上部側壁の上に形成される。一例として、犠牲層１３１が形成された結果物の上に、絶縁層が形成され、乾式蝕刻工程を遂行してスペーサー形状の第１モールディングパターン１３６が形成される。平面的な観点において、第１モールディングパターン１３６は導電ピラーＳＰＲの各々の外周面に沿って延長されるリング（ｒｉｎｇ）形状である。第１モールディングパターン１３６は犠牲層１３１の一部を露出する。
図８を参照すると、犠牲層１３１が除去されてエアーギャップＡＧが形成される。一例として、犠牲層１３１は第１モールディングパターン１３６間の空間を通じて除去される。犠牲層１３１がＳＯＨを含む場合、犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。犠牲層１３１が第１モールディングパターン１３６との蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。即ち、第１モールディングパターン１３６は犠牲層１３１と共に除去されず残留する。
図９を参照すると、第１モールディングパターン１３６間の領域を満たす第２モールディングパターン１３８が形成される。第２モールディングパターン１３８は第１モールディングパターン１３６と同一の物質により形成される。一例として、第２モールディングパターン１３８は原子層蒸着工程（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）によって形成される。他の実施形態において、第２モールディングパターン１３８は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層により形成される。一例として、第２モールディングパターン１３８はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。エアーギャップＡＧの少なくとも一部は第２モールディングパターン１３８によって満たされず、実質的に空いた空間として維持される。第２モールディングパターン１３８の形成工程は導電ピラーＳＰＲの上面が露出されるように平坦化する工程を含む。その結果、導電ピラーＳＰＲ間に第１モールディングパターン１３６及び第２モールディングパターン１３８を含むモールディング構造体ＳＣが形成される。平坦化工程によって、第１モールディングパターン１３６の上部及びキャッピング絶縁層１１３の上部が除去される。
図１０を参照すると、モールディング構造体ＳＣ上に下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５が順に形成される。下部及び上部電極層１４０、１４５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質により形成される。磁気トンネル接合層ＭＴＬは第１磁性層１５１、トンネル絶縁層１５２、及び第２磁性層１５３を含む。磁気トンネル接合層ＭＴＬに対しては以下、図３４及び図３５を参照してより詳細に説明する。
上部電極層１４５上に導電性マスクパターンＭＳが形成される。一例として、導電性マスクパターンＭＳはタングステン及び／又はチタニウム窒化物を含む。平面的な観点において、導電性マスクパターンＭＳは導電ピラーＳＰＲと実質的に対応するように形成される。
図１１を参照すると、導電性マスクパターンＭＳを蝕刻マスクとして磁気トンネル接合層ＭＴＬ及び上部及び下部電極層１４０、１４５のパターニング工程が遂行される。一例として、パターニング工程はドライエッチング工程を含む。その結果、下部電極パターン１４１、磁気トンネル接合構造体ＭＴＪ、及び上部電極パターン１４６が形成される。磁気トンネル接合構造体ＭＴＪは第１磁性パターン１５４、トンネル絶縁パターン１５５、及び第２磁性パターン１５６を含む。パターニング工程の途中に、図１乃至図３を参照して説明したのと同様に、エアーギャップＡＧが露出され、エアーギャップＡＧの下部にドライエッチング工程の副産物である導電性蝕刻残留物層ＥＲが形成される。
パターニング工程の時、モールディング構造体ＳＣが共に蝕刻されて磁気トンネル接合構造体ＭＴＪの下部に残留モールディングパターンＷＯが形成される。平面的な観点において、残留モールディングパターンＷＯは導電ピラーＳＰＲの外周面に沿って延長されるリング（ｒｉｎｇ）形状である。残留モールディングパターンＷＯの側壁は磁気トンネル接合構造体ＭＴＪの側壁と共面をなす。導電性蝕刻残留物層ＥＲはエアーギャップＡＧの底面から残留モールディングパターンＷＯの下面まで延長されるが、これに限定されない。
図１２を参照すると、磁気トンネル接合構造体ＭＴＪが形成された結果物の上に保護絶縁層１１４及び第２層間絶縁膜１１６が順に形成される。保護絶縁層１１４は残留モールディングパターンＷＯと異なる物質を含む。一例として、保護絶縁層１１４はシリコン窒化物、シリコン酸化窒化物、又はアルミニウム酸化物を含む。第２層間絶縁膜１１６はシリコン酸化物により形成される。保護絶縁層１１４及び第２層間絶縁膜１１６はＣＶＤ工程により形成される。
図１３を参照すると、平坦化工程を遂行して導電性マスクパターンＭＳの上面が露出される。その平坦化工程の時、保護絶縁層１１４及び第２層間絶縁膜１１６の一部が除去されることもある。露出した導電性マスクパターンＭＳ上にビットラインＢＬが形成される。ビットラインＢＬはｙ方向に相互離隔され、ｘ方向に延長される。一例として、ビットラインＢＬは金属又は導電性金属窒化物により形成される。
図４及び図１３を再び参照して、本発明の一実施形態による磁気記憶素子を説明する。
基板１００上に選択素子が提供される。一例として、選択素子はトランジスタである。トランジスタは基板１００上のワードラインＷＬ、及びワードラインＷＬ間のソース／ドレーン領域１０１を含む。ワードラインＷＬはｘ方向に沿って配置され、第１方向と交差するｙ方向に沿って延長される。
ワードラインＷＬを覆う第１層間絶縁膜１１１を貫通してソース／ドレーン領域１０１に接続されるコンタクト１２１が提供される。一例として、第１層間絶縁膜１１１はシリコン酸化膜である。コンタクト１２１は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。
コンタクト１２１の各々と連結される導電パッド１２５が提供される。コンタクト１２１は埋め込み絶縁層１２６によって相互分離される。導電パッド１２５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む。埋め込み絶縁層１２６はシリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中の少なくとも１つを含む。
導電パッド１２５上に導電ピラーＳＰＲが提供される。平面的な観点において、導電ピラーＳＰＲはｘ方向及びｙ方向に沿って２次元的に配置されてもよい。導電ピラーＳＰＲは金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質により形成される。一例として、導電ピラーＳＰＲはチタニウム窒化物及び／又はタングステンを含む。導電ピラーＳＰＲの長さは以下に説明される磁気トンネル接合構造体ＭＴＪの厚さより大きく、コンタクト１２１の長さより小さいことがある。一例として、導電ピラーＳＰＲの長さは約４００Å乃至約１２００Åである。
導電ピラーＳＰＲの側壁の上にキャッピング絶縁層１１３が提供される。キャッピング絶縁層１１３は導電ピラーＳＰＲの側壁から埋め込み絶縁層１２６の上面の上に延長される。一例として、キャッピング絶縁層１１３はシリコン窒化物又はシリコン酸化窒化物を含む。
導電ピラーＳＰＲの上に下部電極パターン１４１、磁気トンネル接合構造体ＭＴＪ、及び上部電極パターン１４６が順に提供される。キャッピング絶縁層１１３は下部電極パターン１４１の下面と接する。下部電極パターン１４１、磁気トンネル接合構造体ＭＴＪ、及び上部電極パターン１４６の側壁は実質的に共面をなす。磁気トンネル接合構造体ＭＴＪに対しては以下、図３４及び図３５を参照してより詳細に説明する。
磁気トンネル接合構造体ＭＴＪ上に順に導電性マスクパターンＭＳ及びビットラインＢＬが提供される。即ち、磁気トンネル接合構造体ＭＴＪは導電性マスクパターンＭＳを通じてビットラインＢＬに電気的に連結される。導電性マスクパターンＭＳ及びビットラインＢＬは金属及び／又は導電性金属窒化物を含む。
導電性マスクパターンＭＳ、上部及び下部電極パターン１４１、１４６、磁気トンネル接合構造体ＭＴＪ、及び導電ピラーＳＰＲの側壁に沿って保護絶縁層１１４が提供される。保護絶縁層１１４の上に磁気トンネル接合構造体ＭＴＪ間の領域を満たす第２層間絶縁膜１１６が提供される。一例として、保護絶縁層１１４はシリコン窒化物、シリコン酸化窒化物、又はアルミニウム酸化物を含み、第２層間絶縁膜１１６はシリコン酸化膜を含む。
下部電極パターン１４１の下面の下に残留モールディングパターンＷＯが提供される。残留モールディングパターンＷＯは保護絶縁層１１４と導電ピラーＳＰＲの上部との間に提供される。平面的な観点において、残留モールディングパターンＷＯは導電ピラーＳＰＲの外側壁に沿って延長されるリング（ｒｉｎｇ）形状を有する。残留モールディングパターンＷＯの側壁は下部電極パターン１４１の側壁及び磁気トンネル接合構造体ＭＴＪの側壁と共面をなす。残留モールディングパターンＷＯの下面は導電ピラーＳＰＲの下面より高いことがある。残留モールディングパターンＷＯは保護絶縁層１１４と異なる物質を含む。一例として、残留モールディングパターンＷＯはシリコン酸化物を含む。
隣接する導電ピラーＳＰＲ間に導電性蝕刻残留物層ＥＲが提供される。導電性蝕刻残留物層ＥＲは保護絶縁層１１４とキャッピング絶縁層１１３との間に配置される。導電性蝕刻残留物層ＥＲは下部及び下部から導電ピラーＳＰＲの側壁の上に延長される上部を含む。導電性蝕刻残留物層ＥＲの上面は残留モールディングパターンＷＯの下面と接すると図示したが、これに限定されない。導電性蝕刻残留物層ＥＲは磁気トンネル接合構造体ＭＴＪを形成するためのドライエッチングの残留物により構成されるので、磁気トンネル接合構造体ＭＴＪの構成成分と同一の導電性物質を含む。
図１４乃至図１６は本発明の他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
図１４を参照すれば、図５を参照して説明した結果物の上にパッド絶縁層１６１、犠牲層１３１、蝕刻停止膜１６２、及び上部絶縁層１６３が順に形成される。一例として、パッド絶縁層１６１はシリコン窒化物を含む。犠牲層１３１はＳＯＨ、シリコン酸化物、又はシリコン酸化窒化物の中の少なくとも１つを含む。蝕刻停止膜１６２はシリコン窒化物を含み、上部絶縁層１６３はシリコン酸化物を含む。
上部絶縁層１６３、蝕刻停止膜１６２、犠牲層１３１、及びパッド絶縁層１６１を順に貫通するコンタクトホールＣＴが形成される。コンタクトホールＣＴは基板１００上に２次元的に配列される。
図１５を参照すると、コンタクトホールＣＴの側壁の上にキャッピング絶縁層１１３が形成される。キャッピング絶縁層１１３はコンタクトホールＣＴが形成された結果物の上に絶縁層を形成した後、乾式蝕刻工程を遂行して形成される。キャッピング絶縁層１１３は導電パッド１２５を露出する。
コンタクトホールＣＴを満たす導電ピラーＳＰＲが形成される。導電ピラーＳＰＲは金属及び／又は導電性金属窒化物を含む。
図１６を参照すると、上部絶縁層１６３が除去される。上部絶縁層１６３の除去の時、犠牲層１３１は蝕刻停止膜１６２によって保護される。蝕刻停止膜１６２は上部絶縁層１６３と共に除去されるか、或いは別個の蝕刻工程によって除去される。
導電ピラーＳＰＲの上部側壁の上に第１モールディングパターン１３６が形成される。一例として、上部絶縁層１６３が除去された結果物の上に、絶縁層が形成され、乾式蝕刻工程を遂行してスペーサー形状を有する第１モールディングパターン１３６が形成される。以後の工程は図９乃至図１３を参照して説明した工程と同様に進行される。
図１７乃至図２２は本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
図１７を参照すれば、図６を参照して説明した結果物の上にモールディング絶縁層１１７が形成される。モールディング絶縁層１１７は段差塗布性が低い物質により形成される。一例として、モールディング絶縁層１１７はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。その結果、導電ピラーＳＰＲ間にエアーギャップＡＧが形成される。モールディング絶縁層１１７の上面は導電ピラーＳＰＲの高さに起因して凸凹を有する。エアーギャップＡＧの上面は導電ピラーＳＰＲの上面より低い。
図１８を参照すると、導電ピラーＳＰＲの上面が露出されるまで、モールディング絶縁層１１７に平坦化工程が遂行され、その結果、モールディング絶縁層１１７からモールディング構造体ＳＣが形成される。平坦化工程の時、導電ピラーＳＰＲの上部に形成されたキャッピング絶縁層１１３の一部が除去される。
図１９を参照すると、モールディング構造体ＳＣ上に下部電極層１４０、磁気トンネル接合層ＭＴＬ、及び上部電極層１４５が順に形成される。下部及び上部電極層１４０、１４５は金属、導電性金属窒化物、ドーピングされた半導体物質の中の少なくとも１つを含む物質により形成される。磁気トンネル接合層ＭＴＬは第１磁性層１５１、トンネル絶縁層１５２、及び第２磁性層１５３を含む。上部電極層１４５上に導電性マスクパターンＭＳが形成される。一例として、導電性マスクパターンＭＳはタングステン及び／又はチタニウム窒化物を含む。平面的な観点において、導電性マスクパターンＭＳは導電ピラーＳＰＲと実質的に対応するように形成される。
図２０を参照すると、導電性マスクパターンＭＳを蝕刻マスクとして磁気トンネル接合層ＭＴＬ及び上部及び下部電極層１４０、１４５のパターニング工程が遂行される。一例として、パターニング工程はドライエッチング工程を含む。その結果、下部電極パターン１４１、磁気トンネル接合構造体ＭＴＪ、及び上部電極パターン１４６が形成される。パターニング工程の途中に、図１乃至図３を参照して説明したのと同様に、エアーギャップＡＧが露出され、エアーギャップＡＧの下部にドライエッチング工程の副産物である導電性蝕刻残留物層ＥＲが形成される。
パターニング工程の時、モールディング構造体ＳＣが共に蝕刻されて磁気トンネル接合構造体ＭＴＪの下部に残留モールディングパターンＷＯが形成される。平面的な観点において、残留モールディングパターンＷＯは導電ピラーＳＰＲの外周面に沿って延長されるリング（ｒｉｎｇ）形状である。導電性蝕刻残留物層ＥＲは残留モールディングパターンＷＯの一部を覆うが、これに限定されない。
図２１を参照すると、磁気トンネル接合構造体ＭＴＪが形成された結果物の上に保護絶縁層１１４及び第２層間絶縁膜１１６が順に形成される。保護絶縁層１１４は残留モールディングパターンＷＯと異なる物質を含む。一例として、保護絶縁層１１４はシリコン窒化物、シリコン酸化窒化物、又はアルミニウム酸化物を含む。第２層間絶縁膜１１６はシリコン酸化物により形成される。保護絶縁層１１４及び第２層間絶縁膜１１６はＣＶＤ工程により形成される。
図２２を参照すると、平坦化工程を遂行して導電性マスクパターンＭＳの上面が露出される。平坦化工程の時、保護絶縁層１１４及び第２層間絶縁膜１１６の一部が除去される。露出された導電性マスクパターンＭＳ上にビットラインＢＬが形成される。ビットラインＢＬはｙ方向に相互離隔され、ｘ方向に延長される。一例として、ビットラインＢＬは金属又は導電性金属窒化物により形成される。
図２３乃至図２５は本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図４のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
図２３を参照すれば、図６を参照して説明した結果物の上に犠牲層１３１及び第１モールディング層１３７が順に形成される。犠牲層１３１は導電ピラーＳＰＲの上面より低く形成され、第１モールディング層１３７の少なくとも一部は導電ピラーＳＰＲ間に延長される。一例として、犠牲層１３１はＳＯＨ（Ｓｉｌｉｃｏｎ Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ）を含む。他の実施形態において、犠牲層１３１は第１モールディング層１３７との蝕刻選択性を有する物質を含む。一例として、犠牲層１３１がシリコン酸化物を含む場合、第１モールディング層１３７はシリコン窒化物を含む。又は、犠牲層１３１はポリシリコンを含み、第１モールディング層１３７はシリコン酸化物又はシリコン窒化物を含む。犠牲層１３１はＣＶＤ工程によって形成される。
図２４を参照すると、第１モールディング層１３７を貫通して犠牲層１３１を露出する貫通ホールＰＨが形成される。貫通ホールＰＨの形成は第１モールディング層１３７上にマスクパターンを形成した後、これを利用して第１モールディング層１３７を蝕刻することを含む。貫通ホールＰＨは平面的な観点において導電ピラーＳＰＲ間のすべての領域に形成できるが、これとは異なり一部領域に限定されて形成されてもよい。
貫通ホールＰＨを通じて露出された犠牲層１３１が除去されてエアーギャップＡＧが形成される。犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。犠牲層１３１が第１モールディング層１３７との蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。即ち、第１モールディング層１３７は犠牲層１３１と共に除去されず、残留する。
図２５を参照すると、貫通ホールＰＨを満たす第２モールディングパターン１３８が形成される。一例として、第２モールディングパターン１３８は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層により形成される。一例として、第２モールディングパターン１３８はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。その結果、エアーギャップＡＧの少なくとも一部は第２モールディングパターン１３８によって満たされず、実質的に空いた空間として維持される。第２モールディングパターン１３８の形成工程は導電ピラーＳＰＲの上面が露出されるように平坦化する工程を含む。その結果、導電ピラーＳＰＲ間に第１モールディング層１３７及び第２モールディングパターン１３８を含むモールディング構造体ＳＣが形成される。以後の工程は図１０乃至図１３を参照して説明した工程と同様に進行される。
図２６は本発明のその他の実施形態による磁気記憶素子の平面図である。図２７乃至図３０は本発明のその他の実施形態による磁気記憶素子の製造方法を説明するための断面図であって、図２６のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
図２６及び図２７を参照すれば、図６を参照して説明した結果物の上に犠牲層１３１及び第１モールディングパターン１３９が順に形成される。犠牲層１３１は導電ピラーＳＰＲの上面より低く形成され、犠牲層１３１上の第１モールディングパターン１３９は導電ピラーＳＰＲの上面を露出するように平坦化される。一例として、犠牲層１３１はＳＯＨ（Ｓｉｌｉｃｏｎ Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ）を含む。他の実施形態において、犠牲層１３１は以下説明されるモールディング構造体との蝕刻選択性を有する物質を含む。
第１モールディングパターン１３９は犠牲層１３１との蝕刻選択性を有する物質を含む。一例として、犠牲層１３１がシリコン酸化物を含む場合、第１モールディングパターン１３９はシリコン窒化物を含む。又は、犠牲層１３１はポリシリコンを含み、第１モールディングパターン１３９はシリコン酸化物又はシリコン窒化物を含む。
第１モールディングパターン１３９上にマスクパターン１７１が形成される。マスクパターン１７１はフォトレジスト、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。マスクパターン１７１は複数の導電ピラーＳＰＲの中の少なくとも１つを露出する。一例として、マスクパターン１７１は図２６に図示した導電ピラーＳＰＲの中のｙ方向に沿って配置された第１列Ｃ１を露出する。一例として、第１列Ｃ１の導電ピラーＳＰＲは磁気記憶素子のセル領域の最外殻に配置される導電ピラーＳＰＲである。
図２６及び図２８を参照すると、マスクパターン１７１によって露出された第１列Ｃ１の導電ピラーＳＰＲが除去されて貫通ホールＰＨが形成される。第１列Ｃ１の導電ピラーＳＰＲの除去の時、貫通ホールＰＨに隣接するキャッピング絶縁層１１３の一部が共に除去される。他の実施形態において、貫通ホールＰＨに隣接するキャッピング絶縁層１１３は別個の蝕刻工程によって除去される。貫通ホールＰＨは犠牲層１３１の側壁を露出する。
図２９を参照すると、貫通ホールＰＨによって露出された犠牲層１３１が選択的に除去されてエアーギャップＡＧが形成される。一例として、犠牲層１３１がＳＯＨ（Ｓｉｌｉｃｏｎ Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ）を含む場合、犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。他の実施形態において、犠牲層１３１が第１モールディングパターン１３９との蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。
図３０を参照すると、貫通ホールＰＨを満たす第２モールディングパターン１３８が形成される。その結果、第１モールディングパターン１３９及び第２モールディングパターン１３８を含むモールディング構造体ＳＣが形成される。第２モールディングパターン１３８は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層により形成される。一例として、第２モールディングパターン１３８はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。その結果、エアーギャップＡＧの少なくとも一部は第２モールディングパターン１３８によって満たされず、実質的に空いた空間として維持される。第２モールディングパターン１３８の形成工程は平坦化工程を含む。以後の工程は図１０乃至図１３を参照して説明した工程と同様に進行される。
図３１乃至図３３は本発明のその他の実施形態による他の磁気記憶素子の製造方法を説明するための断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
図３１を参照すると、基板１０上に導電ピラーＳＰＲが形成される。基板１０は図１３を参照して説明した選択素子及びコンタクトを含む基板である。導電ピラーＳＰＲ上にキャッピング絶縁層１１３が形成される。一例として、キャッピング絶縁層１１３はシリコン窒化物又はシリコン酸化窒化物を含む。
導電ピラーＳＰＲ間の領域に犠牲層１３１が形成される。犠牲層１３１はその上面が導電ピラーＳＰＲの上面より低く形成される。導電ピラーＳＰＲの上部側壁の上に第１モールディングパターン１３６が形成される。第１モールディングパターン１３６はキャッピング絶縁層１１３が形成された導電ピラーＳＰＲの上部側壁の上に形成される。一例として、犠牲層１３１が形成された結果物の上に、絶縁層が形成され、乾式蝕刻工程を遂行してスペーサー形状を有する第１モールディングパターン１３６が形成される。
第１モールディングパターン１３６の少なくとも一部は隣接する導電ピラーＳＰＲ間において互いに離隔され、残りは互いに連結される。即ち、隣接する導電ピラーＳＰＲ間の距離がｄ１である場合、第１モールディングパターン１３６は隣接する導電ピラーＳＰＲ間において互いに連結され、隣接する導電ピラーＳＰＲ間の距離がｄ１より大きいｄ２である場合、第１モールディングパターン１３６は隣接する導電ピラーＳＰＲ間において互いに離隔されて犠牲層１３１を露出する。
図３２を参照すると、犠牲層１３１が除去されてエアーギャップＡＧが形成される。一例として、犠牲層１３１は第１モールディングパターン１３６間の空間を通じて除去される。一例として、犠牲層１３１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を含む。犠牲層１３１が第１モールディングパターン１３６との蝕刻選択性を有する場合、犠牲層１３１の除去は選択的蝕刻工程を含む。
図３３を参照すると、第１モールディングパターン１３６間の領域を満たす第２モールディングパターン１３８が形成される。一例として、第２モールディングパターン１３８は段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が低い絶縁層により形成される。一例として、第２モールディングパターン１３８はプラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）又は物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）によって形成される。その結果、エアーギャップＡＧの少なくとも一部は第２モールディングパターン１３８によって満たされず、実質的に空いた空間として維持される。第２モールディングパターン１３８の形成工程は導電ピラーＳＰＲの上面が露出されるように平坦化する工程を含む。その結果、導電ピラーＳＰＲ間に第１モールディングパターン１３６及び第２モールディングパターン１３８を含むモールディング構造体ＳＣが形成される。平坦化工程によって、第１モールディングパターン１３６の上部及びキャッピング絶縁層１１３の上部が除去される。以後の工程は図１０乃至図１３を参照して説明した工程と同様に進行される。
図３４は本発明の一実施形態による磁気トンネル接合構造体を説明するための概念図である。本実施形態による磁気トンネル接合構造体ＭＴＪは第１磁性パターン１５４、トンネル絶縁パターン１５５、及び第２磁性パターン１５６を含む。第１磁性パターン１５４及び第２磁性パターン１５６の中の１つは磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ：ＭＴＪ）の自由層であり、その他の１つは磁気トンネル接合の固定層である。以下、説明を簡単にするために第１磁性パターン１５４を固定層とし、第２磁性パターン１５６を自由層として説明するが、これと反対に、第１磁性パターン１５４が自由層であり、第２磁性パターン１５６が固定層であってもよい。磁気トンネル接合構造体ＭＴＪの電気的抵抗は自由層及び固定層の磁化方向に依存する。例えば、磁気トンネル接合構造体ＭＴＪの電気的抵抗は自由層及び固定層の磁化方向が平行な場合に比べてこれらが反平行な（ａｎｔｉｐａｒａｌｌｅｌ）場合に著しく大きくなる。結果的に、磁気トンネル接合構造体ＭＴＪの電気的抵抗は自由層の磁化方向を変更することによって調節でき、これは本発明による磁気記憶装置においてデータ格納原理として利用される。
一実施形態において、第１磁性パターン１５４及び第２磁性パターン１５６は磁化方向がトンネル絶縁パターン１５５の上面と実質的に平行な水平磁化構造を形成するための磁性層である。本実施形態において、第１磁性パターン１５４は反強磁性物質（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む層と、強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む層とを含む。反強磁性物質を含む層はＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ及びＣｒの中の少なくとも１つを含む。一実施形態において、反強磁性物質を含む層は貴金属（ｐｒｅｃｉｏｕｓ ｍｅｔａｌ）の中より選択された少なくとも１つを含む。貴金属はルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）又は銀（ＡＧ）を含む。強磁性物質を含む層はＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ及びＹ３Ｆｅ５Ｏ１２の中の少なくとも１つを含む。
第２磁性パターン１５６は変化可能である磁化方向を有する物質を含む。第２磁性パターン１５６は強磁性物質を含む。例えば、第２磁性パターン１５６はＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ及びＹ３Ｆｅ５Ｏ１２の中より選択された少なくとも１つを含む。
第２磁性パターン１５６は複数の層により構成される。例えば、複数の強磁性物質を含む層と、層間に介在される非磁性物質を含む層とを含む。この場合、強磁性物質を含む層と非磁性物質を含む層とは合成反強磁性層（ｓｙｎｔｈｅｔｉｃ ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ）を構成する。合成反強磁性層は磁気記憶素子の臨界電流密度を減少させ、熱的安定性を向上させる。
トンネル絶縁パターン１５５はマグネシウム（Ｍｇ）の酸化物、チタニウム（Ｔｉ）の酸化物、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）の酸化物、マグネシウム−ボロン（ＭｇＢ）の酸化物、チタニウム（Ｔｉ）の窒化物及びバナジウム（Ｖ）の窒化物の中の少なくとも１つを含む。例えば、トンネル絶縁パターン１５５は酸化マグネシウム（ＭｇＯ）の単層である。これと異なり、トンネル絶縁パターン１５５は複数の層を含んでもよい。トンネル絶縁パターン１５５は化学気相蒸着により形成される。
図３５は本発明の他の実施形態による磁気トンネル接合構造体を説明するための概念図である。本実施形態において、第１磁性パターン１５４及び第２磁性パターン１５６は磁化方向がトンネル絶縁パターン１５５の上面と実質的に垂直になる垂直磁化構造を有する。本実施形態において、第１磁性パターン１５４及び第２磁性パターン１５６はＬ１０結晶構造を有する物質、六方稠密格子構造を有する物質、及び非晶質ＲＥ−ＴＭ（Ｒａｒｅ−Ｅａｒｔｈ Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ）合金の中の少なくとも１つを含む。例えば、第１磁性パターン１５４及び第２磁性パターン１５６はＦｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｃｏ５０Ｐｄ５０及びＦｅ５０Ｎｉ５０を含むＬ１０結晶構造を有する物質の中の少なくとも１つである。これと異なり、第１磁性パターン１５４及び第２磁性パターン１５６は六方稠密格子構造を有する１０乃至４５ａｔ％の白金（Ｐｔ）含量を有するコバルト−白金（ＣｏＰｔ）無秩序合金（ｄｉｓｏｒｄｅｒｅｄ ａｌｌｏｙ）又はＣｏ３Ｐｔ秩序合金（ｏｒｄｅｒｅｄ ａｌｌｏｙ）を含む。これと異なり、第１磁性パターン１５４及び第２磁性パターン１５６は鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）の中より選択された少なくとも１つと、希土類金属であるテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）及びガドリニウム（Ｇｄ）の中の少なくとも１つを含む非晶質ＲＥ−ＴＭ合金の中より選択された少なくとも１つとを含む。
第１磁性パターン１５４及び第２磁性パターン１５６は界面垂直磁気異方性（ｉｎｔｅｒｆａｃｅ ｐｅｒｐｅｎｄｉｃｕｌａｒ ｍａｇｎｅｔｉｃ ａｎｉｓｏｔｒｏｐｙ）を有する物質を含む。界面垂直磁気異方性は内在的水平磁化特性を有する磁性層がそれと隣接する他の層との界面からの影響によって垂直磁化方向を有する現象を言う。ここで、“内在的水平磁化特性”は外部的な要因がない場合、磁性層がそれの最も広い表面に平行な磁化方向を有する特性を意味する。例えば、内在的水平磁化特性を有する磁性層が基板上に形成され、外部的な要因が無い場合、磁性層の磁化方向は基板の上面と実質的に平行になる。
一例として、第１磁性パターン１５４及び第２磁性パターン１５６はコバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）の中の少なくとも１つを含む。第１磁性パターン１５４及び第２磁性パターン１５６はボロン（Ｂ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、銀（ＡＧ）、金（Ａｕ）、銅（Ｃｕ）、炭素（Ｃ）及び窒素（Ｎ）を含む非磁性物質の中の少なくとも１つをさらに含む。一例として、第１磁性パターン１５４及び第２磁性パターン１５６はＣｏＦｅ又はＮｉＦｅを含み、ボロン（Ｂ）をさらに含む。これに加えて、第１磁性パターン１５４及び第２磁性パターン１５６の飽和磁化量を低くするために、第１磁性パターン１５４及び第２磁性パターン１５６はチタニウム（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、タンタル（Ｔａ）及びシリコン（Ｓｉ）の中の少なくとも１つをさらに含む。第１磁性パターン１５４及び第２磁性パターン１５６はスパッタリング又はＰＥＣＶＤにより形成される。
上述した実施形態において開示した磁気記憶素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）により具現できる。例えば、本発明の実施形態による磁気記憶素子はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のパッケージを利用して実装される。
本発明の実施形態による磁気記憶素子が実装されたパッケージは磁気記憶素子を制御するコントローラ及び／又は論理素子等をさらに含む。
図３６は本発明の一実施形態による磁気記憶素子を含むメモリカードの一例を簡略に示したブロック図である。
図３６を参照すれば、本発明の一実施形態によるメモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は上述した実施形態による磁気記憶素子の中の少なくとも１つを含む。また、記憶装置１２１０は他の形態の半導体記憶素子（例えば、ＳＲＡＭ素子又はＤＲＡＭ素子等）をさらに含む。メモリカード１２００はホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するＣＰＵ１２２２を含む。また、メモリコントローラ１２２０はＣＰＵ１２２２の動作メモリとして使用されるＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに含む。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接続させる。メモリコントローラ１２２０はエラー訂正ブロック（１２２４、Ｅｃｃ）をさらに含む。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭｄｅｖｉｃｅ）をさらに含むことができる。メモリシステム１２００は携帯用データ格納カードとして使用できる。これと異なり、メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現できる。
図３７は本発明の一実施形態による磁気記憶素子を含む電子システムの一例を簡略に示したブロック図である。
図３７を参照すれば、本発明の実施形態による電子システム１１００はコントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェイス１１４０及びバス（１１５０、ｂｕｓ）を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互いに結合される。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。
コントローラ１１１０はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれと類似な機能を遂行できる論理素子の中の少なくとも１つを含む。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納する。記憶装置１１３０は上述した実施形態に開示した磁気記憶素子の中の少なくとも１つを含む。また、記憶装置１１３０は他の形態の半導体記憶素子（例えば、ＤＲＡＭ素子又はＳＲＡＭ素子等）をさらに含む。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに含んでもよい。
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境により送信及び／又は受信できるすべての電子製品に適用できる。
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野において通常の知識を有する者は、本発明の技術的思想や必須的な特徴を変形せず、他の具体的な形態に実施できることを理解できる。したがって、以上において記述した実施形態はすべての面において例示的なことであり、限定的なことではないと理解しなければならない。したがって、本発明の範囲は添付する請求の範囲及びその等価物から許容可能である解析の最も広い範囲に決定されなければならない。
１０、１００ 基板
２０ 導電層
２１ 導電パターン
３０ 蝕刻残留物
４０ マスクパターン
１０１ ソース／ドレーン領域
１１１ 第１層間絶縁膜
１１３ キャッピング絶縁層
１１４ 保護絶縁層
１１６ 第２層間絶縁膜
１１７ モールディング絶縁層
１２１ コンタクト
１２５ 導電パッド
１２６ 埋め込み絶縁層
１３１ 犠牲層
１３６、１３９ 第１モールディングパターン
１３７ 第１モールディング層
１３８ 第２モールディングパターン
１４０ 下部電極層
１４５ 上部電極層
１５１ 第１磁性層
１５２ トンネル絶縁層
１５３ 第２磁性層
１５４第１磁性パターン
１５５ トンネル絶縁パターン
１５６ 第２磁性パターン
１６２ 蝕刻停止膜
１６３ 上部絶縁層
１７１ マスクパターン
ＡＧ エアーギャップ
ＥＲ 蝕刻残留物層
ＩＬ 絶縁層
Ｌ１ 下部導電層
Ｌ２ 上部導電層
ＭＳ 導電性マスクパターン
ＭＴＪ 磁気トンネル接合構造体
ＭＴＬ 磁気トンネル接合層
ＳＣ モールディング構造体
ＳＰＲ 導電ピラー
ＷＯ 残留モールディングパターン

Claims (23)

  1. 基板上に導電層を形成する段階と、
    前記導電層と前記基板との間にエアーギャップを形成する段階と、
    前記導電層をパターニングして前記エアーギャップを露出させる段階と、を有し、
    前記基板と前記導電層との間に複数の導電ピラーを形成する段階をさらに有し、
    前記エアーギャップは、前記導電ピラー間に位置し、
    前記エアーギャップを形成する段階は、前記導電ピラーを囲む犠牲層を形成する段階と、
    前記犠牲層を除去して前記エアーギャップを形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記犠牲層を形成する以前に、前記導電ピラー間にキャッピング絶縁層を形成する段階をさらに含み、
    前記キャッピング絶縁層は、前記導電ピラーの側壁の上に延長されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記犠牲層上にモールディング絶縁層を形成する段階をさらに含み、前記モールディング絶縁層は、前記導電ピラーの上面を露出し、
    前記犠牲層が除去された後、前記モールディング絶縁層は、残留することを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記モールディング絶縁層は、前記犠牲層との蝕刻選択性を有する物質により形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記導電ピラーと前記基板とを連結するコンタクトを形成する段階と、
    前記導電ピラーと前記コンタクトとの間に導電パッドを形成する段階と、をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記導電層を形成する段階は、第１導電層、絶縁膜、及び第２導電層を順に形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記第１及び第２導電層は、強磁性層であることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記エアーギャップを形成する段階は、前記導電ピラー間に順に犠牲層及びモールディング絶縁層を形成する段階と、
    前記犠牲層を除去する段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記モールディング絶縁層を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含み、
    前記犠牲層の少なくとも一部は、前記第１モールディングパターン間の開口部によって露出され、
    前記犠牲層は、前記第１モールディングパターン間の前記開口部を通じて除去されることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記第１モールディングパターンは、スペーサー工程によって形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記モールディング絶縁層を形成する段階は、前記犠牲層を除去した後、前記第１モールディングパターン間の前記開口部を満たす第２モールディングパターンを形成する段階をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  12. 前記第２モールディングパターンを形成した後、平坦化工程を遂行して前記導電ピラーの上面を露出する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記第１モールディングパターンを形成する段階は、
    前記犠牲層上に第１モールディング層を形成する段階と、
    前記第１モールディング層に貫通ホールを形成して前記犠牲層を露出させる段階と、を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記導電ピラーの中の一部は、互いに第１距離に離隔され、
    前記導電ピラーの中の残りは、互いに前記第１距離より大きい第２距離に離隔されることを特徴とする請求項１に記載の半導体素子の製造方法。
  15. 前記エアーギャップを形成する段階は、前記導電ピラー間を完全に満たさないように段差塗布性が低いモールディング絶縁層を形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  16. 基板上にコンタクトを形成する段階と、
    前記コンタクト上に複数の導電ピラーを形成する段階と、
    前記導電ピラー間に犠牲層及びモールディング絶縁層を形成する段階と、
    前記犠牲層を選択的に除去して前記モールディング絶縁層と前記基板との間にエアーギャップを形成する段階と、
    前記モールディング絶縁層上に磁気トンネル接合層を形成する段階と、
    前記磁気トンネル接合層をパターニングして前記エアーギャップを露出する段階と、を含むことを特徴とする磁気記憶素子の製造方法。
  17. 前記モールディング絶縁層を形成する段階は、前記導電ピラーの上部側壁の上に第１モールディングパターンを形成する段階を含むことを特徴とする請求項１６に記載の磁気記憶素子の製造方法。
  18. 前記第１モールディングパターンの中の隣接する第１モールディングパターン間に前記犠牲層が露出され、
    前記犠牲層は、前記隣接する第１モールディングパターン間の開口部を通じて除去されることを特徴とする請求項１７に記載の磁気記憶素子の製造方法。
  19. 前記犠牲層の除去の以後、前記隣接する第１モールディングパターン間の前記開口部を満たす第２モールディングパターンを形成する段階をさらに含むことを特徴とする請求項１８に記載の磁気記憶素子の製造方法。
  20. 前記第１モールディングパターンを形成する段階は、
    前記犠牲層上に第１モールディング層を形成する段階と、
    前記第１モールディング層に貫通ホールを形成して前記犠牲層を露出させる段階と、を含むことを特徴とする請求項１７に記載の磁気記憶素子の製造方法。
  21. 前記導電ピラーの中の一部は、互いに第１距離に離隔され、
    前記導電ピラーの中の残りは、互いに前記第１距離より大きい第２距離に離隔されることを特徴とする請求項１６に記載の磁気記憶素子の製造方法。
  22. 前記犠牲層は、アッシング工程を利用して除去されることを特徴とする請求項１６に記載の磁気記憶素子の製造方法。
  23. 基板上に少なくとも１つの導電ピラーを形成する段階と、
    前記少なくとも１つの導電ピラーを囲むモールディング構造体を形成し、前記モールディング構造体と前記基板との間に空いた領域（ｃａｖｉｔｙ）を定義する段階と、
    前記モールディング構造体上に少なくとも１つの導電物質層を形成する段階と、
    前記少なくとも１つの導電物質層をパターニングして、前記少なくとも１つの導電ピラー上に少なくとも１つの導電パターンを形成する段階と、
    を含み、
    前記少なくとも１つの導電物質層のパターニングは、前記モールディング構造体の一部を除去して前記空いた領域を露出し、前記パターニングで発生した導電性残留物（ｒｅｓｉｄｕａｌ）が前記空いた領域内に蒸着されることを特徴とする半導体素子の製造方法。
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