JP2015130506A - 半導体素子、磁気記憶素子の製造方法 - Google Patents
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Abstract
Description
20 導電層
21 導電パターン
30 蝕刻残留物
40 マスクパターン
101 ソース/ドレーン領域
111 第1層間絶縁膜
113 キャッピング絶縁層
114 保護絶縁層
116 第2層間絶縁膜
117 モールディング絶縁層
121 コンタクト
125 導電パッド
126 埋め込み絶縁層
131 犠牲層
136、139 第1モールディングパターン
137 第1モールディング層
138 第2モールディングパターン
140 下部電極層
145 上部電極層
151 第1磁性層
152 トンネル絶縁層
153 第2磁性層
154第1磁性パターン
155 トンネル絶縁パターン
156 第2磁性パターン
162 蝕刻停止膜
163 上部絶縁層
171 マスクパターン
AG エアーギャップ
ER 蝕刻残留物層
IL 絶縁層
L1 下部導電層
L2 上部導電層
MS 導電性マスクパターン
MTJ 磁気トンネル接合構造体
MTL 磁気トンネル接合層
SC モールディング構造体
SPR 導電ピラー
WO 残留モールディングパターン
Claims (25)
- 基板上に導電層を形成する段階と、
前記導電層と前記基板との間にエアーギャップを形成する段階と、
前記導電層をパターニングして前記エアーギャップを露出させる段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記基板と前記導電層との間に導電ピラーを形成する段階をさらに含み、
前記エアーギャップは、前記導電ピラー間に位置することを特徴とする請求項1に記載の半導体素子の製造方法。 - 前記導電ピラーを囲む犠牲層を形成する段階と、
前記犠牲層を除去して前記エアーギャップを形成する段階と、をさらに含むことを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記犠牲層を形成する以前に、前記導電ピラー間にキャッピング絶縁層を形成する段階をさらに含み、
前記キャッピング絶縁層は、前記導電ピラーの側壁の上に延長されることを特徴とする請求項3に記載の半導体素子の製造方法。 - 前記犠牲層上にモールディング絶縁層を形成する段階をさらに含み、前記モールディング絶縁層は、前記導電ピラーの上面を露出し、
前記犠牲層が除去された後、前記モールディング絶縁層は、残留することを特徴とする請求項3に記載の半導体素子の製造方法。 - 前記モールディング絶縁層は、前記犠牲層との蝕刻選択性を有する物質により形成されることを特徴とする請求項5に記載の半導体素子の製造方法。
- 前記導電ピラーと前記基板とを連結するコンタクトを形成する段階と、
前記導電ピラーと前記コンタクトとの間に導電パッドを形成する段階と、をさらに含むことを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記導電層を形成する段階は、第1導電層、絶縁膜、及び第2導電層を順に形成する段階を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第1及び第2導電層は、強磁性層であることを特徴とする請求項8に記載の半導体素子の製造方法。
- 前記エアーギャップを形成する段階は、
前記基板と前記導電層との間に導電ピラーを形成する段階と、
前記導電ピラー間に順に犠牲層及びモールディング絶縁層を形成する段階と、
前記犠牲層を除去する段階と、を含むことを特徴とする請求項1に記載の半導体素子の製造方法。 - 前記モールディング絶縁層を形成する段階は、前記導電ピラーの上部側壁の上に第1モールディングパターンを形成する段階を含み、
前記犠牲層の少なくとも一部は、前記第1モールディングパターン間の開口部によって露出され、
前記犠牲層は、前記第1モールディングパターン間の前記開口部を通じて除去されることを特徴とする請求項10に記載の半導体素子の製造方法。 - 前記第1モールディングパターンは、スペーサー工程によって形成されることを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記モールディング絶縁層を形成する段階は、前記犠牲層を除去した後、前記第1モールディングパターン間の前記開口部を満たす第2モールディングパターンを形成する段階をさらに含むことを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記第2モールディングパターンを形成した後、平坦化工程を遂行して前記導電ピラーの上面を露出する段階をさらに含むことを特徴とする請求項13に記載の半導体素子の製造方法。
- 前記第1モールディングパターンを形成する段階は、
前記犠牲層上に第1モールディング層を形成する段階と、
前記第1モールディング層に貫通ホールを形成して前記犠牲層を露出させる段階と、を含むことを特徴とする請求項11に記載の半導体素子の製造方法。 - 前記導電ピラーの中の一部は、互いに第1距離に離隔され、
前記導電ピラーの中の残りは、互いに前記第1距離より大きい第2距離に離隔されることを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記エアーギャップを形成する段階は、
前記基板と前記導電層との間に導電ピラーを形成する段階と、
前記導電ピラー間を完全に満たさないように段差塗布性が低いモールディング絶縁層を形成する段階と、を含むことを特徴とする請求項1に記載の半導体素子の製造方法。 - 基板上にコンタクトを形成する段階と、
前記コンタクト上に導電ピラーを形成する段階と、
前記導電ピラー間に犠牲層及びモールディング絶縁層を形成する段階と、
前記犠牲層を選択的に除去して前記モールディング絶縁層と前記基板との間にエアーギャップを形成する段階と、
前記モールディング絶縁層上に磁気トンネル接合層を形成する段階と、
前記磁気トンネル接合層をパターニングして前記エアーギャップを露出する段階と、を含むことを特徴とする磁気記憶素子の製造方法。 - 前記モールディング絶縁層を形成する段階は、前記導電ピラーの上部側壁の上に第1モールディングパターンを形成する段階を含むことを特徴とする請求項18に記載の磁気記憶素子の製造方法。
- 前記第1モールディングパターンの中の隣接する第1モールディングパターン間に前記犠牲層が露出され、
前記犠牲層は、前記隣接する第1モールディングパターン間の開口部を通じて除去されることを特徴とする請求項19に記載の磁気記憶素子の製造方法。 - 前記犠牲層の除去の以後、前記隣接する第1モールディングパターン間の前記開口部を満たす第2モールディングパターンを形成する段階をさらに含むことを特徴とする請求項20に記載の磁気記憶素子の製造方法。
- 前記第1モールディングパターンを形成する段階は、
前記犠牲層上に第1モールディング層を形成する段階と、
前記第1モールディング層に貫通ホールを形成して前記犠牲層を露出させる段階と、を含むことを特徴とする請求項19に記載の磁気記憶素子の製造方法。 - 前記導電ピラーの中の一部は、互いに第1距離に離隔され、
前記導電ピラーの中の残りは、互いに前記第1距離より大きい第2距離に離隔されることを特徴とする請求項18に記載の磁気記憶素子の製造方法。 - 前記犠牲層は、アッシング工程を利用して除去されることを特徴とする請求項18に記載の磁気記憶素子の製造方法。
- 基板上に少なくとも1つの導電ピラーを形成する段階と、
前記少なくとも1つの導電ピラーを囲むモールディング構造体を形成し、前記モールディング構造体と前記基板との間に空いた領域(cavity)を定義する段階と、
前記モールディング構造体上に少なくとも1つの導電物質層を形成する段階と、
前記少なくとも1つの導電物質層をパターニングして、前記少なくとも1つの導電ピラー上に少なくとも1つの導電パターンを形成する段階と、
を含み、
前記パターニング工程は、前記モールディング構造体の一部を除去して前記空いた領域を露出し、前記パターニング工程から発生した導電性残留物(residual)が前記空いた領域内に蒸着されることを特徴とする半導体素子の製造方法。
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