TW201530756A - 使用空穴來分佈導電圖案化殘留物以製造半導體元件的方法以及使用該方法製造的元件 - Google Patents

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Abstract

製造半導體元件的方法包含在基板上形成導電層；在所述導電層與所述基板之間形成氣隙或其他空穴；圖案化所述導電層以暴露所述氣隙。所述方法可更包含在所述基板與所述導電層之間形成導電柱狀物。所述氣隙可定位於所述導電柱狀物之間。

Description

使用空穴來分佈導電圖案化殘留物以製造半導體元 件的方法以及使用該方法製造的元件 【相關申請案的交叉參考】
本美國非臨時專利申請案根據35 U.S.C.§ 119主張2014年1月6日在韓國智慧財產局申請的韓國專利申請案第10-2014-0001314號的優先權，所述韓國專利申請案的全部揭露內容以引用的方式併入本文。
本發明概念是關於半導體元件及其製造方法，且更具體而言，是關於製造導電圖案的方法以及使用所述方法製造的半導體元件。
隨著高速且低功率的電子元件的發展，對高速且低功率的半導體記憶體元件的需求已增大。已開發磁性記憶體元件以便 滿足需求。由於磁性記憶體元件為非揮發性的同時還可支援高速操作，因此磁性記憶體元件已成為下一代半導體記憶體元件的候選。亦已開發其他可能的下一代半導體記憶體元件，諸如，鐵電隨機存取記憶體(ferroelectric random access memory,FRAM)元件以及相變RAM(phase change RAM,PRAM)元件。此些下一代半導體記憶體元件通常藉由使用具有根據所施加的電壓或電流而變化的電阻值的材料來儲存資訊，且當其電力供應中斷時可留存其所儲存的電阻值。此些電阻記憶體元件亦已高度整合。
本發明概念的一些實施例可提供能夠減少或最小化導電層的圖案化製程的殘留物的再沉積的製造方法。
本發明概念的一些實施例亦可提供能夠防止可能因導電殘留物的再沉積而在導電層之間引起短路的製造方法。
根據一些實施例，製造半導體元件的方法包含在基板上形成導電層；在所述導電層與所述基板之間形成氣隙；圖案化所述導電層以暴露所述氣隙。所述方法可更包含在所述基板與所述導電層之間形成導電柱狀物。所述氣隙可定位於所述導電柱狀物之間。
在一些實施例中，所述方法包含形成圍繞所述導電柱狀物的犧牲層；以及藉由移除所述犧牲層而形成所述氣隙。可在所述形成所述犧牲層的之前，在所述導電柱狀物之間形成覆蓋絕緣 層。所述覆蓋絕緣層可延伸至所述導電柱狀物的側壁上。
在一些實施例中，所述方法包含在所述犧牲層上形成模製絕緣層，所述模製絕緣層暴露所述導電柱狀物的頂表面，且在移除所述犧牲層之後保留所述模製絕緣層。所述模製絕緣層可由相對於所述犧牲層具有蝕刻選擇性的材料所形成。
在一些實施例中，所述方法包含形成將所述導電柱狀物連接至所述基板的觸點；以及在所述導電柱狀物與所述觸點之間形成導電襯墊。
在一些實施例中，形成所述導電層可包含依序形成第一導電層、絕緣層以及第二導電層。所述第一導電層以及所述第二導電層可包含鐵磁性層。
在一些實施例中，形成所述氣隙可包含在所述基板與所述導電層之間形成導電柱狀物；在所述導電柱狀物之間依序形成犧牲層以及模製絕緣層；以及移除所述犧牲層。形成所述模製絕緣層可包含在所述導電柱狀物的上方部分的側壁上形成第一模製圖案，其中所述犧牲層的至少一部分藉由所述第一模製圖案之間的開口而暴露，且其中所述犧牲層經由所述第一模製圖案之間的所述開口而移除。所述第一模製圖案可藉由間隔物形成製程而形成。
在一些實施例中，形成所述模製絕緣層更包含在所述移除所述犧牲層之後，形成填充所述第一模製圖案之間的所述開口的第二模製圖案。所述方法可更包含在所述形成所述第二模製圖 案之後，執行平坦化製程以暴露所述導電柱狀物的頂表面。
在一些實施例中，形成所述第一模製圖案可包含在所述犧牲層上形成第一模製層；以及在所述第一模製層中形成通孔以暴露所述犧牲層。
在一些實施例中，一些所述導電柱狀物以第一距離彼此間隔開，且其他所述導電柱狀物以大於所述第一距離的第二距離彼此間隔開。
在其他實施例中，形成所述氣隙可包含在所述基板與所述導電層之間形成導電柱狀物；以及形成具有低劣階梯覆蓋的模製絕緣層以使得所述導電柱狀物之間的空間不會被填充。
其他實施例提供方法，所述方法包含在基板上形成觸點；在所述觸點上形成導電柱狀物；在所述導電柱狀物之間形成犧牲層以及模製絕緣層；選擇性地移除所述犧牲層以在所述模製絕緣層與所述基板之間形成氣隙；在所述模製絕緣層上形成磁性穿隧接面層；以及圖案化所述磁性穿隧接面層以暴露所述氣隙。
形成所述模製絕緣層可包含在所述導電柱狀物的上方部分的側壁上形成第一模製圖案。所述犧牲層可暴露在所述第一模製圖案的鄰近者之間，且所述犧牲層可經由所述第一模製圖案的所述鄰近者之間的開口而移除。
所述方法可更包含在所述移除所述犧牲層之後，形成填充所述第一模製圖案的所述鄰近者之間的所述開口的第二模製圖案。
在一些實施例中，形成所述第一模製圖案可包含在所述犧牲層上形成第一模製層；以及在所述第一模製層中形成通孔以暴露所述犧牲層。
在一些實施例中，一些所述導電柱狀物以第一距離彼此間隔開，且其他所述導電柱狀物以大於所述第一距離的第二距離彼此間隔開。
在一些實施例中，所述犧牲層可使用灰化製程而移除。
其他實施例提供磁性記憶體元件，所述磁性記憶體元件包含基板、配置於所述基板上的觸點、配置於所述觸點上的導電柱狀物、配置於所述導電柱狀物上的磁性穿隧接面結構、以及設置於所述磁性穿隧接面結構下的殘留物模製圖案，所述殘留物模製圖案圍繞所述導電柱狀物的上方部分。所述殘留物模製圖案可為環狀的。
在一些實施例中，所述殘留物模製圖案的側壁實質上與配置於所述殘留物模製圖案上的所述磁性穿隧接面結構的側壁共面。所述殘留物模製圖案的底表面可高於所述導電柱狀物的底表面。
在一些實施例中，所述半導體元件可更包含保護絕緣層，所述保護絕緣層沿著所述導電柱狀物的側壁、所述磁性穿隧接面結構的側壁、以及所述殘留模製圖案的側壁而延伸。所述殘留物模製圖案可包含與所述保護絕緣層不同的材料。
在一些實施例中，所述記憶體元件可更包含覆蓋絕緣 層，沿著所述導電柱狀物之間的間隙區域的側壁及底表面而設置。所述覆蓋絕緣層可與所述磁性穿隧接面結構的底表面接觸。
在一些實施例中，所述記憶體元件可更包含導電蝕刻殘留物層，配置於所述覆蓋絕緣層與所述保護絕緣層之間。
在一些實施例中，所述記憶體元件可更包含導電襯墊，配置於所述觸點與所述導電柱狀物之間。
其他實施例提供方法，所述方法包含在基板上形成至少一個導電柱狀物；形成圍繞所述至少一個導電柱狀物的模製結構，且在所述模製結構與所述基板之間界定空穴；在所述模製結構上形成至少一個導電材料層；以及圖案化所述至少一個導電材料層以在所述至少一個導電柱狀物上形成至少一個導電圖案，其中所述圖案化移除所述模製結構的部分以暴露所述空穴且允許來自所述圖案化的導電殘留物沉積於所述空穴中。
在一些實施例中，形成所述模製結構可包含在所述基板上形成犧牲層；在所述犧牲層上形成第一模製圖案；經由所述第一模製圖案之間的至少一個開口而移除所述犧牲層；以及在所述至少一個開口中形成第二模製圖案以封閉所述空穴。所述第一模製圖案可包含圍繞所述至少一個導電柱狀物的至少一個環狀側壁間隔物圖案。
在一些實施例中，形成所述模製結構可包含在所述基板以及所述至少一個導電柱狀物上沉積材料，其中所述材料具有提供形成所述空穴的階梯覆蓋。可平坦化所述所沉積的材料以暴露 所述至少一個導電柱狀物。
在一些實施例中，形成所述模製結構可包含在所述基板上形成犧牲層，所述犧牲層具有低於所述至少一個導電柱狀物的上表面的上表面；在所述犧牲層上形成第一模製層；經由所述第一模製層而形成至少一個開口以暴露所述犧牲層；經由所述至少一個開口而移除所述犧牲層；以及在所述至少一個開口中形成第二模製層。
在一些實施例中，形成所述模製結構可包含在所述基板上形成犧牲層；在所述犧牲層上形成第一模製圖案；移除所述至少一個導電柱狀物中的至少一者以在所述第一模製圖案中的至少兩者之間形成暴露所述犧牲圖案的開口；移除所述所暴露的犧牲圖案；以及在所述開口中形成至少一個第二模製圖案。
在一些實施例中，在所述模製結構上形成所述至少一個導電材料層可包含形成包括所述至少一個導電材料層的磁性記憶體層結構。圖案化所述至少一個導電材料層以在所述至少一個導電柱狀物上形成導電圖案可包含在所述至少一個導電柱狀物上形成磁性記憶體胞元。
10、100‧‧‧基板
20‧‧‧導電層
21‧‧‧導電圖案
30‧‧‧蝕刻殘留物
40、171‧‧‧罩幕圖案
101‧‧‧源極/汲極區域
111‧‧‧第一層間絕緣層
113‧‧‧覆蓋絕緣層
114‧‧‧保護絕緣層
116‧‧‧第二層間絕緣層
117‧‧‧模製絕緣層
121‧‧‧觸點
125‧‧‧導電襯墊
126‧‧‧填充絕緣層
131‧‧‧犧牲層
136、139‧‧‧第一模製圖案
137‧‧‧第一模製層
138‧‧‧第二模製圖案
140‧‧‧下方電極層
141‧‧‧下方電極圖案
145‧‧‧上方電極層
146‧‧‧上方電極圖案
151‧‧‧第一磁性層
152‧‧‧穿隧絕緣層
153‧‧‧第二磁性層
154‧‧‧第一磁性圖案
155‧‧‧穿隧絕緣圖案
156‧‧‧第二磁性圖案
161‧‧‧襯墊絕緣層
162‧‧‧蝕刻終止層
163‧‧‧上方絕緣層
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出(I/O)單元
1130、1210‧‧‧記憶體元件
1140‧‧‧介面單元
1200‧‧‧記憶卡
1220‧‧‧記憶體控制器
1221‧‧‧隨機存取記憶體(RAM)元件
1222‧‧‧中央處理單元(CPU)
1223‧‧‧主機介面單元
1224‧‧‧錯誤檢查與校正(ECC)區塊
1225‧‧‧記憶體介面單元
1150‧‧‧資料匯流排
AG‧‧‧氣隙
BL‧‧‧位元線
C1‧‧‧第一行
CT‧‧‧接觸孔
d1‧‧‧第一距離
d2‧‧‧第二距離
ER‧‧‧蝕刻殘留物層
IL‧‧‧絕緣層
ILP‧‧‧絕緣圖案
L1‧‧‧下方導電層
L2‧‧‧上方導電層
MS‧‧‧導電罩幕圖案
MTJ‧‧‧磁性穿隧接面結構
MTL‧‧‧磁性穿隧接面層
P1‧‧‧下方導電圖案
P2‧‧‧上方導電圖案
PH‧‧‧通孔
RS‧‧‧凹處
SC‧‧‧模製結構
SPR‧‧‧導電柱狀物
WL‧‧‧字元線
WO‧‧‧殘留物模製圖案
根據附圖及隨附詳細描述，本發明概念將變得更顯而易見。
圖1至圖3繪示出根據本發明概念的實例實施例的用於製造 半導體元件的操作的橫截面圖。
圖4繪示出根據本發明概念的一些實施例的磁性記憶體元件的平面圖。
圖5至圖13為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。
圖14至圖16為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。
圖17至圖22為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。
圖23至圖25為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。
圖26繪示出根據本發明概念的一些實施例的磁性記憶體元件的平面圖。
圖27至圖30為沿著圖26的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。
圖31至圖33繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作的橫截面圖。
圖34繪示出根據本發明概念的一些實施例的磁性穿隧接面結構的概念圖。
圖35繪示出根據本發明概念的一些實施例的磁性穿隧接面結構的概念圖。
圖36繪示出根據本發明概念的一些實施例的包含磁性記憶體元件的記憶卡的示意性方塊圖。
圖37繪示出根據本發明概念的一些實施例的包含磁性記憶體元件的電子系統的示意性方塊圖。
現將在下文參看附圖來更全面地描述本發明概念，附圖中繪示了本發明概念的例示性實施例。本發明概念的優點及特徵以及實現所述優點及特徵的方法將自以下例示性實施例顯而易見，所述例示性實施例將參看附圖來更詳細地進行描述。然而，應注意，本發明概念不限於以下例示性實施例，且可按照各種形式來實施。因此，提供例示性實施例僅是為了揭露本發明概念，且讓熟習此項技術者知曉本發明概念的類別。在附圖中，本發明概念不限於本文中所提供的具體實例，且為了清楚起見而進行了誇示。
本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制本發明。如本文中所使用，單數術語「一個」以及「該」意欲亦包含複數形式，除非上下文另有清楚指示。如本文中所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何及所有組合。應理解，當一部件被稱為「連接至」或「耦接至」另一部件時，所述部件可直接連接至或耦接至所述另一部件，或可存在介入部件。
類似地，應理解，在一部件(諸如，層、區域或基板)被稱為在另一部件「上」時，所述部件可直接在所述另一部件上，或可存在介入部件。相比之下，術語「直接」意謂不存在介入部件。應進一步理解，術語「包括」及/或「包含」在用於本文中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
此外，將參看截面圖來描述詳細描述中的實施例，所述截面圖是本發明概念的理想例示性視圖。因此，可根據製造技術及/或容許誤差而修改例示性視圖的形狀。因此，本發明概念的實施例不限於例示性視圖中所說明的具體形狀，而是可包含可根據製造程序產生的其他形狀。附圖所例示的區域具有一般性質，且用於說明部件的具體形狀。因此，此不應解釋為限制本發明概念的範疇。
亦應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種部件，但此等部件不應受此等術語限制。此等術語僅用於區分一個部件與另一部件。因此，一些實施例中的「第一」部件可在其他實施例中稱為「第二」部件，而不偏離本發明的教示。本文中所解釋且說明的本發明概念的態樣的例示性實施例包含其互補對應物。相同參考數字或相同參考符號在整個說明書中表示相同部件。
此外，本文中參看橫截面說明及/或平面說明來描述例示 性實施例，所述橫截面說明及/或平面說明為理想化例示性說明。因此，應預料到由於例如製造技術及/或容差(tolerance)而存在相對於所述說明的形狀的變化。因此，例示性實施例不應解釋為限於本文中所說明的區域的形狀，而是應包含由例如製造時所引起的形狀的偏差。舉例而言，說明為矩形的蝕刻區域通常將具有圓形或彎曲特徵。因此，諸圖中所說明的區域本質上為示意性的，且其形狀不意欲說明元件的區域的實際形狀且不意欲限制實例實施例的範疇。
如藉由本發明實體所瞭解，根據本文所述的各種實施例的元件以及形成元件的方法可體現於諸如積體電路的微電子元件中，其中根據本文所述的各種實施例的多個元件整合於同一微電子元件中。因此，本文中所說明的橫截面圖可在微機電元件中在不需要正交的兩個不同方向上複製。因此，體現根據本文所述的各種實施例的元件的微機電元件的平面圖可包含基於微機電元件的功能性而呈陣列及/或二維圖案的多個所述元件。
根據本文所述的各種實施例的元件可取決於微電子元件的功能性而在其他元件之間散置。此外，根據本文所述的各種實施例的微電子元件可在可與兩個不同方向正交的第三方向上複製，以提供三維積體電路。
因此，本文中所說明的橫截面圖提供對根據本文所述的各種實施例的多個元件的支援，所述元件在平面圖中沿著兩個不同方向，且/或在透視圖中在三個不同方向上延伸。舉例而言，當 在元件/結構的橫截面圖中說明單一作用區域時，元件/結構可包含多個作用區域以及所述作用區域上的電晶體結構(或視情況而適用的記憶體胞元結構、閘極結構等)，如元件/結構的平面圖所說明。
圖1至圖3繪示出根據本發明概念的實例實施例的用於製造半導體元件的操作的橫截面圖。
參看圖1，可在基板10上設置導電層20。基板10可為包含諸如，電晶體或二極體的選擇部件的基板。導電柱狀物SPR可設置於導電層20與基板10之間，且空穴(此處為氣隙AG)可由導電柱狀物SPR的側壁、基板10的頂表面以及導電層20的底表面界定。導電柱狀物SPR可在基板10上在兩個維度上排列。導電層20可包含下方導電層L1、上方導電層L2以及配置於下方導電層L1與上方導電層L2之間的絕緣層IL。
可在導電層20上設置罩幕圖案40，且可將罩幕圖案40用作蝕刻罩幕來執行導電層20的圖案化。在一些實施例中，圖案化製程可包含濺鍍製程。
圖2繪示出在圖案化製程期間蝕刻導電層20的一部分。圖3繪示出將導電層20劃分為獨立導電圖案21。參看圖2及圖3，可圖案化導電層20以劃分為獨立導電圖案21。導電圖案21中的每一者可包含下方導電圖案P1、絕緣圖案ILP以及上方導電圖案P2。下方導電圖案P1以及上方導電圖案P2可藉由下方導電圖案P1與上方導電圖案P2之間的絕緣圖案ILP而彼此絕緣。
隨著圖案化製程進行，凹處RS可形成於導電層20中。 對應於濺鍍製程的副產物的蝕刻殘留物30可形成於凹處RS的下方部分中。隨著進一步進行圖案化製程，蝕刻殘留物30中的導電元素可被再濺鍍且在凹處RS中黏著至所蝕刻的導電層20的側壁。在凹處RS在濺鍍製程期間延伸至導電層20的底表面以便連接至氣隙AG的情形下，蝕刻殘留物30可掉落至氣隙AG的底表面(即，基板10的頂表面)以形成蝕刻殘留物層ER。
再濺鍍且黏著至導電圖案21的側壁的導電元素的量取決於凹處RS的底表面的高度。換言之，因為凹處RS的底表面在圖案化製程的初始階段形成於導電圖案21中，所以大量的再濺鍍的導電元素可黏著至導電圖案21的側壁。所黏著的導電元素包含金屬材料，因此所黏著的導電元素的飽和蒸氣壓力低於矽或絕緣材料的飽和蒸氣壓力。為了移除所黏著的導電元素且降低凹處RS的底表面，在已穿透導電層20的底表面之後，應執行持續大量時間的濺鍍製程。若在導電層20下不存在氣隙AG，則可能難以使用濺鍍製程來降低凹處RS的底表面。亦可能需要額外處理時間，且濺鍍製程可能影響凹處RS下的結構。
根據本發明概念的一些實施例，在濺鍍之前形成氣隙AG於導電層20下，以使得凹處RS的底表面可降低而無需額外濺鍍。特定言之，當導電層20的底表面被穿透且凹處RS連接至氣隙AG時，蝕刻殘留物30可掉落至氣隙AG的底表面(即，基板10的頂表面)以形成蝕刻殘留物層ER。此可減少黏著至導電圖案21的側壁的導電元素的量，且因此減小在下方導電圖案P1與上方導電圖 案P2之間形成短路的可能性。亦可減小可能由再濺鍍的導電元素所導致的導電圖案21的寬度的增大，以使得在鄰近導電圖案21之間形成短路的可能性可減小。
圖4繪示出根據本發明概念的一些實施例的磁性記憶體元件的平面圖。圖5至圖13為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。下文中，在解釋時為了清楚及簡潔起見，而將磁性記憶體元件作為本發明概念的半導體元件的實例來描述。然而，本發明概念的實施例不限於此。
參看圖4及圖5，可在基板100上形成選擇部件。在一些實施例中，選擇部件可為電晶體。電晶體可包含位於基板100上的字元線WL以及在字元線WL之間形成於基板100中的源極/汲極區域101。字元線WL可在第一方向(下文中，稱為「x方向」)上間隔開，且可在第二方向(下文中，稱為「y方向」)上縱向延伸。字元線WL中的每一者可包含閘電極以及閘極介電層。在一些實施例中，閘電極可包含經摻雜的半導體及/或金屬材料。在一些實施例中，閘極介電層可包含熱氧化物層。間隔物可設置於閘電極的側壁上。舉例而言，間隔物可包含氧化物層(例如，氧化矽層)、氮氧化物層(例如，氮氧化矽層)以及氮化物層(例如，氮化矽層)中的至少一者。在圖4及圖5中，字元線WL設置於基板100的頂表面上。或者，字元線WL可內埋於基板100中。
可形成第一層間絕緣層111以覆蓋字元線WL，且可形成 觸點121以穿透第一層間絕緣層111。觸點121可連接至源極/汲極區域101。舉例而言，第一層間絕緣層111可包含氧化矽層，且可藉由化學氣相沉積(chemical vapor deposition,CVD)製程而形成。觸點121可為將源極/汲極區域101連接至稍後將描述的磁性穿隧接面結構的結構。即使附圖中未圖示，但未連接至觸點121的一些源極/汲極區域101可連接至源極觸點。觸點121可包含例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者。
導電襯墊125可連接至觸點121中的各別者。導電襯墊125可藉由在觸點121上形成導電層、接著形成穿透導電層的填充絕緣層126來形成。在形成填充絕緣層126之後，可對填充絕緣層126執行平坦化製程以暴露導電襯墊125的頂表面。或者，可在觸點121上形成包含凹處的絕緣層，且接著可在凹處中形成導電襯墊125。導電襯墊125可包含例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者。填充絕緣層126可包含例如氧化矽、氮化矽以及氮氧化矽中的至少一者。
參看圖4及圖6，可在導電襯墊125上形成導電柱狀物SPR。在一些實施例中，可在導電襯墊125上沉積導電層，且接著可對所沉積的導電層進行圖案化以形成導電柱狀物SPR。在其他實施例中，可在導電襯墊125上形成其中具有凹處的絕緣層，且可用導電材料填充凹處以形成導電柱狀物SPR。導電柱狀物SPR可由例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者所形成。在一些實施例中，導電柱狀物SPR可包含氮化鈦 及/或鎢。導電柱狀物SPR可在基板100上在兩個維度上排列。
導電柱狀物SPR的垂直範圍可小於觸點121的垂直範圍。舉例而言，導電柱狀物SPR的垂直範圍可處於約400埃至約1200埃的範圍中。下文所述的氣隙的高度可依照導電柱狀物SPR的垂直範圍來判定。在圖6中，導電柱狀物SPR之間的距離彼此相等。然而，本發明概念不限於此。
可在具有導電柱狀物SPR的基板100上形成覆蓋絕緣層113。覆蓋絕緣層113可實質上等形於導電柱狀物SPR的側壁及頂表面以及填充絕緣層126的頂表面。覆蓋絕緣層113可包含例如氮化矽或氮氧化矽。
參看圖4及圖7，可在導電柱狀物SPR之間形成犧牲層131。在一些實施例中，犧牲層131可包含矽有機混合物(silicon organic hybrid,SOH)。在一些實施例中，犧牲層131可包含相對於下文所述的模製結構具有蝕刻選擇性的材料。
犧牲層131可藉由CVD製程而形成。犧牲層131可具有比導電柱狀物SPR的頂表面低的頂表面。在一些實施例中，形成犧牲層131的製程可包含凹陷製程，所述凹陷製程執行至犧牲層131的頂表面變得低於導電柱狀物SPR的頂表面為止。
可在具有犧牲層131的基板100上形成第一模製圖案136。第一模製圖案136可包含相對於犧牲層131具有蝕刻選擇性的材料。在一些實施例中，若犧牲層131包含氧化矽，則第一模製圖案136可包含氮化矽。在一些實施例中，犧牲層131可包含 多晶矽，且第一模製圖案136可包含氧化矽或氮化矽。
第一模製圖案136中的每一者可形成於之間具有覆蓋絕緣層113的導電柱狀物SPR中的每一者的上方部分的側壁上。在一些實施例中，可在具有犧牲層131的基板100上形成絕緣層，且接著可對絕緣層執行乾式蝕刻製程以形成具有側壁間隔物般形狀的第一模製圖案136。第一模製圖案136中的每一者可為環狀的，當從平面圖檢視時是圍繞導電柱狀物SPR中的對應者。犧牲層131的部分可暴露在第一模製圖案136之間。
參看圖4及圖8，可移除犧牲層131以形成氣隙AG。在一些實施例中，可經由第一模製圖案136之間的空間而移除犧牲層131。若犧牲層131包含SOH，則灰化製程及/或紫外線輻射製程可用於移除犧牲層131。若犧牲層131相對於第一模製圖案136具有蝕刻選擇性，則犧牲層131可使用選擇性蝕刻製程而移除。在移除犧牲層131後，第一模製圖案136未被移除而得以保留。
參看圖4及圖9，可在第一模製圖案136之間形成第二模製圖案138。第二模製圖案138可包含與第一模製圖案136相同的材料。在一些實施例中，第二模製圖案138可藉由原子層沉積(atomic layer deposition,ALD)製程而形成。在一些實施例中，第二模製圖案138可由具有低劣階梯覆蓋的絕緣材料形成。舉例而言，第二模製圖案138可藉由電漿增強CVD製程或物理氣相沉積(physical vapor deposition,PVD)製程而形成。氣隙AG不會被第二模製圖案138所填充。第二模製圖案138的形成可包含平坦化以 暴露導電柱狀物SPR的頂表面。可藉由平坦化製程來移除第一模製圖案136的上方部分以及覆蓋絕緣層113的上方部分。因此，可形成包含第一及第二模製圖案136及138的模製結構SC，從而在導電柱狀物SPR之間界定出氣隙AG。
參看圖4及圖10，可在模製結構SC上依序形成下方電極層140、磁性穿隧接面層MTL以及上方電極層145。下方及上方電極層140及145可包含例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者。磁性穿隧接面層MTL可包含第一磁性層151、穿隧絕緣層152以及第二磁性層153。將參看圖34及圖35來更詳細地描述磁性穿隧接面層MTL。
可在上方電極層145上形成導電罩幕圖案MS。導電罩幕圖案MS可包含例如鎢及/或氮化鈦。導電罩幕圖案MS可實質上對準於導電柱狀物SPR。
參看圖4及圖11，可將導電罩幕圖案MS用作蝕刻罩幕來圖案化磁性穿隧接面層MTL以及上方與下方電極層140與145。在一些實施例中，使用導電罩幕圖案MS的圖案化製程可包含濺鍍製程。可形成下方電極圖案141、磁性穿隧接面結構MTJ以及上方電極圖案146。磁性穿隧接面結構MTJ中的每一者可包含第一磁性圖案154、穿隧絕緣圖案155以及第二磁性圖案156。在圖案化製程期間，可暴露氣隙AG且可在氣隙AG的下方部分中形成導電蝕刻殘留物層ER，如上文參看圖1至圖3所述。導電蝕刻殘留物層ER可包含用於對磁性穿隧接面層MTL以及上方與下 方電極層140與145進行圖案化的濺鍍製程的副產物。
在圖案化製程期間，亦可蝕刻模製結構SC以在磁性穿隧接面結構MTJ下形成殘留物模製圖案WO。殘留物模製圖案WO可為環狀的，當從平面圖檢視時是圍繞導電柱狀物SPR。殘留物模製圖案WO的側壁可與磁性穿隧接面結構MTJ的側壁共面。導電蝕刻殘留物層ER可自氣隙AG的底表面延伸至殘留物模製圖案WO的底表面。然而，本發明概念不限於此。
參看圖4及圖12，可在具有磁性穿隧接面結構MTJ的基板100上依序形成保護絕緣層114以及第二層間絕緣層116。保護絕緣層114可包含與殘留物模製圖案WO不同的材料。舉例而言，保護絕緣層114可包含氮化矽、氮氧化矽及/或氧化鋁。第二層間絕緣層116可包含例如氧化矽。保護絕緣層114以及第二層間絕緣層116可藉由CVD製程而形成。
參看圖4及圖13，可執行平坦化製程以暴露導電罩幕圖案MS的頂表面。在平坦化製程期間，可部分地移除保護絕緣層114以及第二層間絕緣層116。可在暴露的導電罩幕圖案MS上形成位元線BL。位元線BL可在y方向上彼此間隔開，且可在x方向上縱向延伸。舉例而言，位元線BL可由金屬及/或導電金屬氮化物所形成。
將參看圖4及圖13來描述根據一些實施例的磁性記憶體元件。
選擇部件可設置於基板100上。舉例而言，選擇部件可 為電晶體。電晶體可包含字元線WL以及在字元線WL之間形成於基板100中的源極/汲極區域101。字元線WL可配置於x方向上，且可在與x方向相交的y方向上縱向延伸。
觸點121可穿透覆蓋字元線WL的第一層間絕緣層111且接觸源極/汲極區域101。第一層間絕緣層111可包含例如氧化矽層。觸點121可包含例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者。
導電襯墊125可連接至觸點121中的各別者。導電襯墊125可藉由填充絕緣層126而彼此分離。導電襯墊125可包含例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者。填充絕緣層126可包含例如氧化矽、氮化矽以及氮氧化矽中的至少一者。
導電柱狀物SPR可設置於導電襯墊125上。導電柱狀物SPR可沿著x方向及y方向在兩個維度上排列(參見圖4)。導電柱狀物SPR可包含例如金屬、導電金屬氮化物以及經摻雜的半導體材料中的至少一者。舉例而言，導電柱狀物SPR可包含氮化鈦及/或鎢。導電柱狀物SPR的垂直範圍可大於下文描述的磁性穿隧接面結構MTJ的厚度，且小於觸點121的垂直範圍。舉例而言，導電柱狀物SPR的垂直範圍可處於約400埃至約1200埃的範圍中。
覆蓋絕緣層113可設置於導電柱狀物SPR的側壁上。覆蓋絕緣層113可自導電柱狀物SPR的側壁延伸至填充絕緣層126的頂表面上。覆蓋絕緣層113可包含例如氮化矽及/或氮氧化矽。
下方電極圖案141、磁性穿隧接面結構MTJ以及上方電極圖案146可依序設置於導電柱狀物SPR中的每一者上。覆蓋絕緣層113可與下方電極圖案141的底表面接觸。下方電極圖案141、磁性穿隧接面結構MTJ以及上方電極圖案146可具有實質上共面的側壁。將參看圖34及圖35來更詳細地描述磁性穿隧接面結構MTJ。
導電罩幕圖案MS可設置於磁性穿隧接面結構MTJ上，且位元線BL可設置於導電罩幕圖案MS上。磁性穿隧接面結構MTJ可經由導電罩幕圖案MS而電連接至位元線BL。導電罩幕圖案MS可包含金屬及/或導電金屬氮化物。
保護絕緣層114可設置於導電罩幕圖案MS、上方與下方電極圖案141與146、磁性穿隧接面結構MTJ以及導電柱狀物SPR的側壁上。第二層間絕緣層116可在磁性穿隧接面結構MTJ之間設置於保護絕緣層114上。保護絕緣層114可包含例如氧化矽、氮氧化矽及/或氧化鋁。第二層間絕緣層116可包含例如氧化矽層。
殘留物模製圖案WO可分別設置於下方電極圖案141的底表面下。殘留物模製圖案WO中的每一者可設置於保護絕緣層114與導電柱狀物SPR中的每一者的上方部分之間。殘留物模製圖案WO可為環狀的，且圍繞導電柱狀物SPR的外部側壁。殘留物模製圖案WO的側壁可實質上與配置於殘留物模製圖案WO上的下方電極圖案141以及磁性穿隧接面結構MTJ的側壁共面。殘留物模製圖案WO的底表面可高於導電柱狀物SPR的底表面。殘 留物模製圖案WO可包含與保護絕緣層114不同的材料。舉例而言，殘留物模製圖案WO可包含氧化矽。
導電蝕刻殘留物層ER可配置於導電柱狀物SPR中的鄰近者之間。導電蝕刻殘留物層ER可配置於保護絕緣層114與覆蓋絕緣層113之間。導電蝕刻殘留物層ER可包含下方部分以及自下方部分延伸至導電柱狀物SPR的側壁上的上方部分。導電蝕刻殘留物層ER的頂表面可與殘留物模製圖案WO的底表面接觸，如圖13所繪示。然而，本發明概念不限於此。因為導電蝕刻殘留物層ER是為了形成磁性穿隧接面結構MTJ而執行的濺鍍製程的殘留物，所以導電蝕刻殘留物層ER可包含與磁性穿隧接面結構MTJ的成分相同的導電元素。
圖14至圖16為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。在此等實施例中，在解釋時，為了清楚及簡潔起見，將不重複前述實施例中描述的相同組件的描述或將簡要地提及此等組件的描述。
參看圖14，可在參看圖5所述的結構上依序形成襯墊絕緣層161、犧牲層131、蝕刻終止層162以及上方絕緣層163。襯墊絕緣層161可包含例如氮化矽。犧牲層131可包含例如SOH、氧化矽以及氮氧化矽中的至少一者。蝕刻終止層162可包含例如氮化矽。上方絕緣層164可包含例如氧化矽。
可形成穿透上方絕緣層163、蝕刻終止層162、犧牲層131 以及襯墊絕緣層161的接觸孔CT。接觸孔CT可在基板100上在兩個維度上排列。
參看圖15，在接觸孔CT中，在上方絕緣層163、蝕刻終止層162、犧牲層131以及襯墊絕緣層161的側壁上形成覆蓋絕緣層113。可在具有接觸孔CT的基板100上形成絕緣層，且接著可對絕緣層執行乾式蝕刻製程以形成覆蓋絕緣層113並使導電襯墊125暴露。
可在接觸孔CT中形成導電柱狀物SPR。導電柱狀物SPR可包含金屬及/或導電金屬氮化物。
參看圖16，可移除上方絕緣層163。當移除上方絕緣層163時，可藉由蝕刻終止層162來保護犧牲層131。蝕刻終止層162可與上方絕緣層163一起移除，或可藉由額外蝕刻製程來移除。
可在導電柱狀物SPR的上方部分的側壁上形成第一模製圖案136。在一些實施例中，可在被移除上方絕緣層163的所得結構上形成絕緣層，且可對絕緣層執行乾式蝕刻製程以形成具有間隔物形狀的第一模製圖案136。此後，可執行參看圖9至圖13所述的相同製程。
圖17至圖22為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的其他實施例的用於製造磁性記憶體元件的操作。在本發明的實施例中，在解釋時，為了清楚及簡潔起見，將不重複與前述實施例所述相同的組件的描述或將簡要地提及此等組件的描述。
參看圖17，可在參看圖6所述的結構上形成模製絕緣層117。模製絕緣層117可由具有低劣階梯覆蓋的材料形成。舉例而言，模製絕緣層117可藉由電漿增強CVD製程或PVD製程而形成。因此，可在導電柱狀物SPR之間形成氣隙AG。模製絕緣層117的頂表面可由於導電柱狀物SPR的形狀(例如，高度)而具有不平整的形狀。氣隙AG的頂部可低於導電柱狀物SPR的頂表面。
參看圖18，可對模製絕緣層117執行平坦化製程，直至暴露導電柱狀物SPR的頂表面為止，因此保留由模製絕緣層117形成的模製結構SC。可在平坦化製程期間移除形成於導電柱狀物SPR的頂表面上的覆蓋絕緣層113的部分。
參看圖19，可在模製結構SC上依序形成下方電極層140、磁性穿隧接面層MTL以及上方電極層145。下方及上方電極層140及145可包含例如導電金屬氮化物以及經摻雜的半導體材料中的至少一者。磁性穿隧接面層MTL可包含第一磁性層151、穿隧絕緣層152以及第二磁性層153。可在上方電極層145上形成導電罩幕圖案MS。導電罩幕圖案MS可包含例如鎢及/或氮化鈦。導電罩幕圖案MS可實質上對準於導電柱狀物SPR。
參看圖20，可將導電罩幕圖案MS用作蝕刻罩幕來圖案化磁性穿隧接面層MTL以及上方與下方電極層140與145。在一些實施例中，使用導電罩幕圖案MS的圖案化製程可包含濺鍍製程。因此，可形成下方電極圖案141、磁性穿隧接面結構MTJ以及上方電極圖案146。在圖案化製程期間，可暴露氣隙AG且可在 氣隙AG的下方部分中形成導電蝕刻殘留物層ER，如上文參看圖1至圖3所述。導電蝕刻殘留物層ER包含用於對磁性穿隧接面層MTL以及上方與下方電極層140與145進行圖案化的濺鍍製程的副產物。
在圖案化製程期間，亦可蝕刻模製結構SC以在磁性穿隧接面結構MTJ下形成殘留物模製圖案WO。殘留物模製圖案WO可為環狀的，且當從平面圖檢視時是圍繞導電柱狀物SPR。導電蝕刻殘留物層ER可覆蓋殘留物模製圖案WO的部分。然而，本發明概念不限於此。
參看圖21，可在具有磁性穿隧接面結構MTJ的基板100上依序形成保護絕緣層114以及第二層間絕緣層116。保護絕緣層114可包含與殘留物模製圖案WO不同的材料。舉例而言，保護絕緣層114可包含氮化矽、氮氧化矽及/或氧化鋁。第二層間絕緣層116可由例如氧化矽形成。保護絕緣層114以及第二層間絕緣層116可藉由CVD製程而形成。
參看圖22，可執行平坦化製程以暴露導電罩幕圖案MS的頂表面。在平坦化製程期間，可部分地移除保護絕緣層114以及第二層間絕緣層116。可在暴露的導電罩幕圖案MS上形成位元線BL。位元線BL可在y方向上彼此間隔開，且可在x方向上縱向延伸。位元線BL可由例如金屬及/或導電金屬氮化物形成。
圖23至圖25為沿著圖4的A-A'線的橫截面圖，其繪示出根據本發明概念的其他實施例的用於製造磁性記憶體元件的操 作。在本發明的實施例中，在解釋時，為了清楚及簡潔起見，將不重複前述實施例中描述的相同組件的描述或將簡要地提及此等組件的描述。
參看圖23，可在參看圖6所述的結構上依序形成犧牲層131以及第一模製層137。犧牲層131可形成為具有低於導電柱狀物SPR的頂表面的頂表面，且第一模製層137的至少一部分可在導電柱狀物SPR之間延伸。在一些實施例中，犧牲層131可包含矽有機混合物(SOH)。在一些實施例中，犧牲層131可包含相對於第一模製層137具有蝕刻選擇性的材料。在一些實施例中，若犧牲層131包含氧化矽，則第一模製層137可包含氮化矽。在一些實施例中，犧牲層131可包含多晶矽，且第一模製層137可包含氧化矽或氮化矽。犧牲層131可藉由CVD製程而形成。
參看圖24，可在第一模製層137中形成通孔PH。通孔PH可暴露犧牲層131。可在第一模製層137上形成罩幕圖案，且可接著將罩幕圖案用作蝕刻罩幕來蝕刻第一模製層137以形成通孔PH。通孔PH可形成於導電柱狀物SPR之間的整個區域中。在一些實施例中，通孔PH可局部形成於導電柱狀物SPR之間的區域中。
可移除由通孔PH暴露的犧牲層131以形成氣隙AG。犧牲層131可使用灰化製程及/或紫外線輻射製程而移除。若犧牲層131相對於第一模製層137具有蝕刻選擇性，則犧牲層131可藉由選擇性蝕刻製程而移除。在移除犧牲層131後，第一模製層137 可未被移除而得以保留。
參看圖25，可形成第二模製圖案138以填充通孔PH。在一些實施例中，第二模製圖案138可由具有低劣階梯覆蓋的絕緣層形成。舉例而言，第二模製圖案138可使用電漿增強CVD製程或PVD製程而形成。因此，氣隙AG的至少一部分可保持不被填充。第二模製圖案138的形成製程可包含用於暴露導電柱狀物SPR的頂表面的平坦化製程。因此，可在導電柱狀物SPR之間形成包含第一模製層137以及第二模製圖案138的模製結構SC。此後，可執行與參看圖10至圖13所述相同的製程。
圖26繪示出根據本發明概念的其他實施例的磁性記憶體元件的平面圖。圖27至圖30為沿著圖26的A-A'線的橫截面圖，其繪示出根據本發明概念的一些實施例的用於製造磁性記憶體元件的操作。在本發明的實施例中，在解釋時，為了清楚及簡潔起見，將不重複前述實施例中描述的相同組件的描述或將簡要地提及此等組件的描述。
參看圖26及圖27，可在上文參看圖6所述的結構上依序形成犧牲層131以及第一模製圖案139。犧牲層131可形成為具有低於導電柱狀物SPR的頂表面的頂表面，且配置於犧牲層131上的第一模製圖案139可被平坦化以暴露導電柱狀物SPR的頂表面。在一些實施例中，犧牲層131可包含矽有機混合物(SOH)。在一些實施例中，犧牲層131可包含相對於下文所述的模製結構具有蝕刻選擇性的材料。
第一模製圖案139可包含相對於犧牲層131具有蝕刻選擇性的材料。在一些實施例中，若犧牲層131包含氧化矽，則第一模製圖案139可包含氮化矽。在一些實施例中，犧牲層131可包含多晶矽，且第一模製圖案139可包含氧化矽或氮化矽。
可在第一模製圖案139上形成罩幕圖案171。舉例而言，罩幕圖案171可包含光阻、氮化矽以及氮氧化矽中的至少一者。罩幕圖案171可暴露導電柱狀物SPR中的至少一者。在一些實施例中，罩幕圖案171可暴露在圖26中構成平行於y方向的第一行C1的導電柱狀物SPR。在一些實施例中，第一行C1的導電柱狀物SPR可為磁性記憶體元件的胞元區域中的最外部導電柱狀物SPR。
參看圖26及圖28，可移除由罩幕圖案171暴露的第一行C1的導電柱狀物SPR以形成通孔PH。當移除第一行C1的導電柱狀物SPR時，亦可移除鄰近於通孔PH的覆蓋絕緣層113的部分。在一些實施例中，鄰近於通孔PH的覆蓋絕緣層113的部分可藉由額外蝕刻製程來移除。通孔PH可暴露犧牲層131的側壁。
參看圖26及圖29，可選擇性地移除由通孔PH暴露的犧牲層131以形成氣隙AG。若犧牲層131包含SOH，則犧牲層131可使用灰化製程及/或紫外線輻射製程而移除。在一些實施例中，若犧牲層131相對於第一模製圖案139具有蝕刻選擇性，則犧牲層131可使用選擇性蝕刻製程而移除。
參看圖26及圖30，可形成第二模製圖案138以填充通孔 PH，且因此，可形成包含第一模製圖案139以及第二模製圖案138的模製結構SC。第二模製圖案138可由具有低劣階梯覆蓋的絕緣層所形成。舉例而言，第二模製圖案138可藉由電漿增強CVD製程或PVD製程而形成。因此，氣隙AG的至少一部分可不被第二模製圖案138所填充。第二模製圖案138的形成製程可包含平坦化製程。此後，可執行與參看圖10至圖13所述相同的製程。
圖31至圖33繪示出根據本發明概念的其他實施例的用於製造磁性記憶體元件的操作的橫截面圖。在本發明的實施例中，在解釋時，為了清楚及簡潔起見，將不重複前述實施例中描述的相同組件的描述或將簡要地提及此等組件的描述。
參看圖31，可在基板10上形成導電柱狀物SPR。基板10可為參看圖13所述的包含選擇部件以及觸點的基板。可在導電柱狀物SPR上形成覆蓋絕緣層113。舉例而言，覆蓋絕緣層113可包含氮化矽或氮氧化矽。
可在導電柱狀物SPR之間形成犧牲層131。犧牲層131可具有比導電柱狀物SPR的頂表面低的頂表面。可在導電柱狀物SPR的上方部分的側壁上形成第一模製圖案136。第一模製圖案136可形成於形成覆蓋絕緣層113的導電柱狀物SPR的上方部分的側壁上。舉例而言，可在具有犧牲層131的基板100上形成絕緣層，且可對絕緣層執行乾式蝕刻製程以形成具有側壁間隔物般形狀的第一模製圖案136。
一些第一模製圖案136可在彼此鄰近的導電柱狀物SPR 之間彼此間隔開，且其他第一模製圖案136可彼此連接。換言之，若鄰近導電柱狀物SPR之間的距離為第一距離d1，則第一模製圖案136可在以第一距離d1彼此間隔開的導電柱狀物SPR之間彼此連接。若鄰近導電柱狀物SPR之間的距離為大於第一距離d1的第二距離d2，則第一模製圖案136可在以第二距離d2彼此間隔開的導電柱狀物SPR之間彼此間隔開，藉此暴露犧牲層131。
參看圖32，可移除犧牲層131以形成氣隙AG。犧牲層131可經由第一模製圖案136之間的空間而移除。在一些實施例中，犧牲層131可使用灰化製程及/或紫外線輻射製程而移除。在一些實施例中，若犧牲層131相對於第一模製圖案136具有蝕刻選擇性，則犧牲層131可使用選擇性蝕刻製程而移除。
參看圖33，可在第一模製圖案136之間形成第二模製圖案138。在一些實施例中，第二模製圖案138可由具有低劣階梯覆蓋的絕緣層所形成。舉例而言，第二模製圖案138可藉由電漿增強CVD製程或PVD製程而形成。因此，氣隙AG的至少一部分可不被第二模製圖案138所填充。第二模製圖案138的形成製程可包含用於暴露導電柱狀物SPR的頂表面的平坦化製程。因此，可在導電柱狀物SPR之間形成包含第一模製圖案136以及第二模製圖案138的模製結構SC。可藉由平坦化製程來移除第一模製圖案136的上方部分以及覆蓋絕緣層113的上方部分。此後，可執行與參看圖10至圖13所述相同的製程。
圖34繪示出根據本發明概念的一些實施例的磁性穿隧接 面結構的概念圖。根據本發明的實施例的磁性穿隧接面結構MTJ可包含第一磁性圖案154、穿隧絕緣圖案155以及第二磁性圖案156。第一以及第二磁性圖案154及156中的一者可為磁性穿隧接面結構MTJ的自由層，且第一以及第二磁性圖案154與156中的另一者可為磁性穿隧接面結構MTJ的固定層。下文中，在解釋時，為了清楚及簡潔起見，將第一磁性圖案154描述為固定層，且將第二磁性圖案156描述為自由層。然而，本發明概念不限於此。在一些實施例中，第一磁性圖案154可為自由層，且第二磁性圖案156可為固定層。磁性穿隧接面結構MTJ的電阻可取決於自由層以及固定層的磁化方向。當自由層以及固定層的磁化方向彼此平行時，磁性穿隧接面結構MTJ可具有第一電阻。當自由層以及固定層的磁化方向彼此反平行時，磁性穿隧接面結構MTJ可具有大於第一電阻的第二電阻。因此，可藉由改變自由層的磁化方向來控制磁性穿隧接面結構MTJ的電阻。根據本發明概念的一些實施例，此性質可用於資料儲存目的。
在一些實施例中，第一及第二磁性圖案154及156可具有水平磁化結構，其中磁化方向平行於穿隧絕緣圖案155的頂表面。在本發明的實施例中，第一磁性圖案154可具有包含反鐵磁性材料的層以及包含鐵磁性材料的層。包含反鐵磁性材料的層可包含PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO或Cr中的至少一者。在一些實施例中，包含反鐵磁性材料的層可包含一或多種貴金屬。貴金屬可包含釕(Ru)、 銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)、鉑(Pt)、金(Au)以及銀(Ag)。包含鐵磁性材料的層可包含CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12中的至少一者。
第二磁性圖案156可包含具有可變磁化方向的材料。第二磁性圖案156可包含鐵磁性材料。舉例而言，第二磁性圖案156可包含CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12中的至少一者。
第二磁性圖案156可由多個層組成。舉例而言，第二磁性圖案156可具有包含鐵磁性材料的多個層以及配置於包含鐵磁性材料的層之間的包含非磁性材料的層。包含鐵磁性材料的層以及包含非磁性材料的層可構成合成反鐵磁性層。合成反鐵磁性層可減小磁性記憶體元件的臨界電流密度，且可改良磁性記憶體元件的熱穩定性。
穿隧絕緣圖案155可包含氧化鎂(MgO)、氧化鈦(TiO)、氧化鋁(AlO)、氧化鎂鋅(MgZnO)、氧化鎂硼(MgBO)、包含鈦(Ti)的氮化物以及包含釩(V)的氮化物中的至少一者。在一些實施例中，穿隧絕緣圖案155可為氧化鎂(MgO)的單層。在其他實施例中，穿隧絕緣圖案155可包含多個層。穿隧絕緣圖案155可藉由CVD製程而形成。
圖35繪示出根據本發明概念的一些實施例的磁性穿隧接 面結構的概念圖。在本發明的實施例中，第一磁性圖案154以及第二磁性圖案156可具有垂直磁化結構，其中磁化方向實質上垂直於穿隧絕緣圖案155的頂表面。在本發明的實施例中，第一磁性圖案154以及第二磁性圖案156可包含具有L10晶體結構的材料、具有六方最密堆積(hexagonal close packed,HCP)晶格結構的材料、以及非晶稀土過渡金屬(rare-earth transition metal,RE-TM)合金中的至少一者。舉例而言，第一磁性圖案154以及第二磁性圖案156可包含具有L10晶體結構的至少一種材料，所述材料可包含Fe50Pt50、Fe50Pd50、Co50Pt50、Co50Pd50以及Fe50Ni50。第一磁性圖案154以及第二磁性圖案156可包含具有HCP晶格結構及約10原子百分比(at%)至約45at%的鉑的鉑鈷(Co3Pt)有序合金以及鉑鈷無序合金中的一者。在其他實施例中，第一磁性圖案154以及第二磁性圖案156可包含非晶RE-TM合金中的至少一者，所述合金包含鐵(Fe)、鈷(Co)及鎳(Ni)中的至少一者以及對應於稀土過渡金屬的鋱(Tb)、鏑(Dy)及釓(Gd)中的至少一者。
第一磁性圖案154以及第二磁性圖案156可包含具有界面垂直磁性各向異性的材料。界面垂直磁性各向異性意謂具有本質水平磁化性質的磁性層由於與鄰近於磁性層的另一層的界面的影響而具有垂直磁化方向。本質水平磁性性質意謂磁性層在無外因影響的情況下具有平行於其最寬表面的磁化方向。舉例而言，若具有本質水平磁性性質的磁性層形成於基板上且不存在外部磁力，則磁性層的磁化方向可實質上平行於基板的頂表面。
第一磁性圖案154以及第二磁性圖案156可包含例如鈷(Co)、鐵(Fe)以及鎳(Ni)中的至少一者。第一磁性圖案154以及第二磁性圖案156可更包含至少一種非磁性材料，包含硼(B)、鋅(Zn)、鋁(Al)、鈦(Ti)、釕(Ru)、鉭(Ta)、矽(Si)、銀(Ag)、金(Au)、銅(Cu)、碳(C)及/或氮(N)。在一些實施例中，第一磁性圖案154以及第二磁性圖案156可包含CoFe或NiFe，且可更包含硼(B)。第一磁性圖案154以及第二磁性圖案156可更包含鈦(Ti)、鋁(Al)、鎂(Mg)、鉭(Ta)或矽(Si)中的至少一者，因此而可減少第一磁性圖案154以及第二磁性圖案156的飽和磁化量。第一磁性圖案154以及第二磁性圖案156可使用濺鍍製程或電漿增強CVD製程而形成。
上文所述的實施例的磁性記憶體元件可使用各種封裝技術來囊封。舉例而言，根據上述實施例的磁性記憶體元件可使用疊層封裝(package on package,POP)技術、球狀柵格陣列(ball grid array,BGA)技術、晶片級封裝(chip scale packages,CSPs)技術、塑膠晶粒承載封裝(plastic leaded chip carrier,PLCC)技術、塑膠雙列直插封裝(plastic dual in-line package,PDIP)技術、晶粒疊片包裝(die in waffle pack)技術、晶圓形式晶粒(die in wafer form)技術、晶片直接封裝(chip on board,COB)技術、陶瓷雙列直插封裝(ceramic dual in-line package,CERDIP)技術、塑膠公制四方扁平封裝(plastic metric quad flat package,PMQFP)技術、塑膠四方扁平封裝(plastic quad flat package,PQFP)技術、小外形封裝(small outline package,SOP)技術、縮小型小外形封裝(shrink small outline package,SSOP)技術、薄型小外形封裝(thin small outline package,TSOP)技術、薄四方扁平封裝(thin quad flat package,TQFP)技術、系統級封裝(system in package,SIP)技術、多晶片封裝(multi-chip package,MCP)技術、晶圓級製造封裝(wafer-level fabricated package,WFP)技術以及晶圓級堆疊封裝(wafer-level processed stack package,WSP)技術中的任一者來封裝。
安裝了根據上述實施例中的一者的磁性記憶體元件的封裝可更包含控制半導體記憶體元件的至少一個半導體元件(例如，控制器及/或邏輯元件)。
圖36繪示出根據本發明概念的實施例的包含磁性記憶體元件的記憶卡的實施例的示意性方塊圖。
參看圖36，根據本發明概念的實施例的記憶卡1200可包含記憶體元件1210。記憶體元件1210可包含根據上述實施例的磁性記憶體元件中的至少一者。在其他實施例中，記憶體元件1210可更包含不同於根據上述實施例的磁性記憶體元件的另一類型的半導體記憶體元件。舉例而言，記憶體元件1210可更包含動態隨機存取記憶體(dynamic random access memory,DRAM)元件及/或靜態隨機存取記憶體(static random access memory,SRAM)元件。記憶卡1200可包含記憶體控制器1220，其控制主機與記憶體元件1210之間的資料通信。
記憶體控制器1220可包含中央處理單元(central processing unit,CPU)1222，其控制記憶卡1200的整體操作。此外，記憶體控制器1220可包含RAM元件1221，其用作CPU 1222的工作記憶體。此外，記憶體控制器1220可更包含主機介面單元1223以及記憶體介面單元1225。主機介面單元1223可經組態以包含記憶卡1200與主機之間的資料通信協定。記憶體介面單元1225可將記憶體控制器1220連接至記憶體元件1210。此外，記憶體控制器1220可更包含錯誤檢查與校正(error check and correction,ECC)區塊1224。ECC區塊1224可偵測並校正自記憶體元件1210讀出的資料的錯誤。雖然圖中未示，但記憶卡1200可更包含儲存程式碼資料以與主機介接的唯讀記憶體(read only memory,ROM)元件。記憶卡1200可用作攜帶型資料儲存卡。或者，記憶卡1200可實現為用作電腦系統的硬碟的固態磁碟(solid state disk,SSD)。
圖37繪示出根據本發明概念的實施例的包含磁性記憶體元件的電子系統的實施例的示意性方塊圖。
參看圖37，根據本發明概念的實施例的電子系統1100可包含控制器1110、輸入/輸出(I/O)單元1120、記憶體元件1130、介面單元1140以及資料匯流排1150。控制器1110、I/O單元1120、記憶體元件1130以及介面單元1140中的至少兩者可經由資料匯流排1150而彼此通信。資料匯流排1150可對應於藉以傳輸電信號的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制 器或具有類似於微處理器、數位信號處理器以及微控制器中的任一者的功能的另一邏輯元件中的至少一者。I/O單元1120可包含小鍵盤、鍵盤及/或顯示單元。記憶體元件1130可儲存資料及/或命令。記憶體元件1130可包含根據上述實施例的磁性記憶體元件中的至少一者。記憶體元件1130可更包含不同於上述磁性記憶體元件的另一類型的半導體記憶體元件。舉例而言，記憶體元件1130可更包含動態隨機存取記憶體(DRAM)元件及/或靜態隨機存取記憶體(SRAM)元件。介面單元1140可將電信號傳輸至通信網路或可自通信網路接收電信號。介面單元1140可無線地或藉由電纜來操作。舉例而言，介面單元1140可包含用於無線通信的天線或用於電纜通信的收發器。雖然圖中未示，但電子系統1100可更包含快速DRAM元件及/或快速SRAM元件，其作為改良控制器1110的操作的快取記憶體。
電子系統1100可應用於個人數位助理(personal digital assistant,PDA)、攜帶型電腦、平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡或無線地接收或傳輸資訊資料的其他電子產品。
根據本發明概念的一些實施例，在對導電層進行圖案化之前預先形成氣隙，以使得蝕刻副產物的不良再沉積可減少。因此，可防止因副產物的再沉積所致的短路現象。
雖然已描述本發明概念的實施例，但對於熟習此項技術者將顯而易見的是，可進行各種改變及修改，而不偏離本發明概 念的精神及範疇。應理解，上述實施例並不是限制性的，而是說明性的。因此，本發明概念的範疇應由隨附申請專利範圍及其均等範圍的最廣泛容許解釋來判定，且不應受以上描述約束或限制。
10‧‧‧基板
20‧‧‧導電層
40‧‧‧罩幕圖案
AG‧‧‧氣隙
IL‧‧‧絕緣層
L1‧‧‧下方導電層
L2‧‧‧上方導電層
SPR‧‧‧導電柱狀物

Claims (25)

  1. 一種製造半導體元件的方法，所述方法包括：在基板上形成導電層；在所述導電層與所述基板之間形成氣隙；以及圖案化所述導電層以暴露所述氣隙。
  2. 如申請專利範圍第1項所述的方法，更包括在所述基板與所述導電層之間形成導電柱狀物，且其中所述氣隙定位於所述導電柱狀物之間。
  3. 如申請專利範圍第2項所述的方法，更包括：形成圍繞所述導電柱狀物的犧牲層；以及藉由移除所述犧牲層而形成所述氣隙。
  4. 如申請專利範圍第3項所述的方法，更包括在所述形成所述犧牲層之前，在所述導電柱狀物之間形成覆蓋絕緣層，且其中所述覆蓋絕緣層延伸至所述導電柱狀物的側壁上。
  5. 如申請專利範圍第3項所述的方法，更包括：在所述犧牲層上形成模製絕緣層，所述模製絕緣層暴露所述導電柱狀物的頂表面；以及在移除所述犧牲層之後保留所述模製絕緣層。
  6. 如申請專利範圍第5項所述的方法，其中所述模製絕緣層由相對於所述犧牲層具有蝕刻選擇性的材料所形成。
  7. 如申請專利範圍第2項所述的方法，更包括：形成將所述導電柱狀物連接至所述基板的觸點；以及 在所述導電柱狀物與所述觸點之間形成導電襯墊。
  8. 如申請專利範圍第1項所述的方法，其中形成所述導電層包括：依序形成第一導電層、絕緣層以及第二導電層。
  9. 如申請專利範圍第8項所述的方法，其中所述第一及第二導電層為鐵磁性層。
  10. 如申請專利範圍第1項所述的方法，其中形成所述氣隙包括：在所述基板與所述導電層之間形成導電柱狀物；在所述導電柱狀物之間依序形成犧牲層以及模製絕緣層；以及移除所述犧牲層。
  11. 如申請專利範圍第10項所述的方法，其中形成所述模製絕緣層包括在所述導電柱狀物的上方部分的側壁上形成第一模製圖案，其中所述犧牲層的至少一部分藉由所述第一模製圖案之間的開口而暴露，且其中所述犧牲層經由所述第一模製圖案之間的所述開口而移除。
  12. 如申請專利範圍第11項所述的方法，其中所述第一模製圖案藉由間隔物形成製程而形成。
  13. 如申請專利範圍第11項所述的方法，其中形成所述模製絕緣層更包括在所述移除所述犧牲層之後，形成填充所述第一模 製圖案之間的所述開口的第二模製圖案。
  14. 如申請專利範圍第13項所述的方法，更包括在所述形成所述第二模製圖案之後，執行平坦化製程以暴露所述導電柱狀物的頂表面。
  15. 如申請專利範圍第11項所述的方法，其中形成所述第一模製圖案包括：在所述犧牲層上形成第一模製層；以及在所述第一模製層中形成通孔以暴露所述犧牲層。
  16. 如申請專利範圍第2項所述的方法，其中一些所述導電柱狀物以第一距離彼此間隔開，且其中其他所述導電柱狀物以大於所述第一距離的第二距離彼此間隔開。
  17. 如申請專利範圍第1項所述的方法，其中形成所述氣隙包括：在所述基板與所述導電層之間形成導電柱狀物；以及形成具有低劣階梯覆蓋的模製絕緣層以使得所述導電柱狀物之間的空間不會被填充。
  18. 一種製造磁性記憶體元件的方法，所述方法包括：在基板上形成觸點；在所述觸點上形成導電柱狀物；在所述導電柱狀物之間形成犧牲層以及模製絕緣層；選擇性地移除所述犧牲層以在所述模製絕緣層與所述基板之間形成氣隙； 在所述模製絕緣層上形成磁性穿隧接面層；以及圖案化所述磁性穿隧接面層以暴露所述氣隙。
  19. 如申請專利範圍第18項所述的方法，其中形成所述模製絕緣層包括在所述導電柱狀物的上方部分的側壁上形成第一模製圖案。
  20. 如申請專利範圍第19項所述的方法，其中所述犧牲層暴露在所述第一模製圖案的鄰近者之間，且其中所述犧牲層經由所述第一模製圖案的所述鄰近者之間的開口而移除。
  21. 如申請專利範圍第20項所述的方法，更包括在所述移除所述犧牲層之後，形成填充於所述第一模製圖案的所述鄰近者之間的所述開口的第二模製圖案。
  22. 如申請專利範圍第19項所述的方法，其中形成所述第一模製圖案包括：在所述犧牲層上形成第一模製層；以及在所述第一模製層中形成通孔以暴露所述犧牲層。
  23. 如申請專利範圍第18項所述的方法，其中一些所述導電柱狀物以第一距離彼此間隔開，且其中其他所述導電柱狀物以大於所述第一距離的第二距離彼此間隔開。
  24. 如申請專利範圍第18項所述的方法，其中所述犧牲層使用灰化製程而移除。
  25. 一種方法，包括：在基板上形成至少一個導電柱狀物； 形成圍繞所述至少一個導電柱狀物的模製結構，且在所述模製結構與所述基板之間界定空穴；在所述模製結構上形成至少一個導電材料層；以及圖案化所述至少一個導電材料層以在所述至少一個導電柱狀物上形成至少一個導電圖案，其中所述圖案化移除所述模製結構的部分以暴露所述空穴且允許來自所述圖案化的導電殘留物沉積於所述空穴中。
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