JP2011519164A - 単一のマスクを使用して磁気トンネル接合を形成する方法 - Google Patents

Abstract

磁気トンネル接合（MTJ）デバイスを集積回路に集積化するための方法は、半導体BEOL（back-end-of-line）プロセスフローにおいて、第1の中間誘電体層および少なくとも第1の金属配線を有する基板を提供することを含む。第1の中間誘電体層および第1の金属配線上に、磁気トンネル接合材料層が堆積される。材料層から、第1の金属配線に結合される磁気トンネル接合スタックは単一のマスクプロセスを使用して定義される。磁気トンネル接合スタックは集積回路に集積化される。
【選択図】図4

Description

関連出願への相互参照

本出願は、全体を参照により明白に本明細書に組み込まれる、2008年4月21日に出願された、Seung H. Kang氏などによる「STT MRAM のための単一マスクMTJ 集積化（ONE-MASK MTJ INTEGRATION FOR STT MRAM）」と題する米国仮出願61/046,517号の優先権を主張する。

本開示は集積電子回路に関し、さらに詳細には、スピン・トルク転送（spin transfer torque；STT）磁気ランダムアクセスメモリ（MRAM）および標準の集積回路との集積化方法に関する。

従来のランダムアクセスメモリ（RAM）チップ技術とは異なり、磁気RAM（MRAM）においては、データは電荷として記憶されず、記憶エレメントの磁化によって記憶される。エレメントは、各々が磁化フィールド（magnetic polarization field）を維持できる2つの磁化されたプレートから形成され、全体として磁気トンネル接合（MTJ）を形成する薄い絶縁層によって分離される。2つのプレートの内の1つは、特定の極性に設定される永久磁石（以下「固定層」）であり、もう一方のプレート（以下「自由層」）の極性は、十分に強い外部フィールドのそれと適合するように変化する。メモリデバイスは、そのような「セル」のグリッドから構成される。

MRAMセルの磁化状態の読み取りは、セルのMTJの電気抵抗を測定することによって達成される。特定のセルは、（一般的に、）供給ラインからMTJを介してアースに流れる電流を切り替える関連トランジスタを駆動することによって選択される。トンネル磁気抵抗効果（tunneling magnetoresistance effect）のため、MTJの2つの磁性層における相対的な磁化の方向により、セルの電気抵抗が変化する。結果として生じる電流を測定することによって任意の特定のセル内の抵抗が決定され、これにより、自由に書き込み可能な層の極性が決定される。2つの層が同一の極性を有する場合、これは状態「0」を意味すると考えられ、抵抗は「低」である。一方、2つの層が互いに反対の極性である場合、抵抗はより高く、これは状態「1」を意味する。

データは様々な方式を使用してセルに書き込まれる。従来のMRAMにおいて、外部磁界はセルに近接する配線の電流によって提供され、それは自由層を整列するために十分な強さである。

スピン・トルク転送（STT）MRAMは、自由層のドメインを直接トルクするために、スピン整列された（「極性化された」）電子を使用する。このメカニズムを通してセルに書き込むための電流は、従来のMRAMのための書き込み電流よりも少ない。さらに、外部磁界は要求されず、そのため隣接セルは実質的に漏れ磁界によって影響されない。この書き込み電流は、メモリセルサイズが小さくなるにつれてさらに減少し、それは、半導体技術がより高いデバイスピッチ密度に拡大し続けるにつれて、重要な利益である。

メモリシステムのコストの1つの重要な決定要素はチップ上のコンポーネントの密度である。より小さいコンポーネント、および「セル」当たりのより少ないコンポーネントは、より多くの「セルが」単一のチップに詰め込まれることを意味し、それは、より多くのチップが単一の半導体ウエハ（wafer）から一度に生産され、および、より低いコストおよび向上された歩留まりで製作されることを意味する。

加えて、より多くのマスクプロセスが全体の製造コストを増大することから、製造プロセスフローはコストに影響を与える。従来のMRAMの製作が、磁気トンネル結合（MTJ）構造の製作専用の多くのマスクプロセスを要求する時、コストはさらに増大する。処理コストは集積回路デバイスに機能の集積化を実施する上で重要な要件であるため、マスクおよび関連プロセスを除去する設計およびプロセスフローの任意の改善が有利である。1つのマスクプロセスにおける相違は多大なコストを節約することができる。従って、MRAM製作を半導体製造プロセスフローに集積化するための改善された方法を必要とする。さらに、限界寸法形状の位置合わせを緩和する任意の設計が望まれるであろう。

磁気ランダムアクセスメモリ（MRAM）磁気トンネル結合（MTJ）の製作プロセスおよび構造を標準的なBEOL（back-end-of-line）集積回路製造に集積化する方法は、単一のフォトマスクを含む。

ある態様において、方法は、磁気トンネル接合（MTJ）デバイスを集積回路に集積化する。方法は、半導体BEOLプロセスフローにおいて、第1の中間誘電体層(interlevel dielectric layer)および少なくとも第1の相互接続用の金属配線 (metal interconnect)を有する基板を提供することを含む。方法は、また、第1の中間誘電体層および第1の金属配線上に複数の磁気トンネル接合材料層を堆積することを含む。方法は、単一のマスクプロセスを使用して、第1の金属配線に結合される磁気トンネル接合スタックを材料層から寸法定義(define)することをさらに含む。磁気トンネル接合スタックは集積回路に集積化される。

別の態様において、磁気トンネル接合デバイスは、少なくとも磁気ランダムアクセスメモリ（MRAM）を含む集積回路（IC）に存在する。デバイスは、第1の金属配線、さらに、第1の金属配線とつながる磁気トンネル接合スタックを有する基板を含む。磁気トンネル接合スタックは、単一のマスクプロセスを使用して定義されている。デバイスは、また、磁気トンネル接合スタックとつながる第2の相互接続用金属配線を含む。磁気トンネルデバイスはICに集積化される。

さらに別の態様において、磁気ランダムアクセスメモリ（MRAM）のための磁気トンネル接合（MTJ）構造は、少なくとも1つの制御デバイスと接続するための第1の配線手段と、第1の配線手段に結合するための第1の電極手段とを含む。デバイスは、また、データを記憶するためのMTJ手段と、MTJ手段に結合するための第2の電極手段とを含む。MTJ手段は第1の電極手段に結合する。第1および第2の電極手段は、第1のマスクに基づいてMTJ手段と同一の横寸法を有する。デバイスは、第2の電極手段に結合するための第2の配線手段と、少なくとも1つの別の制御デバイスとをさらに含む。

以上の説明は、以下に続く本開示の実施形態の詳細な記述がより理解されるために、本開示の特徴および技術的利点をより広く概説している。実施形態のさらなる特徴および利点は、本開示の請求項の主題を形成する下文において記述されるであろう。開示される概念および特定の実施形態が本開示と同一の目的を実行するために変更または別の構造を設計するための基礎として容易に利用されうることは、当業者によって認識されるべきである。そのような均等の構造が、添付される請求項に示されるように本開示の精神および範囲から逸脱しないことも、また当業者によって認識されるべきである。さらなる目的および利点と共に、構成および動作方法の両方に関する、本開示の特質であると思われる新規な特徴は、添付の図と関連して考慮されるとき、以下の記述からより理解されるであろう。しかし、各図が例示および記述の目的のためだけに提供され、本開示の限定の定義として解釈されないことは、明白に理解されるべきである。

本開示のより完全な理解のために、添付の図に関係して以下の記述への参照が行われる。

図1は、本開示の実施形態が有利に用いられる、例示的な無線通信システムを示す。 図2は、本開示のある実施形態に従って、半導体BEOL（back-end-of-line）プロセスフローにおいて、回路、レイアウト、論理設計、およびMRAMの集積化に使用される設計ワークステーションを示すブロック図である。 図3は、単一のマスクプロセスで定義されるMTJ構造の一実施形態を示す断面図である。 図4は、本開示のある実施形態に従って、シングルダマシン(damascene)半導体BEOLプロセスフローに組み込まれるMTJ構造を形成するための概略プロセスフローである。 図5は、本開示のある実施形態に従って、デュアルダマシン半導体BEOLプロセスフローに組み込まれるMTJ構造を形成するための概略プロセスフローである。 図6Aは、本開示の別の実施形態に従って、基板上の誘電体バリアを示す断面図である。 図6Bは、本開示の別の実施形態に従って、誘電体バリアを含むMTJ構造を形成するための中間構造を示す断面図である。

発明の詳細な説明

磁気トンネル接合（MTJ）デバイス、およびそれを形成する方法は、単一のフォトマスクプロセスを含む。一実施形態において、MTJおよびその形成方法はMRAMに属する。別の実施形態において、MTJおよびその形成方法は、スピン転送トルク（STT）MRANに属することができる。

作成方法、および、単一のマスクプロセスに基づくMRAMのための磁気トンネル接続デバイス用の構成は、STT MRAMを含むがそれに限定されないMRAMメモリを標準の半導体プロセスに集積化するために、BEOLプロセスフロー内に組み込まれる。開示されるデバイスへの相互接続用のエレメントを定義するために使用されるような付加的な別のマスクおよびプロセスは、BEOLプロセスフローの一部である。

図1は、本開示の実施形態が有利に用いられる例示的な無線通信システム100を示す。例示の目的のために、図1は3つのリモートユニット120、130、および150と2つの基地局140とを示す。従来の無線通信システムがさらに多くのリモートユニットおよび基地局を有しうることは認識されるであろう。リモートユニット120、130、および150は、以下にさらに論議されるように本開示の実施形態であるMRAMおよび／またはSTT MRAMメモリデバイス125A、125B、および125Cを含む。図1は、基地局140からリモートユニット120、130、および150への順方向リンク信号180と、リモートユニット120、130、および150から基地局140への逆方向リンク信号190とを示す。

図1の無線ローカルループシステムにおいて、リモートユニット120はモバイル電話として示され、リモートユニット130はポータブルコンピュータとして示され、リモートユニット150は固定位置リモートユニットとして示される。例えば、リモートユニットは、モバイル電話、ハンドヘルドパーソナル無線システム（PCS）ユニット、携帯情報端末などのポータブルデータユニット、ナビゲーションデバイス（例えば、GPSが可能なデバイス）、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、メーター読み取り機器などの固定位置データユニット、またはデータまたはコンピュータ命令を記憶または検索する任意の別のデバイス、またはそれらの任意の組み合わせである。図1は本開示の教唆に従ってリモートユニットを示すが、本開示はこれらの例示的に示されたユニットに限定されない。本開示の実施形態は、磁気メモリを含む任意のデバイスに適切に用いられる。

図2は、開示される半導体集積回路の、回路、レイアウト、および論理設計に使用される設計ワークステーションを示すブロック図である。設計ワークステーション200は、動作システムソフトウェア、サポートファイル、CADENCEまたはORCADなどの設計ソフトウェアを含むハードディスク201を含む。設計ワークステーション200は、また、回路設計210の設計を容易にするために、ディスプレイ202を含む。回路設計210は、上に開示されるようなメモリ回路である。記憶媒体204は、回路設計210を明白に記憶するために提供される。回路設計210は、GDSIIまたはGERBERなどのファイル形式で記憶媒体204に記憶される。記憶媒体204は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または別の適当なデバイスである。さらに、設計ワークステーション200は、記憶媒体204からの入力を受け取り、または記憶媒体204に出力を書き込むためのドライブ装置203を含む。

記憶媒体204に記録されるデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または、電子ビームリゾグラフィなどの直列書き込みツールのためのマスクパターンデータを指定する。データは、論理シミュレーションに関連付けられたタイミング図またはネット回路などの論理検証データをさらに含む。記憶媒体204にデータを提供することは、半導体ICを設計するためのプロセスの数を減らすことによって、回路設計210の設計を容易にする。

本開示において、デバイスおよびBEOLプロセス内でMRAMデバイスを作る方法が提供され、それはMTJを形成するために1つのマスクのみを利用する。これは、メモリを集積回路製品に埋め込むコストを潜在的に大きく削減することを可能にする。

図3は、現在のBEOL（back-end-of-line）プロセスに埋め込まれた、単一のマスクプロセスで製作された磁気トンネル接合デバイスの断面図である。MTJスタックの形成は、標準的なBEOLプロセスフローと互換性がある。MTJスタック形成は、一般にFEOL（front-end-of-line）プロセスフローと呼ばれるトランジスタ製造の後に生じる。

構造に関しては、MTJデバイスは、MTJの機能性を提供するために要求される全ての同じ層を有し、従来のMTJデバイスと同じ材料を使用する。しかし、プロセスは、より多くのマスクおよびプロセスに依存する従来のMTJデバイスを製作するために要求されるプロセスと比較すると簡略化される。

図3を参照すると、MTJスタックは、金属配線37および中間誘電体（ILD）36を含む平坦化された表面上に形成される。スタックは、第1の電極2、固定磁化参照層32、トンネルバリア12、自由層11、および第2の電極6を含む。一実施形態において、固定磁化参照層32は、いずれも図示されない固定反強磁性層（fixed antiferromagnetic layer）および合成の反強磁性層（synthetic antiferro-magnetic layer）を含む。

ILD 36と第1のコンタクト層2との間の従来の誘電体バリアは存在しない。従来の誘電体バリアの欠如を補うために、第1の電極2は、例えばタンタル（Ta）のような耐熱性金属である。金属配線37は一般的に銅であり、タンタルは、隣接層への銅の拡散をブロックするための優れたバリア物質として使用される。換言すると、タンタルは、金属層37から、銅などの金属の拡散をブロックし、それは従来の誘電体バリアの必要性を除去する。さらに、ILD 36および銅金属配線37の上にタンタル層を堆積することは、相補型MOS（CMOS）に共通の、プロセスし易い集積化方式である。第2の電極6は、第1の電極2と同一の材料であるが、そのような材料に制限されない。

スタックおよびILD 36は、堆積された誘電体保護バリア8によって保護される。また、第2のILD 40が周りのエリアを十分に埋めるように堆積される。誘電体保護バリア8および第2のILD 40 が平坦化されると、第2の電極6が露出される。

ILD 40は、また、より下部の金属配線37の1つ（レベルn内の（図の右側の））と、別の金属配線39（レベルn+1内の）とを接続するために、金属ビア41を含む。ある実施形態において、そのような「バイパス」ビアを形成することは、BEOLプロセスフローの一部であり、MTJ構造の構成にインパクトを与えない。

次に、誘電体保護バリア7およびILD 34 が、、平坦化された表面上に堆積される。金属配線35は、スタックの電極6を後にILD 34上に形成される回路に接続するために、誘電体保護バリア7およびILD 34内に形成される。金属配線39は、「バイパス」ビア41を後にILD 34上に形成される回路に接続するために、誘電体保護バリア7およびILD 34内に形成される。一実施形態において、金属配線35は、ビットライン間配線であり、金属配線37はMTJをソースラインにアクセストランジスタを介して連結する。

誘電体保護バリア7および8は、例えばSiCまたはSiNのような高密度絶縁材料から形成される。第1および第2の電極2および6は、以前に述べられたように、タンタルなどの耐熱性金属から形成される。金属配線35、37、39は、銅などの金属または別の低い抵抗の金属から形成される。

小さい寸法は、1つのマスクによって形成される単一のMTJスタックを下の金属配線37および上の金属配線35と位置合わせする時、チャレンジを提起する。しかし、単一のマスクプロセスにおいて限界寸法にうまく位置合わせすることは、複数のマスクを伴うプロセスに比較して、プロセスコストを潜在的に大きく削減することを可能にする。様々な実施形態において、金属配線35および37の寸法はMTJスタックの寸法よりも小さく、または同じであり、またはそれよりも大きい。金属配線35および37がより大きい場合は、位置合わせの限界寸法は実質的に意味がない。

図4は、本開示の実施形態に従って、シングルダマシン半導体BEOLプロセスフローに組み込まれるMTJデバイスを形成するための概略的なプロセスフローを示す。

プロセス1：金属配線37および第1のILD 36を含む平坦化された表面で開始し、その表面上に順に第1の電極2、磁気参照層32、トンネルバリア層12、磁気自由層11、および第2の電極6のための材料を含む一連の層が表面上に配置される。誘電体バリア層が、第1の電極2と、金属配線37および第1のILD 36を含む層との間に存在しないことに注意されたい。

プロセス2で見られるように、単一のマスクが、上に記述されるように、形状を定義し、堆積された層6、11、12、32、および2をエッチングすることによって磁気トンネル接合フィルムのスタックを製作するために使用される。

プロセス3において、誘電体保護バリア8が、MTJスタック、ILD 36、および金属配線37を含む表面全体の上に配置される。誘電体保護層8は、コンポーネントを保護し、また、後のエッチングのためのエッチストップとしても機能する。

プロセス4：ILD層40が堆積され、MTJスタックを含むデバイスレベルをカプセル化する。ILD 40はMTJスタックおよび保護バリア8の両方をカプセル化し、図3に示されるようなプロセスフローにおいて、例えば、MTJスタックの片方側（例えば、レベルn）のBEOLレベル内のコンポーネントと、MTJスタックのもう一方側（例えば、レベルn+1）のBEOLレベル内のコンポーネントとの間で回路を接続するために、ビア41のような金属で埋められた「バイパス」ビア形成のための構造を提供する。

プロセス5：ILD 40の一部および保護バリア8の一部は平坦化によって除去され、第2の電極6およびILD 40内に設けられたビア41を露出する。あるいは、ビア41は、平坦化後に堆積されてもよい。換言すると、ホールがILD 40内に作成され、次にホールはビア41を形成するように埋められる。さらに平坦化によりビア41を平らにする。

プロセス6：誘電体保護バリア7が堆積され、ILD 34が誘電体保護バリア7の上に堆積される。金属配線35が第2の電極6と接触するように誘電体保護バリア7およびILD 34内に形成され、金属配線39が2つの隣接BEOLレベルの間（すなわち、金属配線37を含むレベルと、金属配線35および39を含むレベルの間）のビア41に結合するように形成される。

図4で示されるプロセスは、シングルダマシン半導体BEOLプロセスを使用する場合の例を示す。次に、本開示の別の実施形態に従って、デュアルダマシン半導体BEOLプロセスが開示される。図5のプロセス1−4は、図4のプロセス1−4と同一である。デュアルダマシンの実施形態の場合のプロセス5は、金属配線35および39とバイパスビア41とを形成するための金属で埋められるべき溝が最初に形成されるという点で異なる。続いて、金属がILD 34、誘電体保護バリア7およびILD 40の溝に同時に堆積される。デュアルダマシンプロセスから生じる構造（図5のプロセス6に示されるような）は、シングルダマシンプロセスから生じる構造（図4のプロセス6に示されるような）と同一である。

図6Aは、金属配線37を作る前にバリア層60がILD 36の上に形成される別の実施形態を示す。バリア層60は、エッチストップとして、およびILD 36を保護するためのバリアとして機能する。図6Bに見られるように、この実施形態においては、MTJ材料層2、32、12、11、6が第1のMTJ製作プロセスにおいてバリア60の上に堆積される。

その後、MTJ集積化プロセスが上に記述されたように進む。

上に記述された方法およびデバイスの利点は、単一のマスクMTJプロセスが、シングルおよびデュアルダマシンプロセス（それらの両方が集積化回路製造におけるBEOLプロセスフローに共通である）の両方と互換性があり、かつそれらと一緒に集積化されうるということである。単一のマスクプロセスは、従来のMTJ製作と比較すると、製作コストおよび複雑性を減少させる。MTJ全体は、第1の電極2と同じ寸法で形成されることができ、より密なデバイスピッチおよびより低い接触抵抗を可能にする。MTJスタックおよび金属配線37および／または35の寸法が適切に選択される場合、限界寸法の位置合わせ基準が簡易化される。

MTJデバイスがSTT MRAM用である場合、デバイスはより小さい寸法に合わせることができる。ナノスケール製造との互換性は、スケーリングでSTT MRAMメモリチップのより低いコストおよびより高いデバイス密度の製造を可能にする。

本開示に示されるようなMRAMは、マイクロプロセッサなどの論理回路で動作する。MRAMは、マイクロプロセッサを用いるデバイスに集積化される。例えば、MRAMは通信デバイスの一部である。当然、MRAMは、本開示の範囲および精神を逸脱することなく別のタイプの回路を含みうる。

本開示の実施形態およびその利点が詳細に記述されているが、様々な変化、代替、および変更が、添付される請求項によって定義されるように、本開示の範囲および精神を逸脱することなく行われうることは理解されるべきである。さらに、本出願の範囲は、明細書に記述されたプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に制限されることを意図しない。当業者が本開示の内容から容易に認識しうるため、実質的に同一の機能を実行し、または、本明細書に記述された対応する実施形態と実質的に同一の結果を達成する、現在存在する、または、後に開発されるプロセス、機械、製造、組成物、手段、方法、またはステップは、本開示に従って利用されうる。それゆえに、添付の請求項は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップを、それらの範囲内に包含することを意図する。

Claims (25)

1. 磁気トンネル接合（MTJ）デバイスを集積回路に集積化するための方法であって、
   半導体BEOL（back-end-of-line）プロセスフローにおいて、第1の中間誘電体層および少なくとも第1の金属配線を有する基板を提供することと；
   前記第1の中間誘電体層および前記第1の金属配線上に複数の磁気トンネル接合材料層を堆積することと；
   単一のマスクプロセスを使用して前記第1の金属配線に結合される磁気トンネル接合スタックを前記複数の材料層から寸法定義することと、なお、前記磁気トンネル接合スタックは前記集積回路に集積化される；
   を備える方法。
2. 前記磁気トンネル接合スタックとるつながる第2の金属配線を提供するために、前記BEOLプロセスフローを続けることをさらに備える、請求項1の方法。
3. 前記複数の磁気トンネル接合材料層を堆積することは：
   第1の電極層を堆積することと；
   前記第1の電極層の上に複数の磁気トンネル接合層を堆積することと；
   前記複数の磁気トンネル接合層の上に第2の電極層を堆積することと；
   を備える、請求項1の方法。
4. 前記複数の磁気トンネル接合層を堆積することは：
   固定磁化層を堆積することと；
   トンネルバリア層を堆積することと；
   自由磁化層を堆積することと；
   を備える、請求項3の方法。
5. 前記磁気トンネル接合スタックおよび前記基板上に第1の誘電体保護バリア層を堆積することと；
   前記第1の誘電体保護バリア層上に第2の中間誘電体層を堆積することと；
   前記定義されたMTJスタックの電極を露出するために、前記第2の中間誘電体層および前記第1の誘電体保護バリア層を平坦化することと；
   をさらに備える、請求項1の方法。
6. 前記第2の中間誘電体層および前記露出された電極上に第2の誘電体保護バリア層を形成することと；
   前記第2の誘電体保護バリア層上に第3の中間誘電体層を形成することと；
   前記第3の中間誘電体層および前記第2の誘電体保護バリア内に第2の金属配線を形成することと、なお、前記第2の金属配線は前記電極とつながる；
   をさらに備える、請求項5の方法。
7. 前記磁気トンネル接合スタックから離れて配置された前記第1の中間誘電体層内に第3の金属配線を形成することをさらに備え、前記第3の金属配線は前記複数のMTJ材料層を堆積する前に形成される、請求項1の方法。
8. 前記磁気トンネル接合スタックおよび前記基板上に第1の誘電体保護バリア層を堆積することと；
   前記第1の誘電体保護バリア層上に第2の中間誘電体層を堆積することと；
   前記第2の中間誘電体層および前記第1の誘電体保護バリア層内に、前記第3の金属配線とつながるように配置される導電性ビアを形成することと；
   前記第2の中間誘電体層および前記伝導性ビア上に第2の誘電体保護バリア層を堆積することと；
   前記第2の誘電体保護バリア層の上に第3の中間誘電体層を堆積することと；
   前記第3の中間誘電体層および前記第2の誘電体保護バリア層内に第4の金属配線を形成することと、なお、前記第4の金属配線は前記導電性ビアとつながる：
   をさらに備える、請求項7の方法。
9. 前記伝導性ビアは、シングルダマシンプロセスにおいて、前記第2の中間誘電体層の前記堆積後であって前記第2の誘電体保護バリア層の前記堆積前に形成され、前記第4の金属配線は、前記第2の誘電体保護バリア層および前記第3の中間誘電体層の前記堆積後に形成される、請求項8の方法。
10. 前記伝導性ビアおよび前記第4の金属配線は、デュアルダマシンプロセスにおいて、前記第3の中間誘電体層および前記第2の誘電体保護バリア層の前記堆積後に形成される、請求項8の方法。
11. 前記集積回路は、前記集積回路が集積化されるセットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータから成るグループから選択される電子デバイスに適用される、請求項1の方法。
12. 少なくとも磁気ランダムアクセスメモリ（MRAM）を含む集積回路（IC）内の磁気トンネル接合（MTJ）デバイスであって、
    第1の金属配線を備える基板と；
    前記第1の金属配線とつながる磁気トンネル接合スタックと、なお前記磁気トンネル接合スタックは単一のマスクプロセスを使用して寸法定義されている；
    前記磁気トンネル接合スタックと通信する第2の金属配線と；
    を備え、前記磁気トンネルデバイスは前記ICに集積化される、MTJデバイス。
13. 前記磁気トンネル接合スタックは、
    第1の電極と；
    複数の磁気トンネル接合層と、なお、前記磁気トンネル接合層の少なくとも1つは前記第1の電極層の上に存在する；
    前記磁気トンネル接合層の少なくとも1つの上の第2の電極と；
    を備える、請求項12のMTJデバイス。
14. 前記磁気トンネル接合層は：
    固定磁化層と；
    トンネルバリア層と；
    自由磁化層と；
    を備える、請求項13のMTJデバイス。
15. 前記基板内の第1の中間誘電体層と；
    前記磁気トンネル接合スタックおよび前記基板上の第1の誘電体保護バリア層と；
    前記第1の誘電体保護バリア層上の第2の中間誘電体層と、なお、前記第2の中間誘電体層および前記第1の誘電体保護バリア層は、前記磁気トンネル接合スタックの前記第2の電極を露出する；
    をさらに備える、請求項13のMTJデバイス。
16. 前記第2の中間誘電体層および前記第2の電極上の第2の誘電体保護バリア層と；
    前記第2の誘電体保護バリア層上の第3の中間誘電体層と；
    前記第3の中間誘電体層および前記第2の誘電体保護バリア内の第2の金属配線と、なお、前記第2の金属配線は前記第2の電極とつながる；
    をさらに備える、請求項15のMTJデバイス。
17. 前記第1の中間誘電体層内の第3の金属配線と；
    前記第2の中間誘電体層および前記第1の誘電体保護バリア層内の導電性ビアと、なお、前記導電性ビアは前記第3の金属配線とつながる；
    前記第3の中間誘電体層および前記第2の誘電体保護バリア層内の第4の金属配線と、なお、前記第4の金属配線は前記導電性ビアとつながる；
    をさらに備える、請求項16のMTJデバイス。
18. 前記基板の第1の中間誘電体層と前記磁気トンネル接合スタックとの間のバリア層をさらに備える、請求項12のMTJデバイス。
19. 前記MTJデバイスは、モバイル電話、携帯情報端末（PDA）、ナビゲーションデバイス、固定位置データユニット、セットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、およびコンピュータから成る前記グループから選択されるデバイスに組み込まれる、請求項12のMTJデバイス。
20. 磁気トンネル接合（MTJ）デバイスを集積回路に集積化するための方法であって、
    第1の中間誘電体層および少なくとも第1の金属配線を有する基板をBEOL（back-end-of-line）プロセスフローにおいて提供するステップと；
    前記第1の中間誘電体層および前記第1の金属配線上に複数の磁気トンネル接合材料層を堆積するステップと；
    単一のマスクプロセスを使用して、前記第1の金属配線に結合される磁気トンネル接合スタックを前記複数の材料層から寸法定義するステップと、なお前記磁気トンネル接合スタックは前記集積回路に一体化される；
    を備える方法。
21. 前記集積回路は、前記集積回路が集積化されるセットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータから成るグループから選択される電子デバイスに適用される、請求項20の方法。
22. 磁気ランダムアクセスメモリ（MRAM）のための磁気トンネル接合（MTJ）構造であって、
    少なくとも1つの制御デバイスと接続するための第1の配線手段と；
    前記第1の配線手段に結合するための第1の電極手段と；
    データを記憶するためのMTJ手段と、なお、前記MTJ手段は前記第1の電極手段に結合される；
    前記MTJ手段に結合するための第2の電極手段と、なお前記第1および第2の電極手段は、第1のマスクに基づいて前記MTJ手段と同一の横寸法を有する；
    前記第2の電極手段および少なくとも1つの別の制御デバイスに結合するための第2の配線手段と；
    を備えるMTJ構造。
23. スピン・トルク転送（STT）MRAMに集積化される、請求項22のMTJ構造。
24. 前記STT MRAMがマイクロプロセッサに結合される、請求項23のMTJ構造。
25. 前記STT MRAMがセットトップボックス、ミュージックプレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、マイクロプロセッサ、およびコンピュータから成る前記グループから選択されるデバイスに集積化される、請求項23のMTJ構造。

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