JP2006054458A - 磁気トンネル接合構造体と基板との間にコンタクトプラグを有する磁気ラム素子及びその製造方法 - Google Patents
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Abstract
【課題】 磁気ラム素子を提供する。
【解決手段】 磁気ラム素子は、半導体基板及び前記半導体基板上に配置された磁気トンネル接合構造体を具備する。前記磁気トンネル接合構造体と前記半導体基板との間に下部電極コンタクトプラグが配置される。前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体と前記半導体基板との間に電気的接続を提供する。前記磁気トンネル接合構造体に隣接してデジットラインが配置される。また、前記磁気ラム素子の製造方法も提供する。
【選択図】 図3
【解決手段】 磁気ラム素子は、半導体基板及び前記半導体基板上に配置された磁気トンネル接合構造体を具備する。前記磁気トンネル接合構造体と前記半導体基板との間に下部電極コンタクトプラグが配置される。前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体と前記半導体基板との間に電気的接続を提供する。前記磁気トンネル接合構造体に隣接してデジットラインが配置される。また、前記磁気ラム素子の製造方法も提供する。
【選択図】 図3
Description
本発明は、不揮発性記憶素子及びその製造方法に関するもので、特に磁気トンネル接合構造体と基板との間にコンタクトプラグを有する磁気ラム素子及びその製造方法(MAGNETIC RANDOM ACCESS MEMORY DEVICES INCLUDING CONTACT PLUGS BETWEEN MAGNETIC TUNNEL JUNCTION STRUCTURES AND SUBSTRATES AND RELATED METHOD)に関する。
磁気ラム素子は、低電圧及び高速で動作できる不揮発性記憶素子として広く用いられている。前記磁気ラム素子の単位セルにおいて、データは磁気抵抗体(magnetic resistor)の磁気トンネル接合構造体(magnetic tunnel junction structure;MTJ structure)内に保存される。前記磁気トンネル接合MTJ構造体は、第1及び第2強磁性層(ferromagnetic layers)及びそれらの間に介在されたトンネリング絶縁膜(tunneling insulation layer)を含む。自由層(free layer)とも言われる前記第1強磁性層の磁気分極(magnetic polarization)は前記磁気トンネル接合(MTJ)構造体を横切る磁界を用いて変化させることができる。前記磁界は前記磁気トンネル接合構造体の周りを流れる電流によって誘導されることができ、また前記自由層の磁気分極は固定層(pinned layer)とも言われる前記第2強磁性層の磁気分極に平行であるか、非平行(anti−parallel)である。前記磁界を生成させるための電流は、前記磁気トンネル接合の周りに配置されたデジットライン(digit line)及びビットライン(bit line)と呼ばれる導電層を通って流れる。
量子力学(quantum mechanics)に基ついたスピントロニックス(spintronics)によると、前記自由層及び固定層内の磁気スピンドルが互いに平行するように配列された場合、前記磁気トンネル接合を通って流れるトンネリング電流は最大値を示す。一方、前記自由層及び固定層内の磁気スピンドルが互いに非平行になるように配列された場合、前記磁気トンネル接合構造体を通って流れるトンネリング電流は最小値を示す。したがって、前記磁気ラム素子のセルデータは前記自由層内の磁気スピンドルの方向によって決まる。
図1は、特許文献1に開示された従来の磁気ラム素子の概略的なセルの断面図である。
図1を参照すると、半導体基板1の上部に下部電極3、磁気トンネル接合構造体5及び上部電極7が順に積層されて配置される。前記下部電極3の下部にデジットライン9が配置される。前記デジットライン9は前記磁気トンネル接合構造体5に均一な磁界を印加するために前記磁気トンネル接合構造体5と重畳するように配置される。前記上部電極7は前記デジットライン9の上部を横切るように配置されたビットライン11と電気的に接続される。前記磁気トンネル接合構造体5内に含まれた自由層の磁気スピンは、互いに直交するように配置された前記デジットライン9及び前記ビットライン11を通って流れる電流によってその方向が決まる。前記下部電極3は前記半導体基板1に形成されたアクセストランジスタ(図示せず)に電気的に接続されなければならない。しかしながら、前記デジットライン9の存在によって前記下部電極3は前記デジットライン9と重畳されない延長部Eを有するように形成され、前記延長部Eは下部電極コンタクトプラグ13を通って前記アクセストランジスタに電気的に接続される。結局、前記下部電極3の延長部Eは前記磁気ラム素子の集積度の向上を制約する一つの原因として作用している。
磁気ラム素子は上述したような集積度の限界を有している。したがって、前記磁気ラム素子の集積度を向上させるための多様な研究が進められている。これに関して、デジットラインが用いられない熱磁気ラム(magnetic thermal random access memory)が、特許文献2に「熱的に支援される磁気ラム(Thermally−assisted magnetic random access memory)」という題目で、アブラハム(Abraham)などによって紹介されている。
米国特許第5940319号明細書
米国特許第6385082号明細書
磁気ラム素子は上述したような集積度の限界を有している。したがって、前記磁気ラム素子の集積度を向上させるための多様な研究が進められている。これに関して、デジットラインが用いられない熱磁気ラム(magnetic thermal random access memory)が、特許文献2に「熱的に支援される磁気ラム(Thermally−assisted magnetic random access memory)」という題目で、アブラハム(Abraham)などによって紹介されている。
本発明が解決しようする技術的課題は、集積度を増加させるために好適な磁気ラム素子及びその製造方法を提供することにある。
前記技術的課題を解決するために本発明は磁気ラム素子を提供する。前記素子は、半導体基板及び前記半導体基板上に配置された磁気トンネル接合構造体が準備される。前記磁気トンネル接合構造体と前記半導体基板との間に下部電極コンタクトプラグが配置される。前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体と前記半導体基板との間に電気的接続を提供する。前記磁気トンネル接合構造体に隣接してデジットラインが配置される。
いくつかの実施例で、前記デジットラインは、前記磁気トンネル接合構造体と前記半導体基板との間に配置されることができる。この場合、前記デジットラインは、前記下部電極コンタクトプラグから離隔するように配置されることもある。
他の実施例で、前記磁気トンネル接合構造体と前記下部電極コンタクトプラグとの間にシード層パターンが介在されることもある。前記シード層パターンは、前記磁気トンネル接合構造体及び前記下部電極コンタクトプラグに電気的に接続されることができる。
また他の実施例で、前記磁気トンネル接合構造体は、前記半導体基板の表面に平行であり、横長方向(transversal direction)の幅、及び前記幅より大きくて前記半導体基板の表面に平行な長さ方向(longitudinal direction)の長さを有することができる。また、前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体の前記縦方向の一端と前記半導体基板との間に配置されることができる。前記デジットラインは、前記磁気トンネル接合構造体の前記縦方向(longitudinal direction)と直交する方向に配置されることができる。この場合、前記デジットラインは、前記磁気トンネル接合構造体の前記長さよりも小さい幅を有することができる。また、前記デジットラインは、前記磁気トンネル接合構造体の前記縦方向(longitudinal direction)から見た場合、前記磁気トンネル接合構造体と偏心(off−center)になるように配置されることができる。前記デジットラインは、前記磁気トンネル接合構造体と前記半導体基板との間に配置されることができる。
また他の実施例で、前記磁気トンネル接合構造体はピニング層パターン、固定層パターン、トンネリング絶縁膜パターン及び自由層パターンを準備ことができる。前記磁気トンネル接合構造体は強磁性層を備えることができる。前記下部電極コンタクトプラグは、前記半導体基板と前記強磁性層との間に配置されることができる。
また他の実施例で、前記磁気トンネル接合構造体に電気的に接続されたビットラインが配置されることができる。前記磁気トンネル接合構造体は前記ビットラインと前記半導体基板との間に配置されることができる。
また他の実施例で、前記半導体基板上にアクセストランジスタが配置されることができる。前記下部電極コンタクトプラグは、前記アクセストランジスタのソース/ドレイン領域に電気的に接続されることができる。
また他の実施例で、前記磁気トンネル接合構造体と前記下部電極コンタクトプラグとの間に下部電極が介在されることができる。前記下部電極は、チタン(Ti)またはタンタル(Ta)を備えることができる。前記磁気トンネル接合構造体と前記ビットラインとの間に上部電極が介在されることができる。前記上部電極は、チタン(Ti)またはタンタル(Ta)を備えることができる。
また他の実施例で、前記下部電極及び前記磁気トンネル接合構造体は、前記半導体基板の表面に平行な方向に見られる場合に実質的に同一大きさを有することができる。
また、本発明は、磁気ラム素子の製造方法を提供する。この方法は、半導体基板上にデジットラインを形成することを含む。前記半導体基板上に下部電極コンタクトプラグを形成する。前記半導体基板上に磁気トンネル接合構造体を形成する。前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体と前記半導体基板との間に電気的接続を提供する。また、前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体と前記半導体基板との間に形成される。前記デジットラインは、前記磁気トンネル接合構造体に隣接するように形成される。
本発明によると、磁気ラム素子を構成する磁気トンネル接合構造体、デジットライン及びコンタクト構造体の配置を最適化することによって前記磁気ラム素子の集積度を増加させることができる。
以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝達するために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張されたものである。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層または基板上に直接形成することができるか、またはそれらの間に第3の層が介在されて形成することができることを含む。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。
図2は本発明の実施例による磁気ラム素子の単位セルの平面図であり、図3は図2のI〜I′による断面図である。
図2及び図3を参照すると、半導体基板10の所定領域にアクセス素子が供給される。前記アクセス素子はモストランジスタとすることができる。この場合、前記アクセストランジスタ(TA)は前記半導体基板10の所定領域に形成された素子分離膜12によって限定される活性領域12aに供給される。詳しくは、前記アクセストランジスタ(TA)は前記活性領域12a内に形成されて、互いに離隔されたソース領域18sとドレイン領域18dと共に、前記ソース領域18sとドレイン領域18dとの間のチャンネル領域の上部に配置されたゲート電極16を含む。前記ゲート電極16は前記活性領域12aの上部を横切るように延長されてワードラインの役目をすることができる。前記ゲート電極16はゲート絶縁膜14によって前記活性領域12aから絶縁される。
前記アクセストランジスタ(TA)を有する基板の上部にドレインパッド24d及び共通ソースライン24sが配置される。前記ドレインパッド24dはドレインコンタクトプラグ22dを介して前記ドレイン領域18dに電気的に接続されていて、前記共通ソースライン24sはソースコンタクトプラグ22sを介して前記ソース領域18sに電気的に接続される。前記ドレインパッド24d及び共通ソースライン24sは前記半導体基板10の上部の同一レベルに位置することができる。前記ドレイン領域18dは前記アクセストランジスタ(TA)の出力端子(output terminal)にあたる。前記共通ソースライン24sは接地端子(ground terminal)に電気的に接続されることができ、ワードラインの役目をする前記ゲート電極16に平行するように配置することができる。
前記共通ソースライン24s及びドレインパッド24dを有する基板の上部に磁気抵抗体49が配置される。前記磁気抵抗体49は順に積層された下部電極34′、磁気トンネル接合構造体47及び上部電極48′を含むことができる。前記磁気トンネル接合構造体47は図2に示すように平面図から見た場合、長さLM及び幅WMを有する長方形の形状を有することができる。また、前記磁気トンネル接合構造体47は楕円形の形状を有することもできる。この場合、前記磁気トンネル接合構造体47はワードラインの役目をする前記ゲート電極16と直交する方向の長さLMを有することができる。前記下部電極34′及び前記上部電極48′は前記磁気トンネル接合構造体47と実質的に同一平面積を有することができる。
前記磁気トンネル接合構造体47は前記下部電極34′上に順に積層されたピニング層パターン(pinning layer pattern)38′、固定層パターン(pinned layer pattern)40′、トンネリング絶縁膜パターン(tunneling insulation layer pattern)42′及び自由層パターン(free layer pattern)44′を含むことができる。前記ピニング層パターン38′はPtMn層のような反強磁性層(anti−ferromagnetic layer)からなり、前記自由層パターン44′及び固定層パターン40′は強磁性層を含む。前記強磁性層はNiFe層、CoFe層またはCoFeB層とすることができる。これによって、前記ピニング層パターン38′と接触する前記固定層パターン40′内の磁気スピンドルは前記ピニング層パターン38′、すなわち、反強磁性層の存在のためにいつも特定方向(a specific direction)を向けて配列された固定された磁気スピンドル(fixed magnetic spins)を有する。前記特定方向は前記磁気トンネル接合構造体47の長さ方向のある一方向と平行な方向であっても良い。前記トンネリング絶縁膜パターン42′はアルミニウム酸化膜(Al2O3)、ハフニウム酸化膜(HfO)またはタンタル酸化膜(TaO)のような絶縁膜からなることができる。
前記固定層パターン40′及び前記自由層パターン44′はそれぞれ単一強磁性層(a single ferromagnetic layer)または合成反強磁性層(synthetic anti−ferromagnetic layer;SAF layer)であっても良い。前記合成反強磁性層(SAF layer)は下部強磁性層、上部強磁性層及びこれらの間に介在された反強磁性カップリングスペーサ層(anti−ferromagnetic coupling spacer layer)を含む。前記反強磁性カップリングスペーサ層としてルテニウム層(Ruthenium layer)が広く用いられる。
さらに、前記磁気抵抗体49は前記下部電極34′と前記ピニング層パターン38′との間に介在されたシード層パターン(seed layer pattern)36′及び前記上部電極48′と前記自由層パターン44′との間に介在されたキャッピング層パターン(capping layer pattern)46′をさらに含むことができる。前記シード層パターン36′は前記ピニング層パターン38′の結晶方向を制御するために形成される。前記キャッピング層パターン46′は前記磁気トンネル接合構造体47の保護層の役目をする。
前記磁気抵抗体49の下部にデジットライン28が配置される。さらに詳しくは、前記デジットライン28は前記下部電極34′と前記共通ソースライン24sとの間のレベルに配置されて、前記下部電極34′及び前記共通ソースライン24sから絶縁される。前記デジットライン28は前記磁気トンネル接合構造体47の長さ方向と直交する方向、すなわち、ワードラインとして供給される前記ゲート電極16と平行するように配置される。
本発明の実施例によると、前記デジットライン28は前記下部電極34′の底面に前記磁気トンネル接合構造体47の一部と重畳されるコンタクト領域Cを供給するように前記磁気抵抗体49の下部を横切る。前記コンタクト領域Cは前記磁気トンネル接合構造体47の長さ方向の端部に供給することができる。すなわち、前記デジットライン28は前記磁気トンネル接合構造体47の長さLMとすべて重畳されていなく、前記磁気トンネル接合構造体47の一側の下部に偏るように配置される。その結果、前記デジットライン28と重畳されない部分である前記磁気トンネル接合構造体47下部の前記下部電極34′の底面に前記コンタクト領域Cが供給される。また、前記デジットライン28は前記磁気トンネル接合構造体47の長さLMよりも小さい寸法である幅WDを有することができる。この場合、前記デジットライン28は図3に示されたように前記磁気トンネル接合構造体47の一側の下部に偏るように配置されて、前記磁気トンネル接合構造体47と重畳される。
前記磁気抵抗体49の下部電極34′は下部電極コンタクトプラグ32を介して前記ドレインパッド24dに電気的に接続される。結局、前記下部電極34′は前記下部電極コンタクトプラグ32、前記ドレインパッド24d及び前記ドレインコンタクトプラグ22dを介して前記アクセストランジスタTAのドレイン領域18dに電気的に接続される。本発明の実施例によると、前記下部電極コンタクトプラグ32は前記デジットライン28から離隔されて前記下部電極34′のコンタクト領域Cに物理的に接続される。この場合、前記下部電極コンタクトプラグ32は前記磁気トンネル接合構造体47の長さ方向の端部と重畳するように配置できる。好ましい実施例によると、前記デジットライン28及び前記下部電極コンタクトプラグ32は図3に示されたように、前記磁気トンネル接合構造体47と重畳できる。
上述したように本発明の実施例によると、前記デジットライン28が前記磁気トンネル接合構造体47の長さ方向の一側下部に偏るように配置される。また、前記下部電極コンタクトプラグ32は前記磁気トンネル接合構造体47と重畳するように前記デジットライン28によって供給された前記コンタクト領域Cに物理的に接続される。したがって、従来のように下部電極を延長させなくても前記下部電極34′を前記ドレイン領域18dに電気的に接続させることができる。結局、本発明の実施例によると、前記磁気トンネル接合構造体47の下部に前記デジットライン28、前記下部電極コンタクトプラグ32及び前記アクセストランジスタ(TA)をすべて配置させることができるので磁気ラム素子のセル断面積を減少させることができる。
続いて、図2及び図3を参照すると、前記磁気抵抗体49を有する基板は層間絶縁膜100で覆わられる。前記層間絶縁膜100上にビットライン54が配置される。前記ビットライン54は前記層間絶縁膜100を貫くビットラインコンタクトホール52を介して前記磁気抵抗体49、すなわち、前記上部電極48′に電気的に接続される。前記ビットライン54は前記デジットライン28の上部を横切るように配置される。
図4ないし図7は、本発明の実施例による磁気ラム素子の製造方法を説明するために図2のI〜I′による断面図である。
図2及び図4を参照すると、半導体基板10の所定領域に素子分離膜12を形成して活性領域12aを限定する。前記活性領域12aに一般的な方法を用いてアクセストランジスタTAを形成する。前記アクセストランジスタ(TA)は図4に示されたように互いに離隔されたソース領域18s及びドレイン領域18dと共に前記ソース領域18sとドレイン領域18dとの間のチャンネル領域の上部に配置されたゲート電極16を有するように形成されたモストランジスタとすることができる。前記ゲート電極16は前記活性領域12aの上部を横切るように形成されることができる。この場合、前記ゲート電極16は延長されてワードラインの役目をする。前記ゲート電極16はゲート絶縁膜14によって前記活性領域12aから絶縁される。
前記アクセストランジスタTAを有する基板上に第1下部層間絶縁膜20を形成する。前記第1下部層間絶縁膜20をパターニングして前記ソース領域18s及び前記ドレイン領域18dをそれぞれ露出させるソースコンタクトホール及びドレインコンタクトホールを形成する。前記ソースコンタクトホール及びドレインコンタクトホール内にそれぞれソースコンタクトプラグ22s及びドレインコンタクトプラグ22dを形成する。前記コンタクトプラグ22s、22dを有する基板上に導電膜を形成し、前記導電膜をパターニングして前記ドレインコンタクトプラグ22dと接触するドレインパッド24d及び前記ソースコンタクトプラグ22sと接触する共通ソースライン24sを形成する。前記共通ソースライン24sは前記延長されたゲート電極16に平行するように形成することができる。続いて、前記ドレインパッド24d及び共通ソースライン24sを有する基板上に第1上部層間絶縁膜26を形成する。前記第1下部層間絶縁膜20及び前記第1上部層間絶縁膜26は第1層間絶縁膜27を構成する。
図2及び図5を参照すると、前記第1上部層間絶縁膜26上にデジットライン28を形成する。前記デジットライン28は前記ゲート電極16に平行するように形成できる。前記デジットライン28を有する基板上に第2層間絶縁膜30を形成する。前記第2層間絶縁膜30及び前記第1上部層間絶縁膜26をパターニングして前記ドレインパッド24dを露出させる下部電極コンタクトホールを形成し、前記下部電極コンタクトホール内に下部電極コンタクトプラグ32を形成する。
図2及び図6を参照すると、前記下部電極コンタクトプラグ32を有する基板上に下部電極膜34、シード層36、ピニング層38、固定層40、トンネリング絶縁膜42、自由層44、キャッピング層46及び上部電極膜48を順に形成する。前記下部電極膜34はチタン(Ti)膜、タンタル(Ta)膜、または窒化チタン(TiN)膜で形成することができ、また前記上部電極膜48またはチタン(Ti)膜、タンタル(Ta)膜または窒化チタンTiN膜で形成することができる。前記シード層36は、NiFe層またはNiFeCr層で形成することができるし、前記キャッピング層46はタンタルTa膜で形成することができる。一方、前記シード層36及び前記キャッピング層46は省略することもできる。前記ピニング層38はPtMn層のような反強磁性層で形成することができ、また前記トンネリング絶縁膜47はアルミニウム酸化層(Al2O3)のような絶縁膜で形成することができる。
前記固定層40は、単一強磁性層または合成反強磁性層で形成することができる。前記単一強磁性層はNiFe、CoFeまたはCoFeBのような強磁性物質をスパッタリング技術を用いて蒸着することによって形成することができる。前記固定層40が前記合成反強磁性層の場合、前記固定層40は下部強磁性層、反強磁性カップリングスペーサ層及び上部強磁性層を順に積層させることによって形成することができる。前記下部強磁性層及び上部強磁性層は、CoFe層またはNiFe層で形成することができるし、前記反強磁性カップリングスペーサ層はルテニウム層で形成することができる。
さらに、前記自由層44も単一強磁性層または合成反強磁性層で形成することができる。この場合、前記単一強磁性層はNiFe層、CoFe層またはCoFeB層で形成することができる。前記自由層44が前記合成反強磁性層の場合、前記自由層44も下部強磁性層、反強磁性カップリングスペーサ層及び上部強磁性層を順に積層させることによって形成することができる。前記下部強磁性層及び上部強磁性層はCoFe層またはNiFe層で形成することができ、また前記反強磁性カップリングスペーサ層はルテニウム層で形成することができる。
図2及び図7を参照すると、前記上部電極膜48、前記キャッピング層46、前記自由層44、前記トンネリング絶縁膜42、前記固定層40、前記ピニング層38、前記シード層36及び前記下部電極膜34を順にパターニングして、前記第2層間絶縁膜30上に磁気抵抗体49を形成する。前記パターニングは一つのフォトマスクのみを用いて実施することができる。前記磁気抵抗体49は、前記第2層間絶縁膜30上に順に積層された下部電極34′、シード層パターン36′、磁気トンネル接合構造体47、キャッピング層パターン46′及び上部電極48′を含む。前記磁気トンネル接合構造体47は、ピニング層パターン38′、固定層パターン40′、トンネリング絶縁膜パターン42′及び自由層パターン44′を含む。前記下部電極34′、前記磁気トンネル接合構造体47及び前記上部電極48′は、前記半導体基板10の表面に平行な方向に見た場合、実質的に同一の大きさを有するように形成することができる。
前記磁気抵抗体49は前記デジットライン28と直交する長さLMを有するように形成されて、図7に示されたように前記デジットライン28及び前記下部電極コンタクトプラグ32と重畳するように形成される。その結果、前記下部電極コンタクトプラグ32は前記磁気トンネル接合構造体47の長さ方向の一端部と重畳するように前記下部電極34′と物理的に接続される。
その後、前記磁気抵抗体49を有する基板上に第3層間絶縁膜50を形成する。前記第3層間絶縁膜50をパターニングして前記上部電極48′を露出させるビットラインコンタクトホール52を形成する。前記ビットラインコンタクトホール52を有する基板上にアルミニウム膜のような導電膜を形成し、前記導電膜をパターニングして前記ビットラインコンタクトホール52を介して前記上部電極48′に電気的に接続されるビットライン54を形成する。前記ビットライン54は前記デジットライン28の上部を横切るように形成することができる。
(実施例)
以下に、デジットラインの位置または幅による磁気トンネル接合構造体のスイッチング特性を説明する。
以下に、デジットラインの位置または幅による磁気トンネル接合構造体のスイッチング特性を説明する。
図8は、デジットラインの位置による磁気トンネル接合構造体のスイッチング特性を現わすエステロイド曲線(asteroid curves)を示すグラフである。図8において、横軸はハード磁界を生成させるためのハード軸電流(hard axis current;ISH)を示していて、縦軸はイージ磁界を生成させるためのイージ軸電流(easy axis current;ISE)を示している。
図8の測定結果を示す磁気トンネル接合構造体は、平面図から見た場合、0.8μmの長さ及び0.4μmの幅を有する長方形の形状を有するように製作された。また、前記磁気トンネル接合構造体は順に積層されたピニング層パターン、固定層パターン、トンネリング絶縁膜パターン及び自由層パターンを有するように製作された。この場合、前記ピニング層パターンはPtMn層として形成されて、前記トンネリング絶縁膜パターンはアルミニウム酸化層として形成された。また、前記固定層パターンはCoFe層、Ru層及びCoFe層を順に積層させて合成反強磁性層として形成していて、前記自由層パターンはCoFeB層として形成された。デジットラインは前記磁気トンネル接合構造体の下部に前記磁気トンネル接合構造体の長さ方向を横切る方向として形成された。この場合、前記デジットラインは前記磁気トンネル接合構造体から約1000Åの垂直間隔を有するように形成されていて、前記デジットライン及び前記磁気トンネル接合構造体はシリコン酸化膜によって相互絶縁された。前記デジットラインはアルミニウムを用いて1μmの幅と0.6μmの厚さを有するように形成された。図8の測定結果はデジットラインを磁気トンネル接合構造体の一側の長さ方向にそれぞれ0.1μm、0.2μm、0.3μm及び0.4μm水平シフトさせた場合の前記磁気トンネル接合構造体のエステロイド曲線である。この場合、前記シフト間隔は前記デジットラインの幅の中心と前記磁気トンネル接合構造体の長さ中心との間の間隔である。
図8を参照すると、デジットラインがシフトされることによる最小イージ軸電流(minimum easy axis current)はシフト間隔がそれぞれ0.1μm、0.2μm、0.3μm、及び0.4μmの場合にそれぞれ17.5mA、17.4mA、16.3mA、及び15.3mAとして測定された。前記最小イージ軸電流は前記ハード軸電流の適用なしに磁気トンネル接合構造体のスイッチングに要求されるイージ軸電流を意味し、図8のグラフから見た場合、縦軸とそれぞれのエステロイド曲線が交わる二つの点の平均値として示された。すなわち、前記シフト間隔が増加する場合、磁気トンネル接合構造体のスイッチング電流はむしろ減少していて、書込みマージンが減少する現象も現われなかった。このような結果は、前記デジットラインが前記磁気トンネル接合構造体の中心部と重畳されなく、一側にシフトされる場合にも前記磁気トンネル接合構造体のスイッチング特性が悪くならず、むしろ改善することを示した。
図9は、デジットラインの幅による磁気トンネル接合構造体のスイチング特性を現わしたエステロイド曲線(asteroid curves)を示すグラフである。図9において、横軸はハード磁界を生成させるためのハード軸電流(hard axis current;ISH)を示していて、縦軸はイージ磁界を生成させるためのイージ軸電流(easy axis current;ISE)を示している。
図9の測定結果を示す磁気トンネル接合構造体は、図8で説明したようにして形成された。デジットラインは前記磁気トンネル接合構造体の下部に前記磁気トンネル接合構造体の長さ方向を横切る方向に形成された。この場合、前記デジットラインは前記磁気トンネル接合構造体から約1000Åの垂直間隔を有するように形成されていて、前記デジットライン及び前記磁気トンネル接合構造体はシリコン酸化膜によって相互絶縁された。前記デジットラインはアルミニウムを用いて0.6μmの厚さを有するように形成された。図9の測定結果はデジットラインがそれぞれ1μm、0.8μm、0.6μm、0.4μm及び0.3μmの幅を有するように形成された場合の磁気トンネル接合構造体のエステロイド曲線である。それぞれの場合に、前記デジットラインは前記磁気トンネル接合構造体の長さ方向の中心部を横切るように形成された。
図9を参照すると、デジットラインの幅が1μm、0.8μm、0.6μm、0.4μm及び0.3μmで減少する場合に最小イージ軸電流はそれぞれ20mA、20mA、12.8mA、17.5mA及び15.3mAとして測定された。前記最小イージ軸電流は前記ハード軸電流の適用なしに磁気トンネル接合構造体のスイッチングに要求されるイージ軸電流を意味しており、図9のグラフでは縦軸とそれぞれのエステロイド曲線が交わる二つの点の平均値で現わした。デジットラインの幅が減少する場合にも磁気トンネル接合構造体のスイッチング電流は全般的に減少する傾向を示した。
図8及び図9の結果は、本発明の実施例で説明されたように、前記デジットライン28が前記磁気トンネル接合構造体47の長さLMより小さい数値の幅WDを有し、前記磁気トンネル接合構造体47の一側の下部を横切るように配置される場合にも前記磁気トンネル接合構造体47のスイチング特性が悪くならず、むしろ改善されることを示した。また、前記デジットライン28が上述したように前記磁気トンネル接合構造体47の一側の下部を横切るように配置されることによって、前記下部電極コンタクトプラグ32も、前記磁気トンネル接合構造体47の長さ方向の端部と重畳するように配置することができる。その結果、従来のように下部電極を延長させる必要がなくなって磁気ラム素子のセル断面積が減少される。
1、10 半導体基板
3、34′ 下部電極
5、47 磁気トンネル接合構造体
7、48′ 上部電極
9、28 デジットライン
11、54 ビットライン
12 素子分離膜
12a 活性領域
13 下部電極コンタクトプラグ
14 ゲート絶縁膜
16 ゲート電極
18d ドレイン領域
18s ソース領域
22s ソースコンタクトプラグ
22d ドレインコンタクトプラグ
24d ドレインパッド
24s 共通ソースライン
26 第1上部層間絶縁膜
30 第2上部層間絶縁膜
32 電極コンタクトプラグ
34 下部電極膜
36 シード層
36′ シード層パターン
38 ピニング層
38′ ピニング層パターン
40 固定層
40′ 固定層パターン
42 トンネリング絶縁膜
42′ トンネリング絶縁層パターン
44 自由層
44′ 自由層パターン
46 キャッピング層
46′ キャッピング層パターン
49 磁気抵抗体
50 第3層間絶縁膜
52 ビットラインコンタクトホール
100 層間絶縁膜
3、34′ 下部電極
5、47 磁気トンネル接合構造体
7、48′ 上部電極
9、28 デジットライン
11、54 ビットライン
12 素子分離膜
12a 活性領域
13 下部電極コンタクトプラグ
14 ゲート絶縁膜
16 ゲート電極
18d ドレイン領域
18s ソース領域
22s ソースコンタクトプラグ
22d ドレインコンタクトプラグ
24d ドレインパッド
24s 共通ソースライン
26 第1上部層間絶縁膜
30 第2上部層間絶縁膜
32 電極コンタクトプラグ
34 下部電極膜
36 シード層
36′ シード層パターン
38 ピニング層
38′ ピニング層パターン
40 固定層
40′ 固定層パターン
42 トンネリング絶縁膜
42′ トンネリング絶縁層パターン
44 自由層
44′ 自由層パターン
46 キャッピング層
46′ キャッピング層パターン
49 磁気抵抗体
50 第3層間絶縁膜
52 ビットラインコンタクトホール
100 層間絶縁膜
Claims (28)
- 半導体基板と、
前記半導体基板上に配置された磁気トンネル接合構造体と、
前記磁気トンネル接合構造体と前記半導体基板との間に配置されて、前記磁気トンネル接合構造体と前記半導体基板とを電気的に接続する下部電極コンタクトプラグと、
前記磁気トンネル接合構造体に隣接するように配置されたデジットラインと、
を含むことを特徴とする磁気ラム素子。 - 前記デジットラインは、前記磁気トンネル接合構造体と前記半導体基板との間であって前記下部電極コンタクトプラグから離隔されるように配置されることを特徴とする請求項1に記載の磁気ラム素子。
- 前記磁気トンネル接合構造体と前記下部電極コンタクトプラグとの間に電気的に接続されたシード層パターンをさらに含むことを特徴とする請求項1に記載の磁気ラム素子。
- 前記磁気トンネル接合構造体は、前記半導体基板の表面に平行であり、横長方向の幅、及び前記幅より大きく前記半導体基板の表面に平行な長さ方向の長さを有し、
前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体の前記長さ方向の一端と前記半導体基板との間に配置されることを特徴とする請求項1に記載の磁気ラム素子。 - 前記デジットラインは、前記磁気トンネル接合構造体の前記長さ方向と直交する方向に配置されており、前記磁気トンネル接合構造体の前記長さよりも小さな幅を有することを特徴とする請求項4に記載の磁気ラム素子。
- 前記デジットラインは、前記磁気トンネル接合構造体の前記長さ方向から見た場合、前記磁気トンネル接合構造体と偏心となるように配置されることを特徴とする請求項5に記載の磁気ラム素子。
- 前記デジットラインは、前記磁気トンネル接合構造体と前記半導体基板との間に配置されることを特徴とする請求項6に記載の磁気ラム素子。
- 前記磁気トンネル接合構造体は、ピニング層パターン、固定層パターン、トンネリング絶縁膜パターン及び自由層パターンを備えることを特徴とする請求項1に記載の磁気ラム素子。
- 前記磁気トンネル接合構造体は強磁性層を備えており、前記下部電極コンタクトプラグは前記半導体基板と前記強磁性層との間に配置されることを特徴とする請求項1に記載の磁気ラム素子。
- 前記磁気トンネル接合構造体に電気的に接続されたビットラインをさらに含み、前記磁気トンネル接合構造体は前記ビットラインと前記半導体基板との間に配置されることを特徴とする請求項1に記載の磁気ラム素子。
- 前記半導体基板上に配置されたアクセストランジスタをさらに含み、前記下部電極コンタクトプラグは前記アクセストランジスタのソース/ドレイン領域に電気的に接続されることを特徴とする請求項10に記載の磁気ラム素子。
- 前記磁気トンネル接合構造体と前記下部電極コンタクトプラグとの間に介在された下部電極と、
前記磁気トンネル接合構造体と前記ビットラインとの間に介在された上部電極と、をさらに含み、
前記下部電極はチタン(Ti)またはタンタル(Ta)を備え、前記上部電極はチタン(Ti)またはタンタル(Ta)を備えることを特徴とする請求項10に記載の磁気ラム素子。 - 前記下部電極及び前記磁気トンネル接合構造体は、前記半導体基板の表面に平行な方向から見た場合、実質的に同一の大きさを有することを特徴とする請求項12に記載の磁気ラム素子。
- 半導体基板上にデジットラインを形成する段階と、
前記半導体基板上に下部電極コンタクトプラグを形成する段階と、
前記半導体基板上に磁気トンネル接合構造体を形成する段階と、を含み、
前記下部電極コンタクトプラグは前記磁気トンネル接合構造体と前記半導体基板との間を電気的に接続し、前記下部電極コンタクトプラグは前記磁気トンネル接合構造体と前記半導体基板との間に形成され、前記デジットラインは前記磁気トンネル接合構造体に隣接するように形成されることを特徴とする磁気ラム素子の製造方法。 - 前記デジットラインは、前記磁気トンネル接合構造体と前記半導体基板との間であって前記下部電極コンタクトプラグから離隔されるように形成することを特徴とする請求項14に記載の磁気ラム素子の製造方法。
- 前記磁気トンネル接合構造体と前記下部電極コンタクトプラグとの間に電気的に接続されたシード層パターンを形成することをさらに含むことを特徴とする請求項14に記載の磁気ラム素子の製造方法。
- 前記磁気トンネル接合構造体は、前記半導体基板の表面に平行であり、横方向の幅、及び前記幅より大きく前記半導体基板の表面に平行な長さ方向の長さを有するように形成し、前記下部電極コンタクトプラグは前記磁気トンネル接合構造体の前記長さ方向の一端と前記半導体基板との間に形成することを特徴とする請求項14に記載の磁気ラム素子の製造方法。
- 前記デジットラインは、前記磁気トンネル接合構造体の前記長さ方向と直交する方向に形成し、前記磁気トンネル接合構造体の前記長さよりも小さな幅を有するように形成することを特徴とする請求項17に記載の磁気ラム素子の製造方法。
- 前記デジットラインは、前記磁気トンネル接合構造体の前記長さ方向から見た場合、前記磁気トンネル接合構造体と偏心となるように形成することを特徴とする請求項18に記載の磁気ラム素子の製造方法。
- 前記デジットラインは、前記磁気トンネル接合構造体と前記半導体基板との間に形成することを特徴とする請求項19に記載の磁気ラム素子の製造方法。
- 前記磁気トンネル接合構造体を形成する段階は、
ピニング層パターンを形成する段階と、
固定層パターンを形成する段階と、
トンネリング絶縁膜パターンを形成する段階と、
自由層パターンを形成する段階と、
を含むことを特徴とする請求項14に記載の磁気ラム素子の製造方法。 - 前記磁気トンネル接合構造体を形成する段階は、強磁性層を形成することを含み、前記下部電極コンタクトプラグは前記半導体基板と前記強磁性層との間に形成されることを特徴とする請求項14に記載の磁気ラム素子の製造方法。
- 前記磁気トンネル接合構造体に電気的に接続されたビットラインを形成することをさらに含み、前記磁気トンネル接合構造体は前記ビットラインと前記半導体基板との間に形成されることを特徴とする請求項14に記載の磁気ラム素子の製造方法。
- 前記半導体基板上にアクセストランジスタを形成することをさらに含み、前記下部電極コンタクトプラグは前記アクセストランジスタのソース/ドレイン領域に電気的に接続されることを特徴とする請求項23に記載の磁気ラム素子の製造方法。
- 前記磁気トンネル接合構造体と前記下部電極コンタクトプラグとの間に下部電極を形成する段階と、
前記磁気トンネル接合構造体と前記ビットラインとの間に上部電極を形成する段階と、をさらに含み、
前記下部電極はチタン(Ti)またはタンタル(Ta)を備えるように形成し、前記上部電極はチタン(Ti)またはタンタル(Ta)を備えるように形成することを特徴とする請求項23に記載の磁気ラム素子の製造方法。 - 前記下部電極及び前記磁気トンネル接合構造体は、前記半導体基板の表面に平行な方向から見た場合、実質的に同一の大きさを有するように形成することを特徴とする請求項25に記載の磁気ラム素子の製造方法。
- 前記下部電極及び前記磁気トンネル接合構造体を形成する段階は、一つのフォトマスクを用いてパターニングすることを特徴とする請求項25に記載の磁気ラム素子の製造方法。
- 半導体基板と、
前記半導体基板上に配置されて、前記半導体基板の表面に平行して、長さ方向からの長さを有する磁気トンネル接合構造体と、
前記磁気トンネル接合構造体と前記半導体基板との間に配置されて、前記磁気トンネル接合構造体と前記半導体基板とを電気的に接続する下部電極コンタクトプラグと、
前記磁気トンネル接合構造体に隣接するように配置されたデジットラインと、を含み、
前記デジットラインは前記磁気トンネル接合構造体の前記縦方向と直交する方向に配置されて、前記デジットラインは前記磁気トンネル接合構造体の前記縦方向から見た場合、前記磁気トンネル接合構造体と偏心となるように配置されることを特徴とする磁気ラム素子。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040062635A KR100615600B1 (ko) | 2004-08-09 | 2004-08-09 | 고집적 자기램 소자 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006054458A true JP2006054458A (ja) | 2006-02-23 |
Family
ID=36688981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005229876A Withdrawn JP2006054458A (ja) | 2004-08-09 | 2005-08-08 | 磁気トンネル接合構造体と基板との間にコンタクトプラグを有する磁気ラム素子及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (3) | US20060027846A1 (ja) |
JP (1) | JP2006054458A (ja) |
KR (1) | KR100615600B1 (ja) |
CN (1) | CN1755832A (ja) |
TW (1) | TWI268626B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091537A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
JP2011519164A (ja) * | 2008-04-21 | 2011-06-30 | クゥアルコム・インコーポレイテッド | 単一のマスクを使用して磁気トンネル接合を形成する方法 |
US8435830B2 (en) | 2009-03-18 | 2013-05-07 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6952364B2 (en) * | 2003-03-03 | 2005-10-04 | Samsung Electronics Co., Ltd. | Magnetic tunnel junction structures and methods of fabrication |
KR100615600B1 (ko) * | 2004-08-09 | 2006-08-25 | 삼성전자주식회사 | 고집적 자기램 소자 및 그 제조방법 |
KR100885184B1 (ko) | 2007-01-30 | 2009-02-23 | 삼성전자주식회사 | 전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항특성을 갖는 메모리 장치 및 그 동작 방법 |
US8125040B2 (en) * | 2008-04-18 | 2012-02-28 | Qualcomm Incorporated | Two mask MTJ integration for STT MRAM |
KR101623882B1 (ko) * | 2009-04-29 | 2016-05-25 | 삼성전자주식회사 | 자기 메모리 소자 |
JP2011166015A (ja) * | 2010-02-12 | 2011-08-25 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
US8901529B2 (en) | 2013-03-15 | 2014-12-02 | International Business Machines Corporation | Memory array with self-aligned epitaxially grown memory elements and annular FET |
US9721634B2 (en) * | 2015-04-27 | 2017-08-01 | Qualcomm Incorporated | Decoupling of source line layout from access transistor contact placement in a magnetic tunnel junction (MTJ) memory bit cell to facilitate reduced contact resistance |
US11348970B2 (en) * | 2018-04-23 | 2022-05-31 | Intel Corporation | Spin orbit torque (SOT) memory device with self-aligned contacts and their methods of fabrication |
CN112234077B (zh) * | 2019-07-15 | 2024-03-22 | 联华电子股份有限公司 | 磁性存储单元及其制作方法 |
US11121174B2 (en) | 2019-11-21 | 2021-09-14 | International Business Machines Corporation | MRAM integration into the MOL for fast 1T1M cells |
Family Cites Families (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5650958A (en) * | 1996-03-18 | 1997-07-22 | International Business Machines Corporation | Magnetic tunnel junctions with controlled magnetic response |
DE19733391C2 (de) * | 1997-08-01 | 2001-08-16 | Siemens Ag | Strukturierungsverfahren |
JPH11134620A (ja) * | 1997-10-30 | 1999-05-21 | Nec Corp | 強磁性トンネル接合素子センサ及びその製造方法 |
KR100292819B1 (ko) * | 1998-07-07 | 2001-09-17 | 윤종용 | 커패시터및그의제조방법 |
US6130814A (en) * | 1998-07-28 | 2000-10-10 | International Business Machines Corporation | Current-induced magnetic switching device and memory including the same |
JP2000215415A (ja) * | 1999-01-26 | 2000-08-04 | Nec Corp | 磁気抵抗効果素子 |
US6208492B1 (en) * | 1999-05-13 | 2001-03-27 | International Business Machines Corporation | Seed layer structure for spin valve sensor |
US6165803A (en) * | 1999-05-17 | 2000-12-26 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
US6399521B1 (en) * | 1999-05-21 | 2002-06-04 | Sharp Laboratories Of America, Inc. | Composite iridium barrier structure with oxidized refractory metal companion barrier and method for same |
US6420740B1 (en) * | 1999-05-24 | 2002-07-16 | Sharp Laboratories Of America, Inc. | Lead germanate ferroelectric structure with multi-layered electrode |
US6163477A (en) * | 1999-08-06 | 2000-12-19 | Hewlett Packard Company | MRAM device using magnetic field bias to improve reproducibility of memory cell switching |
JP2001237392A (ja) * | 1999-12-30 | 2001-08-31 | Applied Materials Inc | 強誘電体キャパシタ用イリジウム電極及び酸化イリジウム電極 |
US20030072109A1 (en) * | 2000-02-28 | 2003-04-17 | Manish Sharma | Magnetoresistive element including smooth spacer interface |
JP3593652B2 (ja) * | 2000-03-03 | 2004-11-24 | 富士通株式会社 | 磁気ランダムアクセスメモリ装置 |
US20020114113A1 (en) * | 2000-04-03 | 2002-08-22 | Lederman Marcos M. | Spin valve magnetoresistive sensor for high temperature environment using iridium managnese |
US6331944B1 (en) * | 2000-04-13 | 2001-12-18 | International Business Machines Corporation | Magnetic random access memory using a series tunnel element select mechanism |
US6487110B2 (en) * | 2000-09-27 | 2002-11-26 | Canon Kabushiki Kaisha | Nonvolatile solid-state memory device using magnetoresistive effect and recording and reproducing method of the same |
US6937446B2 (en) * | 2000-10-20 | 2005-08-30 | Kabushiki Kaisha Toshiba | Magnetoresistance effect element, magnetic head and magnetic recording and/or reproducing system |
US6724674B2 (en) * | 2000-11-08 | 2004-04-20 | International Business Machines Corporation | Memory storage device with heating element |
US6385082B1 (en) * | 2000-11-08 | 2002-05-07 | International Business Machines Corp. | Thermally-assisted magnetic random access memory (MRAM) |
FR2817999B1 (fr) * | 2000-12-07 | 2003-01-10 | Commissariat Energie Atomique | Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif |
US6603678B2 (en) * | 2001-01-11 | 2003-08-05 | Hewlett-Packard Development Company, L.P. | Thermally-assisted switching of magnetic memory elements |
JP2002208682A (ja) * | 2001-01-12 | 2002-07-26 | Hitachi Ltd | 磁気半導体記憶装置及びその製造方法 |
US6730949B2 (en) * | 2001-03-22 | 2004-05-04 | Kabushiki Kaisha Toshiba | Magnetoresistance effect device |
US6590803B2 (en) * | 2001-03-27 | 2003-07-08 | Kabushiki Kaisha Toshiba | Magnetic memory device |
JP3892736B2 (ja) * | 2001-03-29 | 2007-03-14 | 株式会社東芝 | 半導体記憶装置 |
JP2002299584A (ja) * | 2001-04-03 | 2002-10-11 | Mitsubishi Electric Corp | 磁気ランダムアクセスメモリ装置および半導体装置 |
JP2002334972A (ja) * | 2001-05-10 | 2002-11-22 | Sony Corp | 磁気メモリ装置 |
JP2003007982A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 磁気記憶装置及び磁気記憶装置の設計方法 |
US6385083B1 (en) * | 2001-08-01 | 2002-05-07 | Hewlett-Packard Company | MRAM device including offset conductors |
US6430085B1 (en) * | 2001-08-27 | 2002-08-06 | Motorola, Inc. | Magnetic random access memory having digit lines and bit lines with shape and induced anisotropy ferromagnetic cladding layer and method of manufacture |
US6545906B1 (en) * | 2001-10-16 | 2003-04-08 | Motorola, Inc. | Method of writing to scalable magnetoresistance random access memory element |
US6720597B2 (en) * | 2001-11-13 | 2004-04-13 | Motorola, Inc. | Cladding of a conductive interconnect for programming a MRAM device using multiple magnetic layers |
JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
US6548849B1 (en) * | 2002-01-31 | 2003-04-15 | Sharp Laboratories Of America, Inc. | Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same |
US6927072B2 (en) * | 2002-03-08 | 2005-08-09 | Freescale Semiconductor, Inc. | Method of applying cladding material on conductive lines of MRAM devices |
US6756237B2 (en) * | 2002-03-25 | 2004-06-29 | Brown University Research Foundation | Reduction of noise, and optimization of magnetic field sensitivity and electrical properties in magnetic tunnel junction devices |
US6791865B2 (en) * | 2002-09-03 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Memory device capable of calibration and calibration methods therefor |
US6744651B2 (en) * | 2002-09-20 | 2004-06-01 | Taiwan Semiconductor Manufacturing Company | Local thermal enhancement of magnetic memory cell during programming |
JP3866641B2 (ja) * | 2002-09-24 | 2007-01-10 | 株式会社東芝 | 磁気記憶装置およびその製造方法 |
KR100493161B1 (ko) * | 2002-11-07 | 2005-06-02 | 삼성전자주식회사 | Mram과 그 제조 및 구동방법 |
JP2004164766A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | 不揮発性記憶装置 |
US6771534B2 (en) * | 2002-11-15 | 2004-08-03 | International Business Machines Corporation | Thermally-assisted magnetic writing using an oxide layer and current-induced heating |
US7105361B2 (en) * | 2003-01-06 | 2006-09-12 | Applied Materials, Inc. | Method of etching a magnetic material |
US6703654B1 (en) * | 2003-02-20 | 2004-03-09 | Headway Technologies, Inc. | Bottom electrode for making a magnetic tunneling junction (MTJ) |
US6952364B2 (en) * | 2003-03-03 | 2005-10-04 | Samsung Electronics Co., Ltd. | Magnetic tunnel junction structures and methods of fabrication |
KR100615600B1 (ko) * | 2004-08-09 | 2006-08-25 | 삼성전자주식회사 | 고집적 자기램 소자 및 그 제조방법 |
KR100568512B1 (ko) * | 2003-09-29 | 2006-04-07 | 삼성전자주식회사 | 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들 |
JP4247085B2 (ja) * | 2003-09-29 | 2009-04-02 | 株式会社東芝 | 磁気記憶装置およびその製造方法 |
-
2004
- 2004-08-09 KR KR1020040062635A patent/KR100615600B1/ko not_active IP Right Cessation
-
2005
- 2005-06-03 US US11/145,478 patent/US20060027846A1/en not_active Abandoned
- 2005-07-28 TW TW094125603A patent/TWI268626B/zh active
- 2005-08-08 JP JP2005229876A patent/JP2006054458A/ja not_active Withdrawn
- 2005-08-09 CN CNA2005100911814A patent/CN1755832A/zh active Pending
-
2007
- 2007-05-10 US US11/746,810 patent/US20070206411A1/en not_active Abandoned
- 2007-06-13 US US11/762,319 patent/US20070230242A1/en not_active Abandoned
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091537A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
JP4560025B2 (ja) * | 2006-09-29 | 2010-10-13 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその製造方法 |
JP2011519164A (ja) * | 2008-04-21 | 2011-06-30 | クゥアルコム・インコーポレイテッド | 単一のマスクを使用して磁気トンネル接合を形成する方法 |
US9159910B2 (en) | 2008-04-21 | 2015-10-13 | Qualcomm Incorporated | One-mask MTJ integration for STT MRAM |
US8435830B2 (en) | 2009-03-18 | 2013-05-07 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
US8785901B2 (en) | 2009-03-18 | 2014-07-22 | Samsung Electronics Co., Ltd. | Semiconductor devices having metal oxide patterns |
Also Published As
Publication number | Publication date |
---|---|
TWI268626B (en) | 2006-12-11 |
TW200618318A (en) | 2006-06-01 |
US20070206411A1 (en) | 2007-09-06 |
US20070230242A1 (en) | 2007-10-04 |
KR100615600B1 (ko) | 2006-08-25 |
CN1755832A (zh) | 2006-04-05 |
US20060027846A1 (en) | 2006-02-09 |
KR20060013996A (ko) | 2006-02-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080807 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20091002 |