JP2001237392A - 強誘電体キャパシタ用イリジウム電極及び酸化イリジウム電極 - Google Patents
強誘電体キャパシタ用イリジウム電極及び酸化イリジウム電極Info
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Abstract
(57)【要約】
【課題】 イリジウム、酸化イリジウム又はこれらの組
み合わせにより形成された上部電極及び下部電極を有す
るキャパシタ。 【解決手段】 本発明は、イリジウム、酸化イリジウム
又はこれらの組み合わせにより形成された上部電極及び
下部電極を有するキャパシタを提供する。これら電極
は、物理気相堆積を用いて形成されることが望ましい。
前記電極の間に配置される絶縁層は、ＰＺＴやＰＬＺＴ
等の強誘電体セラミクスとすることが可能である。
み合わせにより形成された上部電極及び下部電極を有す
るキャパシタ。 【解決手段】 本発明は、イリジウム、酸化イリジウム
又はこれらの組み合わせにより形成された上部電極及び
下部電極を有するキャパシタを提供する。これら電極
は、物理気相堆積を用いて形成されることが望ましい。
前記電極の間に配置される絶縁層は、ＰＺＴやＰＬＺＴ
等の強誘電体セラミクスとすることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭや不揮発
性ＲＡＭ等の半導体デバイスに関し、また、ジルコン酸
チタン酸鉛（ＰＺＴ: lead zirconate titanate）やラ
ンタンジルコン酸チタン酸鉛（ＰＬＺＴ: kead lanthan
um zirconate titanate）等の強誘電体セラミクスを絶
縁層に使用する圧電デバイス、焦電デバイスや光電デバ
イスに関し、また、これらの製造方法に関する。
性ＲＡＭ等の半導体デバイスに関し、また、ジルコン酸
チタン酸鉛（ＰＺＴ: lead zirconate titanate）やラ
ンタンジルコン酸チタン酸鉛（ＰＬＺＴ: kead lanthan
um zirconate titanate）等の強誘電体セラミクスを絶
縁層に使用する圧電デバイス、焦電デバイスや光電デバ
イスに関し、また、これらの製造方法に関する。
【０００２】
【従来の技術】ＰｂＴｉＯ3、ＰＺＴやＰＬＺＴ等の強
誘電体セラミクスは、圧電デバイス、焦電デバイスや光
電デバイス等に利用されている。これらの応用分野は、
オシレータ、フィルタ、赤外センサ等の分野に広く及ん
でいる。
誘電体セラミクスは、圧電デバイス、焦電デバイスや光
電デバイス等に利用されている。これらの応用分野は、
オシレータ、フィルタ、赤外センサ等の分野に広く及ん
でいる。
【０００３】最近数年間、強磁性セラミクスは、ＤＲＡ
Ｍや不揮発性ＲＡＭのキャパシタンスを形成する誘電材
料として注目されている。このセラミクスは強誘電性を
利用し、一度電圧が印加されると電圧が除去されてもデ
ータが維持できるので、不揮発性半導体メモリに適用で
きる。高い比誘電率を有する強誘電体セラミクスは、小
さい電極領域に高集積度を有するキャパシタにおいても
大量の電荷を蓄積することができるので、高密度の半導
体メモリデバイスのメモリセルへの応用に対するこれら
の材料の可能性は大きい。
Ｍや不揮発性ＲＡＭのキャパシタンスを形成する誘電材
料として注目されている。このセラミクスは強誘電性を
利用し、一度電圧が印加されると電圧が除去されてもデ
ータが維持できるので、不揮発性半導体メモリに適用で
きる。高い比誘電率を有する強誘電体セラミクスは、小
さい電極領域に高集積度を有するキャパシタにおいても
大量の電荷を蓄積することができるので、高密度の半導
体メモリデバイスのメモリセルへの応用に対するこれら
の材料の可能性は大きい。
【０００４】図１は、スタック型キャパシタの誘電体と
して強誘電体セラミクスを使用する従来のＤＲＡＭを示
す。図１において、従来のＤＲＡＭは、シリコン半導体
基板１３１の主表面上の所定の領域に形成される素子分
離のために、素子分離酸化膜１３２を有する。チャネル
ストップ層１３３は、素子分離酸化膜１３２の下に形成
される。素子分離酸化膜１３２により囲まれた領域内
に、ソース／ドレイン領域１３４及び１３５間に所定の
距離を有するソース／ドレイン領域１３４及び１３５が
形成され、その間にチャネル領域１３６を定める。ゲー
ト電極１３８は、その間に形成されたゲート絶縁膜１３
７を有するチャネル領域１３６の上に形成される。絶縁
膜１３９は、ゲート電極１３８の上に形成される。ソー
ス／ドレイン領域１３４に電気的に接続された埋め込み
ビットライン１４０は、絶縁膜１３９の表面に沿って延
びるように形成される。コンタクトホール１４１ａを有
する層間絶縁膜１４１は、ソース／ドレイン領域１３５
の上に形成される。多結晶シリコンの配線層１４２は、
ソース／ドレイン領域１３５に電気的に接触するよう
に、コンタクトホール１４１ａの中に形成される。白金
層１４３は、配線層１４２の上に形成され、層間絶縁膜
１４１を超えて延びている。ＰＺＴのような強誘電体膜
１４４は、白金層１４３の上に形成される。白金で作ら
れている上部電極１４５は、強誘電体膜１４４の上に形
成される。コンタクトホール１４６ａを有する層間絶縁
膜１４６は、キャパシタ上部電極１４５の上に形成され
る。内部接続層１４７は内部層絶縁膜１４６の上に形成
され、キャパシタ上部電極１４５に電気的に接続されて
いる。このような構造において、キャパシタ下部電極
は、配線層１４２及び白金層１４３で形成される。
して強誘電体セラミクスを使用する従来のＤＲＡＭを示
す。図１において、従来のＤＲＡＭは、シリコン半導体
基板１３１の主表面上の所定の領域に形成される素子分
離のために、素子分離酸化膜１３２を有する。チャネル
ストップ層１３３は、素子分離酸化膜１３２の下に形成
される。素子分離酸化膜１３２により囲まれた領域内
に、ソース／ドレイン領域１３４及び１３５間に所定の
距離を有するソース／ドレイン領域１３４及び１３５が
形成され、その間にチャネル領域１３６を定める。ゲー
ト電極１３８は、その間に形成されたゲート絶縁膜１３
７を有するチャネル領域１３６の上に形成される。絶縁
膜１３９は、ゲート電極１３８の上に形成される。ソー
ス／ドレイン領域１３４に電気的に接続された埋め込み
ビットライン１４０は、絶縁膜１３９の表面に沿って延
びるように形成される。コンタクトホール１４１ａを有
する層間絶縁膜１４１は、ソース／ドレイン領域１３５
の上に形成される。多結晶シリコンの配線層１４２は、
ソース／ドレイン領域１３５に電気的に接触するよう
に、コンタクトホール１４１ａの中に形成される。白金
層１４３は、配線層１４２の上に形成され、層間絶縁膜
１４１を超えて延びている。ＰＺＴのような強誘電体膜
１４４は、白金層１４３の上に形成される。白金で作ら
れている上部電極１４５は、強誘電体膜１４４の上に形
成される。コンタクトホール１４６ａを有する層間絶縁
膜１４６は、キャパシタ上部電極１４５の上に形成され
る。内部接続層１４７は内部層絶縁膜１４６の上に形成
され、キャパシタ上部電極１４５に電気的に接続されて
いる。このような構造において、キャパシタ下部電極
は、配線層１４２及び白金層１４３で形成される。
【０００５】
【発明が解決しようとする課題】キャパシタ素子の電極
材料として白金を使用する場合の問題としては、白金膜
上のＰＺＴの成長が不均一であり、鉛分の多い領域と鉛
分の乏しい領域が分離されることがある。この問題は、
ＳＥＭ及び光学顕微鏡写真の調査で判明する。ＰＺＴ膜
の不均一な成長は、望ましい比誘電率に達しない膜をも
たらす。更に、鉛分の多い領域と鉛分の乏しい領域は、
ＰＺＴ膜の低い比誘電率を更にもたらす。
材料として白金を使用する場合の問題としては、白金膜
上のＰＺＴの成長が不均一であり、鉛分の多い領域と鉛
分の乏しい領域が分離されることがある。この問題は、
ＳＥＭ及び光学顕微鏡写真の調査で判明する。ＰＺＴ膜
の不均一な成長は、望ましい比誘電率に達しない膜をも
たらす。更に、鉛分の多い領域と鉛分の乏しい領域は、
ＰＺＴ膜の低い比誘電率を更にもたらす。
【０００６】従って、ペロブスカイトＰＺＴの均一な堆
積と約１０００オングストロームの粒径の堆積を促進す
るような電極材料を利用し、ＰＺＴを用いてキャパシタ
を形成する方法が必要である。
積と約１０００オングストロームの粒径の堆積を促進す
るような電極材料を利用し、ＰＺＴを用いてキャパシタ
を形成する方法が必要である。
【０００７】
【課題を解決するための手段】本発明は概して、物理気
相堆積を用いたイリジウム電極及び酸化イリジウム電極
の堆積に関する。一つの態様においては、イリジウム又
は酸化イリジウムが、パルス直流電源を有するＰＶＤチ
ャンバを用いて堆積される。ＰＺＴやＰＬＺＴ等の強誘
電体セラミクス層が、イリジウム又は酸化イリジウムで
作られる下部電極の上に堆積される。次いで、イリジウ
ム又は酸化イリジウムの上部電極が、強誘電体セラミク
スの上に堆積される。
相堆積を用いたイリジウム電極及び酸化イリジウム電極
の堆積に関する。一つの態様においては、イリジウム又
は酸化イリジウムが、パルス直流電源を有するＰＶＤチ
ャンバを用いて堆積される。ＰＺＴやＰＬＺＴ等の強誘
電体セラミクス層が、イリジウム又は酸化イリジウムで
作られる下部電極の上に堆積される。次いで、イリジウ
ム又は酸化イリジウムの上部電極が、強誘電体セラミク
スの上に堆積される。
【０００８】
【発明の実施の形態】本発明について述べた特徴、利点
及び目的が達成され、詳細に理解されるように、添付図
面に示す本発明の実施形態を参照して、以上に簡潔に要
約した本発明を更に詳細に説明する。
及び目的が達成され、詳細に理解されるように、添付図
面に示す本発明の実施形態を参照して、以上に簡潔に要
約した本発明を更に詳細に説明する。
【０００９】しかし添付図面は本発明の代表的な実施形
態を示すのみであり、本発明は他の同等に効率的な実施
形態を可能にすることができるので、したがって、添付
図面は本発明の範囲を制限するものではないと考えられ
ることに注意すべきである。
態を示すのみであり、本発明は他の同等に効率的な実施
形態を可能にすることができるので、したがって、添付
図面は本発明の範囲を制限するものではないと考えられ
ることに注意すべきである。
【００１０】図２は、イリジウム又は酸化イリジウムを
基板上に堆積してキャパシタの電極を形成するために用
いられる代表的なチャンバ２００の断面図である。チャ
ンバは概して、エンクロージャ２０６を画定するチャン
バボディ２０２とリッド２０４を有している。スパッタ
材料（例えばイリジウム）のターゲット２０８が、リッ
ド２０４の下部表面の上に配置されている。基板支持部
材２１０がチャンバ内に配置され、その一部がチャンバ
を貫いて延びている。基板支持部材は、処理のために基
板を位置決めするため、チャンバ内で基板支持部材を垂
直方向に運動させるためのアクチュエーター（図示せ
ず）に接続されている。チャンバの下部の部分を堆積材
料から保護するため、上部シールド及び下部シールド２
１４Ａ〜Ｂがチャンバ内に配置されている。加えて、上
部シールド及び下部シールドは、クリーニングやその他
の維持の手順の間に容易に取り外せる面を与えるのであ
る。基板支持部材が下降した位置にあるときは、環状の
クランプリング２１６がチャンバ内の下部シールドの上
に支持されている。基板支持部材が処理位置に上げられ
ると、基板を基板支持部材の上に保持するために、クラ
ンプリングは基板の上部表面上に静止する。支持部材
は、基板を高温（たとえば、６００℃まで）に加熱する
ために、支持部材の中に配置された抵抗加熱素子２１５
を有することが望ましい。チャンバ内の超高真空の実現
を可能にするため、クライオポンプ及びターボポンプ２
１８が、チャンバに接続されている。パルス直流電源２
２０は、支持部材の上部表面とターゲットの下部表面の
間にプラズマの発生を容易にするために、ターゲットに
接続されている。通常、容量結合を介してプラズマの生
成を可能にするために、チャンバボディ及び支持部材は
地電位に維持されている。均一なスパッター率とターゲ
ット表面の上の侵食パターンをもたらすために、回転磁
石２２２をターゲットの裏面に設けることができる。
基板上に堆積してキャパシタの電極を形成するために用
いられる代表的なチャンバ２００の断面図である。チャ
ンバは概して、エンクロージャ２０６を画定するチャン
バボディ２０２とリッド２０４を有している。スパッタ
材料（例えばイリジウム）のターゲット２０８が、リッ
ド２０４の下部表面の上に配置されている。基板支持部
材２１０がチャンバ内に配置され、その一部がチャンバ
を貫いて延びている。基板支持部材は、処理のために基
板を位置決めするため、チャンバ内で基板支持部材を垂
直方向に運動させるためのアクチュエーター（図示せ
ず）に接続されている。チャンバの下部の部分を堆積材
料から保護するため、上部シールド及び下部シールド２
１４Ａ〜Ｂがチャンバ内に配置されている。加えて、上
部シールド及び下部シールドは、クリーニングやその他
の維持の手順の間に容易に取り外せる面を与えるのであ
る。基板支持部材が下降した位置にあるときは、環状の
クランプリング２１６がチャンバ内の下部シールドの上
に支持されている。基板支持部材が処理位置に上げられ
ると、基板を基板支持部材の上に保持するために、クラ
ンプリングは基板の上部表面上に静止する。支持部材
は、基板を高温（たとえば、６００℃まで）に加熱する
ために、支持部材の中に配置された抵抗加熱素子２１５
を有することが望ましい。チャンバ内の超高真空の実現
を可能にするため、クライオポンプ及びターボポンプ２
１８が、チャンバに接続されている。パルス直流電源２
２０は、支持部材の上部表面とターゲットの下部表面の
間にプラズマの発生を容易にするために、ターゲットに
接続されている。通常、容量結合を介してプラズマの生
成を可能にするために、チャンバボディ及び支持部材は
地電位に維持されている。均一なスパッター率とターゲ
ット表面の上の侵食パターンをもたらすために、回転磁
石２２２をターゲットの裏面に設けることができる。
【００１１】２００ｍｍ基板の上にイリジウム電極を堆
積するためにチャンバ内で使用される代表的な堆積手順
を、表１に示す。一般的には、チャンバ内の圧力は、４
０〜６１ｓｃｃｍのアルゴン流量において約３〜５ミリ
トールに維持される。ヒータへのアルゴンの流れは、約
１５ｓｃｃｍに定められている。ヒーター温度は、堆積
の間、約４００℃〜５５０℃に維持される。ヒータは、
ターゲットの下面から約５６〜７２ミリメートルの間隔
を置いて配置されている。１０００オングストロームを
堆積するために、約５００〜２０００ワットの直流電力
がターゲットに印加され、堆積は約４９秒間行われる。
実施例においては、電極の下の材料の膜応力に一致する
ように電力を選択する場合がある。
積するためにチャンバ内で使用される代表的な堆積手順
を、表１に示す。一般的には、チャンバ内の圧力は、４
０〜６１ｓｃｃｍのアルゴン流量において約３〜５ミリ
トールに維持される。ヒータへのアルゴンの流れは、約
１５ｓｃｃｍに定められている。ヒーター温度は、堆積
の間、約４００℃〜５５０℃に維持される。ヒータは、
ターゲットの下面から約５６〜７２ミリメートルの間隔
を置いて配置されている。１０００オングストロームを
堆積するために、約５００〜２０００ワットの直流電力
がターゲットに印加され、堆積は約４９秒間行われる。
実施例においては、電極の下の材料の膜応力に一致する
ように電力を選択する場合がある。
【００１２】
【表１】
【００１３】表１に示すプロセスパラメタを使用して堆
積された膜は、表２に示す特性を有する。一般的には、
イリジウム膜の面積抵抗は１．４４オーム／である。面
積抵抗不均一性（ＮＵ）（６ミリメートルの端縁を除
く）は、６．８％、１σである。抵抗率は、１５オーム
センチメートルである。堆積速度は、１２５０オングス
トローム／分であった。膜応力は−１４８ＭＰａであ
る。Ｒｍｓは５．７オングストロームであり、Ｒａは
４．５オングストロームであり、Ｒｍａｘは５９．８オ
ングストロームである。
積された膜は、表２に示す特性を有する。一般的には、
イリジウム膜の面積抵抗は１．４４オーム／である。面
積抵抗不均一性（ＮＵ）（６ミリメートルの端縁を除
く）は、６．８％、１σである。抵抗率は、１５オーム
センチメートルである。堆積速度は、１２５０オングス
トローム／分であった。膜応力は−１４８ＭＰａであ
る。Ｒｍｓは５．７オングストロームであり、Ｒａは
４．５オングストロームであり、Ｒｍａｘは５９．８オ
ングストロームである。
【００１４】
【表２】
【００１５】２００ｍｍ基板の上に酸化イリジウムを堆
積する代表的なプロセスを、表３に詳述する。一般的に
は、チャンバ内の圧力は約５〜１０ミリトールに維持さ
れ、アルゴンが約６５〜１３０ｓｃｃｍの流量でチャン
バに流される。支持部材（ヒータ）へのアルゴンの流れ
は、約１５ｓｃｃｍである。酸素は、チャンバの中への
全ガス流の約３０％から５０％の間に濃度を維持するの
に十分な速度で、チャンバ内へ流される。表３に示す特
定の実施例において、ガス流れは約８７ｓｃｃｍであ
る。支持部材の温度は、約５３０〜５５０℃である。基
板支持部材は、ターゲットから約５６〜７２ミリメート
ルの間隔を置いて配置される。約５００〜３０００ワッ
トの直流電力がターゲットに印加され、１０００オング
ストロームに対する堆積時間は約１３秒である。
積する代表的なプロセスを、表３に詳述する。一般的に
は、チャンバ内の圧力は約５〜１０ミリトールに維持さ
れ、アルゴンが約６５〜１３０ｓｃｃｍの流量でチャン
バに流される。支持部材（ヒータ）へのアルゴンの流れ
は、約１５ｓｃｃｍである。酸素は、チャンバの中への
全ガス流の約３０％から５０％の間に濃度を維持するの
に十分な速度で、チャンバ内へ流される。表３に示す特
定の実施例において、ガス流れは約８７ｓｃｃｍであ
る。支持部材の温度は、約５３０〜５５０℃である。基
板支持部材は、ターゲットから約５６〜７２ミリメート
ルの間隔を置いて配置される。約５００〜３０００ワッ
トの直流電力がターゲットに印加され、１０００オング
ストロームに対する堆積時間は約１３秒である。
【００１６】
【表３】
【００１７】２３００オングストロームの酸化イリジウ
ム膜の膜特性を、表４に詳述する。面積抵抗は、６．３
０オーム／である。面積抵抗は、１０．７７、１σであ
る。抵抗率は、１４５マイクロオームセンチメートルで
ある。堆積速度は、４６００オングストローム／分であ
る。応力は−２２７７ＭＰａである。Ｒｍｓは３４．６
オングストロームであり、Ｒａは２７．１オングストロ
ーム、またＲｍａｘは３５６．０オングストロームであ
る。
ム膜の膜特性を、表４に詳述する。面積抵抗は、６．３
０オーム／である。面積抵抗は、１０．７７、１σであ
る。抵抗率は、１４５マイクロオームセンチメートルで
ある。堆積速度は、４６００オングストローム／分であ
る。応力は−２２７７ＭＰａである。Ｒｍｓは３４．６
オングストロームであり、Ｒａは２７．１オングストロ
ーム、またＲｍａｘは３５６．０オングストロームであ
る。
【００１８】
【表４】
【００１９】本発明によるキャパシタ構造において、１
対の電極はイリジウム又は酸化イリジウムで作られてい
ることが望ましい。キャパシタの主絶縁層は、ペロブス
カイト形式の結晶構造を有するＰＺＴで構成されてい
る。
対の電極はイリジウム又は酸化イリジウムで作られてい
ることが望ましい。キャパシタの主絶縁層は、ペロブス
カイト形式の結晶構造を有するＰＺＴで構成されてい
る。
【００２０】上記のキャパシタ構造を形成するときに、
イリジウム又は酸化イリジウム等の電極と、主絶縁層
と、他方の電極とが、順次堆積される。これら電極は、
スパッタリング等の物理気相堆積により堆積されること
が望ましい。ＰＺＴの主絶縁層は、例えばゾルゲル堆積
等の液相法、ＰＶＤ、ＣＶＤ（例えばＭＯＣＶＤ）等に
より形成することができる。主絶縁層は、例えば約１０
００オングストロームあるいは約２０００オングストロ
ームの厚さに形成してもよく、望ましくは又は可能なら
ば、１５００オングストロームの厚さに形成してもよ
い。
イリジウム又は酸化イリジウム等の電極と、主絶縁層
と、他方の電極とが、順次堆積される。これら電極は、
スパッタリング等の物理気相堆積により堆積されること
が望ましい。ＰＺＴの主絶縁層は、例えばゾルゲル堆積
等の液相法、ＰＶＤ、ＣＶＤ（例えばＭＯＣＶＤ）等に
より形成することができる。主絶縁層は、例えば約１０
００オングストロームあるいは約２０００オングストロ
ームの厚さに形成してもよく、望ましくは又は可能なら
ば、１５００オングストロームの厚さに形成してもよ
い。
【００２１】キャパシタ素子の電極としてイリジウム又
は酸化イリジウムを使用することは、ＰＺＴ絶縁層から
電極への鉛の拡散を大幅に減少すると考えられる。白金
を使用する従来のデバイスにおいては、著しい量の鉛が
白金電極の中に拡散する。イリジウム電極の中への鉛の
拡散は、最小であると考えられる。図３及び図４に示す
ＳＩＭＳの結果は、イリジウム電極を使用すると鉛の拡
散が減少することを確認している。
は酸化イリジウムを使用することは、ＰＺＴ絶縁層から
電極への鉛の拡散を大幅に減少すると考えられる。白金
を使用する従来のデバイスにおいては、著しい量の鉛が
白金電極の中に拡散する。イリジウム電極の中への鉛の
拡散は、最小であると考えられる。図３及び図４に示す
ＳＩＭＳの結果は、イリジウム電極を使用すると鉛の拡
散が減少することを確認している。
【００２２】更に、４００オングストロームの白金の上
に堆積されたＰＺＴは、たとえば図５に示すように、Ｐ
ＺＴ膜の構成要素の間の相間分離を示す。鉛分の多い領
域と鉛分の乏しい領域を、ＳＥＭ写真上に見ることがで
きる。それに対して、図６に示すように、１０００オン
グストロームのイリジウムの上に約５５０オングストロ
ームの膜厚で堆積されたＰＺＴは、約１０００オングス
トロームの粒径を有する均一なペロブスカイト膜を示
す。
に堆積されたＰＺＴは、たとえば図５に示すように、Ｐ
ＺＴ膜の構成要素の間の相間分離を示す。鉛分の多い領
域と鉛分の乏しい領域を、ＳＥＭ写真上に見ることがで
きる。それに対して、図６に示すように、１０００オン
グストロームのイリジウムの上に約５５０オングストロ
ームの膜厚で堆積されたＰＺＴは、約１０００オングス
トロームの粒径を有する均一なペロブスカイト膜を示
す。
【００２３】更に、イリジウム及び酸化イリジウムは、
白金と比較して鉛の拡散に対する抵抗が多い安定した導
体であると考えられる。堆積されたＰＺＴ、又はイリジ
ウム又は酸化イリジウム膜は、均一なペロブスカイトを
もたらす。図７及び図８に示すように、イリジウム上の
ＰＺＴの表面形態は、白金上の粗く不確かな表面形態と
は対照的に平坦である。
白金と比較して鉛の拡散に対する抵抗が多い安定した導
体であると考えられる。堆積されたＰＺＴ、又はイリジ
ウム又は酸化イリジウム膜は、均一なペロブスカイトを
もたらす。図７及び図８に示すように、イリジウム上の
ＰＺＴの表面形態は、白金上の粗く不確かな表面形態と
は対照的に平坦である。
【００２４】前述の事項は本発明の推奨実施例に重点を
置いているが、本発明の基本的な範囲から逸脱せずに本
発明の更に他の実施形態を考案することが可能であり、
本発明の範囲は以下に続く特許請求の範囲により決定さ
れる。
置いているが、本発明の基本的な範囲から逸脱せずに本
発明の更に他の実施形態を考案することが可能であり、
本発明の範囲は以下に続く特許請求の範囲により決定さ
れる。
【図面の簡単な説明】
【図１】キャパシタをその上に形成した基板の断面図で
ある。
ある。
【図２】イリジウム及び酸化イリジウムを堆積するため
のＰＶＤチャンバの概略断面図である。
のＰＶＤチャンバの概略断面図である。
【図３】白金電極及びイリジウム電極内への鉛の拡散を
示すＳＩＭＳである。
示すＳＩＭＳである。
【図４】白金電極及びイリジウム電極内への鉛の拡散を
示すＳＩＭＳである。
示すＳＩＭＳである。
【図５】白金基板上のＰＺＴの相偏析及びイリジウム基
板上の均一ペロブスカイト堆積を示すＳＥＭ写真であ
る。
板上の均一ペロブスカイト堆積を示すＳＥＭ写真であ
る。
【図６】白金基板上のＰＺＴの相偏析及びイリジウム基
板上の均一ペロブスカイト堆積を示すＳＥＭ写真であ
る。
板上の均一ペロブスカイト堆積を示すＳＥＭ写真であ
る。
【図７】表面形態の相違を示すＰＺＴ表面及び底部の光
学顕微鏡写真である。
学顕微鏡写真である。
【図８】表面形態の相違を示すＰＺＴ表面及び底部の光
学顕微鏡写真である。
学顕微鏡写真である。
１３１…シリコン半導体基板、１３２…素子分離酸化
膜、１３３…チャネルストップ層、１３４、１３５…ソ
ース／ドレイン領域、１３６…チャネル領域、１３７…
ゲート絶縁膜、１３８…ゲート電極、１４０…埋め込み
ビットライン、１４１…層間絶縁膜、１４２…配線層。
膜、１３３…チャネルストップ層、１３４、１３５…ソ
ース／ドレイン領域、１３６…チャネル領域、１３７…
ゲート絶縁膜、１３８…ゲート電極、１４０…埋め込み
ビットライン、１４１…層間絶縁膜、１４２…配線層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファリッド アブーアメリ アメリカ合衆国， カリフォルニア州， サンタ クララ， ペッパー ツリー レ ーン 900 ナンバー1914 (72)発明者 ヴィスウェスワレン シヴァラマクリシュ ナン アメリカ合衆国， カリフォルニア州， サンタ クララ， オーガスト プレイス 2223 (72)発明者 コーシャル キショール シン アメリカ合衆国， カリフォルニア州， サンタ クララ， サン ラファエル ア ヴェニュー 2118 (72)発明者 タレックス サジョト アメリカ合衆国， カリフォルニア州， キャンベル， ピー． オー． ボックス 110284 (72)発明者 ヴィセント リム アメリカ合衆国， カリフォルニア州， ニューアーク， メイヒューズ ランディ ング ロード 5837 (72)発明者 ジュン ツァオ アメリカ合衆国， カリフォルニア州， クパティノ， リッジ クリーク コート 11764
Claims (20)
- 【請求項１】 イリジウムと、酸化イリジウムと、これ
らの組み合わせとから成る群より選択された材料で形成
される下部電極と、 前記下部電極の上に形成される強誘電体セラミクスで作
られている絶縁層と、イリジウムと、酸化イリジウム
と、これらの組み合わせとから成る群より選択された材
料で形成され、前記絶縁層の上に形成される上部電極と
を有するキャパシタ構造。 - 【請求項２】 前記絶縁層が、ＰＺＴとＰＬＺＴの一方
より選択される請求項１に記載のキャパシタ構造。 - 【請求項３】 前記下部電極と前記上部電極の材料が、
イリジウムであり、１．４４オーム／以下のシート抵抗
率を有する請求項１に記載のキャパシタ構造。 - 【請求項４】 前記下部電極と前記上部電極の材料が、
酸化イリジウムであり、６．３０オーム／以下のシート
抵抗率を有する請求項１に記載のキャパシタ構造。 - 【請求項５】 該電極の少なくとも一方が、物理気相堆
積を用いて堆積される請求項１に記載のキャパシタ構
造。 - 【請求項６】 前記強誘電体セラミクスが、ゾルゲル堆
積、物理気相堆積又は化学気相堆積により堆積される請
求項１に記載のキャパシタ構造。 - 【請求項７】 イリジウムと、酸化イリジウムと、これ
らの組み合わせとか ら成る群より選択される材料で作られる下部電極を堆積
するステップと、 チタン酸鉛ジルコニウム（ＰＺＴ）と、チタン酸鉛ラン
タンジルコニウム（ＰＬＺＴ）とから成る群より選択さ
れる強誘電体セラミクスを堆積するステップと、 前記強誘電体セラミクスの上に上部電極を堆積するステ
ップと を有し、前記上部電極はイリジウム、酸化イリジウム及
びそれらの組み合わせの群から選択された材料で作られ
ているキャパシタを形成する方法。 - 【請求項８】 該電極の少なくとも１つが、物理気相堆
積を用いて堆積される請求項７に記載の方法。 - 【請求項９】 前記強誘電体セラミクスが、ゾルゲル堆
積、物理気相堆積又は化学気相堆積により堆積される請
求項７に記載の方法。 - 【請求項１０】 イリジウム含有材料より選択される材
料で形成される第１の電極と、 前記第１の電極と接触し強誘電体セラミクスで作られて
いる絶縁層とを有するキャパシタ構造。 - 【請求項１１】 前記材料が、イリジウムと、酸化イリ
ジウムと、これらの組み合わせとの一である請求項１０
に記載のキャパシタ構造。 - 【請求項１２】 前記絶縁層が、ＰＺＴと、ＰＬＺＴと
の１つより選択される請求項１０に記載のキャパシタ構
造。 - 【請求項１３】 前記第１の電極が、上部電極と底部電
極との一である請求項１０に記載のキャパシタ構造。 - 【請求項１４】 前記電極の少なくとも１つが、物理気
相堆積を用いて堆積される請求項１３に記載のキャパシ
タ構造。 - 【請求項１５】 前記強誘電体セラミクスが、ゾルゲル
堆積、物理気相堆積又は化学気相堆積により堆積される
請求項１４に記載のキャパシタ構造。 - 【請求項１６】 前記強誘電体セラミクスが、ＰＺＴと
ＰＬＺＴの一から選択され、前記材料がイリジウムと、
酸化イリジウムと、これらの組み合わせとの一である請
求項１４に記載のキャパシタ構造。 - 【請求項１７】 前記強誘電体セラミクスが、ＰＺＴと
ＰＬＺＴの一から選択され、前記材料が、１．４４オー
ム／以下のシート抵抗率を有するイリジウムである請求
項１４に記載のキャパシタ構造。 - 【請求項１８】 前記強誘電体セラミクスが、ＰＺＴと
ＰＬＺＴの一から選択され、前記材料が、６．３０オー
ム／以下のシート抵抗率を有する酸化イリジウムである
請求項１４に記載のキャパシタ構造。 - 【請求項１９】 前記強誘電体セラミクスが、前記強誘
電体セラミクスが前記第１の電極と前記第２の電極の間
に配置されるように前記強誘電体セラミクスと接触する
第２の電極を更に有し、前記第１の電極がイリジウムで
あり、前記第２の電極が酸化イリジウムである請求項１
４に記載のキャパシタ構造。 - 【請求項２０】 前記強誘電体セラミクスが、ＰＺＴ
と、ＰＬＺＴの一から選択される請求項１４に記載のキ
ャパシタ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17386899P | 1999-12-30 | 1999-12-30 | |
| US60/173868 | 1999-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237392A true JP2001237392A (ja) | 2001-08-31 |
Family
ID=22633857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000396817A Withdrawn JP2001237392A (ja) | 1999-12-30 | 2000-12-27 | 強誘電体キャパシタ用イリジウム電極及び酸化イリジウム電極 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020075631A1 (ja) |
| EP (1) | EP1113484A2 (ja) |
| JP (1) | JP2001237392A (ja) |
| KR (1) | KR20010062841A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7927890B2 (en) | 2007-06-18 | 2011-04-19 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor device |
| US7960228B2 (en) | 2006-11-14 | 2011-06-14 | Fujitsu Semiconductor Limited | Methods of making a ferroelectric memory device having improved interfacial characteristics |
| US8102022B2 (en) | 2007-06-14 | 2012-01-24 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method and semiconductor device |
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| US6674785B2 (en) * | 2000-09-21 | 2004-01-06 | Ricoh Company, Ltd. | Vertical-cavity, surface-emission type laser diode and fabrication process thereof |
| CN1496584A (zh) * | 2001-03-09 | 2004-05-12 | �ձ�������ʽ���� | 金属氧化物介电膜气相生长方法和pzt膜 |
| US6946408B2 (en) * | 2001-10-24 | 2005-09-20 | Applied Materials, Inc. | Method and apparatus for depositing dielectric films |
| US6952364B2 (en) * | 2003-03-03 | 2005-10-04 | Samsung Electronics Co., Ltd. | Magnetic tunnel junction structures and methods of fabrication |
| KR100615600B1 (ko) * | 2004-08-09 | 2006-08-25 | 삼성전자주식회사 | 고집적 자기램 소자 및 그 제조방법 |
| JP5281746B2 (ja) * | 2004-05-14 | 2013-09-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7190016B2 (en) * | 2004-10-08 | 2007-03-13 | Rohm And Haas Electronic Materials Llc | Capacitor structure |
| US9127362B2 (en) | 2005-10-31 | 2015-09-08 | Applied Materials, Inc. | Process kit and target for substrate processing chamber |
| US8790499B2 (en) * | 2005-11-25 | 2014-07-29 | Applied Materials, Inc. | Process kit components for titanium sputtering chamber |
| US8968536B2 (en) | 2007-06-18 | 2015-03-03 | Applied Materials, Inc. | Sputtering target having increased life and sputtering uniformity |
| KR20090017758A (ko) * | 2007-08-16 | 2009-02-19 | 삼성전자주식회사 | 강유전체 커패시터의 형성 방법 및 이를 이용한 반도체장치의 제조 방법 |
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-
2000
- 2000-12-27 US US09/749,262 patent/US20020075631A1/en not_active Abandoned
- 2000-12-27 JP JP2000396817A patent/JP2001237392A/ja not_active Withdrawn
- 2000-12-29 KR KR1020000085621A patent/KR20010062841A/ko not_active Application Discontinuation
- 2000-12-29 EP EP00311770A patent/EP1113484A2/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960228B2 (en) | 2006-11-14 | 2011-06-14 | Fujitsu Semiconductor Limited | Methods of making a ferroelectric memory device having improved interfacial characteristics |
| US8344434B2 (en) | 2006-11-14 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device having ferroelectric capacitor |
| US8102022B2 (en) | 2007-06-14 | 2012-01-24 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method and semiconductor device |
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| US7927890B2 (en) | 2007-06-18 | 2011-04-19 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor device |
Also Published As
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| EP1113484A2 (en) | 2001-07-04 |
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