CN1496584A - 金属氧化物介电膜气相生长方法和pzt膜 - Google Patents

金属氧化物介电膜气相生长方法和pzt膜 Download PDF

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Abstract

为了使用有机金属源气体在基底导电材料上形成具有用ABO3表示的钙钛矿型晶体结构的金属氧化物介电膜，在第一沉积条件下，在基底导电材料上形成初始钙钛矿晶核或初始无定形层，所述初始无定形层具有无定形结构；和在第二沉积条件下，在初始晶核或初始无定形层上再生长具有钙钛矿晶体结构的膜。在该方法中，第一沉积条件满足下述要求的至少一个要求：(a)比第二沉积条件低的基片温度；和(b)比第二沉积条件高的源气体压力。该方法可用于沉积具有减少的漏电流的膜如PZT。

Description

金属氧化物介电膜气相生长方法和PZT膜
技术领域
本发明涉及一种含有电容元件的半导体器件的制备方法。具体而言，涉及一种使用有机金属源气体，沉积高介电或铁电膜的方法，所述的膜用于在半导体集成电路中的电容器或门(gate)。
背景技术
最近，对利用铁电电容器的铁电体存储器以及动态随机存取存储器(DRAMs)进行了广泛地研究和开发。这些铁电体存储器和DRAMs含有选择晶体管。他们使用连接到在选择晶体管中的其中一层扩散层的电容器来贮存信息，所述的电容器作为存储元件。铁电电容器包括：由如作为电容器绝缘膜的由Pb(Zr，Ti)O3(以下，称为“PZT”)制成的铁电膜，并且铁电电容器可以通过使铁电材料极化来贮存非易失性的信息。另一方面，高介电的电容器使用高介电膜作为电容器绝缘膜，所述的膜例如由(Ba，Sr)TiO3(以下，称为“BST”)制成，以便可以提高电容器的电容并且可以因而将器件微型化。当在半导体器件中使用这样的陶瓷材料时，非常重要地是将沉积在导电层上的陶瓷材料进行电学上的分离以形成一个下面的电极，作为精细电容器。
溶胶-凝胶、溅射和CDV技术作为沉积膜的方法在以前已经进行了描述。
为了达到铁电现象，材料必须按对准的方向进行结晶。在溶胶-凝胶或溅射技术中，为了结晶必须将沉积膜在高温中在氧气氛条件下退火。对于由PZT制成的金属氧化物介电膜而言，足够的铁电性能的结晶温度为600℃，而对于由BST制成的膜，为650℃。因此，在形成铝互连后结晶金属氧化物介电膜不能在半导体基片上形成。此外，溶胶-胶凝技术不能用于大直径的晶片并且提供的阶梯覆盖不足。在溅射法中，膜的组分基本上取决于标靶的组分。因此，为了改变膜的组分，必须变换标靶，这在方法效率方面是不利的。
CVD技术给出好的均匀度和对大直径的晶片中的表面阶梯的良好覆盖，并且因此相信对于ULSI是一种有希望的方法。
日本已公开专利申请2000-58525描述了在下面的电极上形成钙钛矿型金属氧化物介电膜的化学气相沉积(CVD)方法，该方法使用有机金属源气体和氧化气体，其中在第一条件下形成初始晶核或初始结晶层，和在不改变沉积温度的代替第一条件的第二条件下，在源气体的进料速度下将膜沉积。根据此方法，可以将显示良好的取向的钙钛矿型晶体在约450℃或更低的温度在金属如Pt、Ru和Ir或氧化物导电电极如RuO2或IrO2上沉积形成。因此，在形成铝互连后在半导体基片上可以形成金属氧化物介电膜并且它的较高的电容允许器件的尺寸减小。
另一方面，为了高速操作和尺寸减小必须减小源电压，并且为了将足够电场施加到电容器绝缘膜上，必须制成更薄的陶瓷电容器绝缘膜。但是膜越薄，漏电流就越明显。即使使用日本已公开专利申请2000-58525公布的方法，在一定的条件下可以产生相当明显的漏电流。当使用Ru、Ir或氧化物如RuO2和IrO2作为用于电容器中的下面的电极的材料时，这个问题在特别明显。
在铁电体存储器(FeRAM)中，通过检测位线电压的增加量读出数据，该增加量是将由自发极化固定的电流引起的位线电压与用传感器放大器写于相反方向的邻近电容器的位线电压进行比较的增加量。如果在位线电极中的差低于50mV，这是传感器放大器的检测界限，则该位是有缺陷的。为了提高芯片的产量，有必要增大位线电压差，即相当大地提高滞后性能。但是，当将大量的存贮器集成时，位线电压差在电容元件间改变。因此，少数有缺陷的位是常常形成在分配的末端中。
此外，在制备半导体器件的实用方法中，在光刻方法中必须重复掩模对准。在金属氧化物介电膜如PZT沉积后，取决于其结晶态的膜可以变为不透明，而引起不规则的反射，这种不规则的反向使对准标记变为不透明的而导致连续对准的困难。在当使用Ru、Ir或氧化物如RuO2和IrO2作为用于电容器中下面电极的材料时，膜的加工性能恶化的问题特别明显。
发明内容
考虑到现有技术的这些问题，本发明的目的是提供一种具有减小的漏电流的氧化物介电膜特别是PZT膜(Pb(Zr，Ti)O3膜)的气相生长方法。本发明的另一目的在于提供一种PZT膜的气相生长方法，其中即使在所述的PZT膜沉积之后，所述的膜也展示出良好的平坦性，因此将减小不规则的反射和可以平稳地进行掩模对准。本发明一个方面的目的在于提供一种制备氧化物介电膜的方法，所述的膜可以用于形成电容元件，所述的电容元件具有在电容元件间位线电压差的减小变化与具有最小数目的缺陷位。
本发明提供一种使用有机金属源气体，在基底导电材料上形成金属氧化物介电膜的气相生长的方法，该介电膜具有用ABO3表示的钙钛矿型晶体结构，所述的方法包括：在第一沉积条件下，在基底导电材料上形成初始钙钛矿晶核或初始无定形层的第一步骤，所述初始无定形层具有无定形结构，和在第二沉积条件下在第一步骤形成的初始晶核或初始无定形层上再生长具有钙钛矿晶体结构的膜的第二步骤，所述的第二沉积条件与第一沉积条件是不同的；
其中，第一条件满足下述要求的至少一个要求：
(a)比第二沉积条件低的基片温度；和
(b)比第二沉积条件高的源气体压力。
本发明一个优选的方面提供上述的方法，其中将所有的有机金属源气体在第一沉积条件下使用以形成初始核或初始无定形层，所述的有机金属源气体将成为用于金属氧化电介质的材料，并且在改变进料条件的第二沉积条件下，用所有的有机金属源气体生长有钙钛矿晶体结构的膜。
本发明另一个优选的方面提供上述的方法，其中将部分的有机金属源气体在第一沉积条件下使用以形成初始核或初始无定形层，所述的有机金属源气体将成为用于金属氧化电介质的材料，并且在第二沉积条件下，用所有的有机金属源气体生长有钙钛矿晶体结构的膜。
根据本发明的方法可以用于具有电容元件的半导体器件的制备方法。三个代表性的实施方案是：
一种制备半导体器件的方法，该方法包括的步骤如下：在半导体基片上形成MOS晶体管；在晶体管上形成第一夹层绝缘膜；在第一夹层绝缘膜中打开一个接头，所述的接头达到在MOS晶体管中的扩散层并且为了导电用金属插塞填充接头；在有金属插塞的第一夹层绝缘膜的整个表面之上形成电容器下面的电极层；用上述的化学气相沉积法在电容器下面的电极层之上沉积金属氧化物介电膜；在金属氧化物介电膜上形成电容器上面的电极；将下面的电极层、金属氧化物介电膜和电容器上面的电极层形成图案以提供三层结构的电容器；
一种制备半导体器件的方法，该方法包括的步骤如下：在半导体基片上形成MOS晶体管；在晶体管上形成第一夹层绝缘膜；在第一夹层绝缘膜中打开一个接头，所述的接头达到在MOS晶体管中的扩散层并且为了导电用金属插塞填充接头；在有金属插塞的第一夹层绝缘膜的整个表面之上形成电容器下面的电极层；将下面的电极层形成图案，以在金属插塞中形成电容器下面的电极；用上述的化学气相沉积法在形成图案的电容器下面的电极和第一夹层绝缘膜的整个表面之上沉积金属氧化物介电膜；在金属氧化物介电膜整个表面之上形成电容器上面的电极；并且将电容器上面的电极层形成图案，以提供包括电容器下面的电极、金属氧化物介电膜和电容器上面的电极的三层结构的电容器；和
一种制备半导体器件的方法，该方法包括的步骤如下：在半导体基片上形成MOS晶体管；在晶体管上形成第一夹层绝缘膜；在第一夹层绝缘膜中打开一个接头，所述的接头达到在MOS晶体管中的扩散层并且为了导电用金属插塞填充接头；在第一夹层绝缘膜上形成与金属插塞电学上连接的铝互连；在铝互连上形成第二夹层绝缘膜；在第二夹层绝缘膜中打开一个达到铝互连的接头和为了导电用金属插塞填充接头；在包括金属插塞的第二夹层绝缘膜的整个表面之上形成电容器下面的电极层；用上面的化学气相沉积法在电容器下面的电极层的整个表面之上沉积金属氧化物介电膜；在金属氧化物介电膜整个表面之上形成电容器上面的电极；和将下面的电极层、金属氧化物介电膜和电容器上面的电极层形成图案，以提供三层结构的电容器。
铝互连可以是多层结构的。
附图简述
图1所示为采用低温或高压成核技术的PZT生长示意图；
图2所示为低温成核的核的形成示意图；
图3所示为高压成核的核的形成示意图；
图4是表示在沉积PZT膜中的结晶和无定形相的示意相图；
图5所示为当在450℃进行钛酸铅成核时，Ru基底金属膜的表面的原子力显微镜图像(照片)；
图6所示为在410℃进行钛酸铅成核时，Ru基底金属膜的表面的原子力显微镜图像(照片)；
图7所示为在360℃进行钛酸铅成核时，Ru基底金属膜的表面的原子力显微镜图像(照片)；
图8是连续地显示化学气相沉积法的原子力显微镜图像(照片)；
图9所示为分别在450℃和450℃进行成核和PZT沉积时的扫描电子显微镜图像(照片)；
图10所示为分别在380℃和450℃进行成核和PZT沉积时的扫描电子显微镜图像(照片)；
图11所示为分别在450℃和450℃进行成核和PZT沉积时的透射电子显微镜图像(照片)；
图12所示为分别在380℃和450℃进行成核和PZT沉积时的透射电子显微镜图像(照片)；
图13所示为分别在350℃和450℃进行成核和PZT沉积时的透射电子显微镜图像(照片)；
图14所示为分别在350℃和450℃进行成核和PZT沉积时的漏电流性能；
图15所示为分别在450℃和450℃进行成核和PZT沉积时的漏电流性能；
图16所示为当在改变成核温度进行沉积PZT时的滞后性能；
图17所示为当在改变成核温度进行沉积PZT时的疲劳性能；
图18所示为当将PZT的沉积温度改变而保持成核温度为380℃时的滞后性能；
图19所示为在(a)0.1托和(b)1托成核压力下形成核，然后在第二步骤0.1托下沉积PZT膜之后的膜表面的原子力电子显微镜图像(照片)；
图20所示为在1托进行高压成核时形成的膜的滞后性能；
图21所示为成核压力和晶体粒度之间的关系；
图22所示为在(a)0.1托和(b)1托成核压力下形成核，然后在第二步骤0.1托下沉积PZT膜之后的膜的漏电流性能；
图23所示为晶体粒度和位线变化/自发极化之间的关系；
图24是说明为什么晶体粒度的减小导致缺陷位的减少的理由；
图25所示为在下列条件下沉积的PZT膜表面的原子力显微镜照片(图像)；
(a)通过在第一步骤中形成PZT的初始无定形层和然后生长PZT而形成膜；和
(b)通过进行常规的PTO成核和然后生长PZT而形成膜；
图26所示为形成初始无定形层之后沉积的PZT膜的X射线衍射光谱，
(a)在形成初始无定形层之后立即；和
(b)在PZT膜沉积之后(不仅有在形成初始无定形层之后沉积的膜的光谱，也有用常规方法沉积的膜的光谱)；
图27所示为在下面的条件下沉积的PZT膜的漏电流性能；
(a)初始无定形层的形成；和
(b)一种常规的方法；
图28所示为本发明制备器件的方法的一个实施方案；
图29所示为本发明制备器件的方法的一个实施方案；
图30所示为本发明制备器件的方法的一个实施方案；
图31所示为本发明制备器件的方法的一个实施方案；
图32所示为本发明制备器件的方法的一个实施方案；
图33所示为按照常规方法的PZT生长示意图；
图34所示为核形成的示意图。
在这些图中，符号代表如下：11：基底(Ru)膜，12：晶核(PTO)，13：多晶(PZT)膜，14，14b：初级粒子，191：基底(Ru)，192，192b：初级粒子，193：晶核(PTO)，194：多晶(PZT)膜，和195：晶粒边界。
实施本发明的最佳方式
图33所示为通过在低温下采用常规的MOCVD的沉积方法，在基底导电体(以下，称为“基底材料”或“基底膜”)Ru膜191上金属氧化物介电PZT多晶膜194的生长示意图。这里描述了这样一种情况，在第一沉积条件下只使用Pb和Ti的有机金属源气体和氧化气体形成晶核193，然后在第二沉积条件下沉积PZT，所述的第二沉积条件在同样的温度和同样的压力下还使用Zr源气体，如在日本已公开专利公告2000-58526中所描述。
据我们的研究，导电性的氧化物膜是形成在如Ru、Ir、RuO2和IrO2表面上的，并且因而当PTO晶核193在由基底金属制成的表面上形成时，所述的基底金属对于结晶组分金属如Pb、Ti和Zr具有相当惰性，形成的钙钛矿核与基底金属的多晶颗粒相比较具有较小的密度，如图33(图33(a)，(b))所示。这将参考图34进行描述。如图34(a)，(b)所示，沉积在基底Ru膜191表面上的初级粒子192通过在表面上的扩散而迁移，通过相互碰撞而聚集以形成晶核193。因此，晶核193间的距离L可以由初级粒子的表面扩散距离而定。在基底表面上沉积的初级粒子192a在晶核形成后在表面上进行某种程度的迁移(图34(b))，然后在其表面扩散距离之内被结合进晶核193中，导致晶核的生长。
钙钛矿核的密度在450℃为约1/500nm2。当PZT对准核的中心沉积时，晶体粒度(晶体大小)变为约500nm。这些钙钛矿核是无规取向的，以便PZT多晶颗粒在随后的PZT沉积过程中具有基本上无规的取向。PZT多晶194晶体粒度的增大导致一个更大的小平面并因而导致更粗糙的PZT表面(图33(c)，(d))。
它减小了在颗粒边界195位置的表面和基底金属间的距离，而导致更大的漏电流的问题。膜越薄，该问题越明显。区分经过由此形成的PZT膜的对准标记的困难是由于在更粗糙表面上更不规则的反射所造成的。
我们在研究后还发现，晶体粒度涉及电容性元件间的位线电压差的改变，所述的电容性元件是与大量存贮器的集成相联系的。具体而言，对于小的电容器，大的晶体粒度导致在电容部分的PZT多晶颗粒数目的明显减少，并且因此多晶颗粒间的变化变得更有影响。例如，当电容器面积为1μm2和PZT晶体粒度为500nm时，电容器仅含有几个PZT多晶颗粒。在这种情况下，不足以展现理想性能的一粒多晶颗粒可以对整个电容器的滞后性能产生相当大的影响，导致在位线电压分配上的变化。
当所有组成金属氧化物介电质的有机金属源气体被用于形成初始的核然后改变流速进行沉积时，也不能得到具有足够的平滑度的基片，所述的基片是由例如Ru、Ir、RuO2或IrO2制成的。
因此，在本发明中，将金属氧化物介电质的沉积分为第一步骤和第二步骤，它们是在不同的条件下进行的(第一沉积条件和第二沉积条件)。在第一步骤中，在基底导电材料上形成初始钙钛矿晶核或初始无定形层，所述的无定形层具有无定形结构，并且在第二步骤中，在初始晶核或初始无定形层上进一步沉积钙钛矿晶体结构的膜，该初始晶核或初始无定形层是在第一步骤中形成的。当与第二沉积条件相比，第一沉积条件不是满足(a)较低的基片温度，就是满足(b)较高的压力时，上述问题可以被解决。
在这里所用的术语“基片温度”准确地是指金属氧化物介电膜在其上沉积的基底导体的温度，但如常规一样地使用“基片温度”。
下面将分别描述在第一步骤中形成初始钙钛矿晶核和形成具有无定形结构的初始无定形层的方面。
<形成初始核的方面>
在这里所用的术语“初始核”是指晶核象岛一样存在或晶核岛聚集以形成层的两种状态。对于这两种情况，在适宜的条件下进行沉积以包括好的晶核。对于形成如层一样的初始核的情况，即使当形成具有不同组成的金属氧化物介电膜是在第二步骤形成的，初的核层被吸收进形成于第二步骤的层中以便观察不到初始核层，或果如果观察到，它也不影响在第二步骤形成的金属氧化物介电膜的电性质。因此，在这里所用的术语“初始核”，包括岛聚集但不形成层的状态。在通常条件下，从可控性出发，优选在当初始核象岛一样存在时就将第一步骤停止。在岛和层中，初始核的厚度通常为5nm或更薄，优选为3nm或更薄并且为1nm或更厚。
在这个方面，当采用第一沉积条件形成初始核，即与第二沉积条件相比，第一沉积条件满足(a)基片温度较低，或(b)压力较高时，最终的金属氧化物介电膜有减小的晶体粒度，导致表面不规则度降低。在下面的描述或附图中，可以有时将采用条件(a)或(b)的方法称为“低温初始成核”或“高压初始成核”。
参考图1对本发明的一个实施方案进行示意性描述，即在第一沉积条件下，通过首先形成PTO(钛酸铅：PbTiO3)晶核，在Ru膜(基底金属膜)上沉积PZT多晶，然后在第二沉积条件下沉积PZT。图1(a)所示为在第一步骤中在基底Ru膜11的表面上核的形成。与第二沉积条件相比，当核的形成温度较低或核的形成压力较高时，晶核12的密度比在第二步骤中第二沉积条件下的核形成的密度要高。图2所示为核的形成。
图2所示为在采用低温的第一条件下的沉积示意图。如图2(a)、(b)所示，可以通过在基底表面上的初级粒子14的相互碰撞和聚集而形成晶核12，如上述的机理2，但在低温下表面扩散距离被减小以便距离起作用的碰撞/聚集被减少，导致晶核之间更短的距离L。如图2(a)所示，当在形成晶核至某种程度之后，在基底表面上沉积初级粒子14b时，如果在一个给定的范围没有晶核存在，即使对于在高温下初级粒子可以被吸收进附近的晶核的情况，由于表面扩散距离在低温下被减小，那么初级粒子与附近的随后沉积的初级粒子通过碰撞而聚集来形成一个新的晶核。因此，在低温成核中增大了核的密度。
图3所示为采用高压的第一条件下的沉积示意图。如上所述，通过在基底表面上的初级粒子14的相互碰撞/聚集而形成晶核12。但是，如图3(a)所示，当加入大量的材料时，在靠近表面的地方存在大量的气体并且初级粒子14更频繁地碰撞，所以真正的表面扩散距离被减小。邻近的初级粒子通过碰撞迅速地聚集以形成位置固定的晶核12，以便减小晶核间的距离L，导致核密度的增大。
图1(b)所示为在第二步骤期间在第二沉积条件下的沉积的初始阶段。如图所见，一旦形成PTO晶核，在表面上的迁移就将被减少，以便即使当温度升高时核的密度也不变化。当随后进行PZT的沉积时，PZT多晶13在保持小的晶体粒度下生长，原因在于已经增大了核的密度(图1(c))。作为结果，得到的PZT膜的表面平滑度得以提高，如图1(d)所示。
如后将述，在第二步骤中采用的第二沉积条件相当于通常的沉积方法中所用的条件，并且因此根据结晶度有一个优选的范围。如果第一步骤(成核)和第二步骤(沉积)都在低温下进行，例如在上述情况，由于PZT的结晶温度高于PTO的结晶温度，观察到膜的结晶度或无定性膜的形成恶化，导致电性能不佳如不充分的极化。如果第一和第二步骤都在高压进行，初级粒子的表面扩散距离在作为主要沉积的第二步骤期间可以变得更短，并且他们不能到达正确的栅格位置，导致结晶度的恶化。
<低温成核的条件>
当主要用低温成核的方法控制晶体粒度时，基片温度(即基底导电材料的温度)在核形成(即第一步骤)期间通常为350至450℃，优选为370℃或更高和400℃或更低。温度在第一步骤中的下限用晶核产生的温度来进行限制。此温度也取决于核形成的组分。当沉积PZT膜时，可以在低温下使用Zr比例较小的组分开始成核，如图4所示。一般而言，允许好的结晶的温度约为350℃或更高，并且370℃或更高的温度可以提供有足够结晶度的用作核的晶体。成核温度的上限取决于介电膜要求的抗漏性和加工性能。优选的条件是这样的，晶体粒度变为约150nm或更小，感到光刻法中可以没有任何问题的进行对准。当于400℃或更低进行成核时，可以达到这些条件。
即使第一步骤的周期很短，也可以同时加入源气体和氧化气体，以相应地减少沉积的金属氧化物介电膜的不规则性。但是，当第一步骤太长时，可以沉积PbO膜，原因在于在第一步骤期间加入了大量的Pb。因而，包括时间的条件受制于在PbO膜形成之前的条件。变化PbO膜形成之前的时间取决于这些条件，并且可以容易地用X射线衍射的方法根据实验决定。周期通常为60秒或更短，优选为3至20秒。
基片温度(即基底导体材料的温度)在主要沉积(即第二步骤)期间通常为400至700℃，优选为400℃或更高和470℃或更低，特别为450℃或更低。基片在第二步骤的温度高于基片在第一步骤的温度。根据第二步骤的温度，在普通的化学气相沉积中，较高的温度可以产生较大的极化和因此产生较大的电容，同时倾向于增大漏电流。但是，通过本发明的应用，将漏电流减小。当在基片上形成金属氧化物介电膜，其中在实际的半导体器件上已经形成了铝互连时，考虑到铝互连的热阻，优选第二步骤在450℃或更低下进行。
因此，最优选的温度条件是在370至400℃成核，并且在加热至400至450℃后沉积。
优选在第一步骤的源气体压力为100托(13.3kPa)或更低，例如20托(2.67kPa)或更低，原因在于过分高的压力可以阻止结晶。在第二步骤中，优选源气体压力为1托(133Pa)或更低，特别为200毫托(26.7Pa)或更低，原因在于过分高的压力可以使结晶度恶化。由于膜的沉积不能在太低的压力下进行，因此优选在第一和第二步骤中的实际压力为1×10-4托(1.33×10-2Pa)或更高。
<高压成核的条件>
当主要用高压成核(即在第一步骤中)的方法控制晶体粒度时，源气体的压力为0.1至100托(13.3Pa至13.3kPa)，优选为1托(133Pa)或更高和20托(2.67kPa)或更低。在第二步骤中的源气体压力优选为1托(133Pa)或更低，特别为200毫托(26.7Pa)或更低，因为过分高的压力可以使结晶度恶化。由于膜的沉积在太低的压力下不能进行，因此优选实际的压力为1×10-4托(1.33×10-2Pa)或更高。在此范围内，将第一沉积条件的压力选择为高于第二沉积条件的压力。
优选基片温度在第一沉积条件为350至700℃，并且在第二沉积条件为400至700℃。
<低温成核和高压成核的共同的条件>
尽管对低温和高压成核技术分别进行了描述，但依据过程简单这样的条件对实际生产优选进行，即第一沉积条件满足如下要求之一：
(1)较低的基片温度和相同的压力；
(2)相同的基片温度和较高的压力；和
(3)较低的基片温度和较高的压力，这三个条件都是与第二沉积条件相比较。当同时采用低温和高压成核技术(上述要求(3))，可以确定条件来达到这些要求。
在CVD中，表面反应中的成核机理如上所述，但有些参数如初级粒子的表面扩散速率在实际系统中很少得到了解。但是，可以通过例如SEM观察到改变温度和压力下沉积的多晶膜的晶体粒度，SEM允许我们容易地确定提供最佳的晶体粒度和最佳的表面平坦性的条件。
在此方面所用的基底导电材料可以是任何材料，只要它可以用作氧化物介电膜如PZT(包括基底直接为基片的情况)的基底膜即可。本发明对于使用Ru、Ir、RuO2或IrO2特别有效，所述的Ru、Ir、RuO2或IrO2在常规的方法中不能给出足够的电性能或加工性能。特别优选的基底导电材料是Ru。在这里“使用Ru基片”包括基片的最上面的表面在成核和/或沉积期间被氧化形成RuO2层的情况。
在实际的沉积中，基底材料可以是单层或多层膜。当应用本发明来形成电容器膜时，出于各种目的在实际的半导体器件中经常形成多层膜。对任何一种情况，任何上述的材料可以用作形成金属氧化物介电膜的基底材料。当用Ru作为基底材料形成多层结构时，可以适当地选择下面的层。在Ru/Ti/TiN/Ti结构中，其中在Ti上沉积了TiN和Ti，TiN层担当用于防止在基底中的插塞或互连的氧化的阻挡层。中间夹着的Ti层是防止剥离的粘附层。更优选在上述结构的层中形成W层的Ru/Ti/TiN/Ti/W结构。
根据本发明的方法沉积的具有钙钛矿型晶体结构的用ABO3表示的金属氧化物介电质的实例包括：除PZT外，STO[SrTiO3]、BTO[BaTiO3]、BST[(Ba，Sr)TiO3]、PTO[PbTiO3]、PLT[(Pb，La)TiO3]、PLZT[(Pb，La)(Zr，Ti)O3]、PNbT[(Pb，Nb)TiO3]、PNbZT[(Pb，Nb)(Zr，Ti)O3]，和上述含有Zr的金属氧化物中的一种，其中的Zr被Hf、Mn和Ni至少之一替换。
在本发明中，组成的金属元素可以得自于他们的有机金属化合物。例如，PZT膜可以由双(二(三甲基乙酰基)甲酸铅(Pb(DPM)2)作为Pb源、丁氧基锆(Zr(OtBu)4)作为Zr源和异丙氧基钛(Ti(OiPr)4)作为Ti源而形成。例如BST膜可以由双二(三甲基乙酰基)甲酸钡(Ba(DPM)2)、双二(三甲基乙酰基)甲酸锶(Sr(DPM)2)和四异丙氧基钛(Ti(OiPr)4)而形成。
除了有机金属源气体，优选使用氧化气体在不缺氧以防止合金在基底导电材料上形成的条件下用于在表面上完全氧化有机金属源气体。氧化气体的实例包括：二氧化氮、臭氧、氧、氧离子和氧自由基。特别优选氮氧化物是因为其强的氧化能力。
当将这些源气体送入CVD仪器的室中时，在不使用载气的条件下，可以用质量流量控制器控制每种气体流(固体升华方法)。备选地，可以将有机金属材料作为液体输送，所述的有机金属材料溶解在溶剂如醋酸丁酯和四氢呋喃中，在邻近沉积室的汽化室汽化，然后与载气如氮气一起送入(液体输送方法)。这里的源气体压力是指减去不参与反应的组分如载气和溶剂的分压后的气体压力。
通过改变排放孔的横截面面积来控制排放气体的体积，可以最有效地改变压力。排放体积的改变可以在不改变整个的气体比例的条件下增加加于基片表面的源气体的浓度。
已知在沉积期间的总源气体压力为约1托或更低的压力下，在减压的热CVD方法中，存在组分自动调节条件，即在给定的源气体流率的范围内，将在ABO3型晶体中成分A和B的组成比例调节至化学计量比。在此条件下，可以提高沉积的再现性和均匀性，并且形成的膜可以具有优异的电性能。因此，在这种自动调节条件下进行本发明的第二步骤，并且这种自动调节可以发生在基片温度为400℃或更高而压力为1托(133Pa)或更低，特别为200毫托(26.7Pa)或更低。
在本发明中，第一沉积条件和第二沉积条件至少在基片温度和源气体压力上是不同的。优选改变其它的沉积条件以个别地优化。在这样的条件下的沉积可以提供一种膜，所述的膜具有优异的取向性、结晶度、反转疲劳、表面平坦性和泄漏性能。
除了基片温度和源气体压力外，在改变沉积条件方面，可以在改变有机金属材料气的进料条件下进行沉积。
实例包括：(i)一种方法，其中在第一沉积条件下使用所有的有机金属材料气体作为金属氧化物介电质的材料，以在上面的基底导电材料的表面上形成具有钙钛矿晶体结构的晶体的初始核，然后在第二沉积条件下，在初始核之上生长钙钛矿晶体结构的又一层膜，和(ii)一种方法，其中在第一沉积条件下仅使用部分有机金属材料气体，该气体将成为金属氧化物介电质的材料，以在基底导电材料上形成钙钛矿晶体的初始核，并且在第二沉积条件下，在初始核之上进一步生长具有钙钛矿晶体结构的膜。
对于PZT的沉积，在上面的方法(i)中，在第一和第二沉积步骤中都使用例如Pb、Zr和Ti的源气体但改变流速进行沉积。在上面的方法(ii)中，在第一沉积步骤中使用Pb和Ti的源气体，而在第二沉积步骤中使用Pb、Zr和Ti的源气体。对于在此实例中，在方法(ii)中优选同时含有用于ABO3钙钛矿晶体的成分A和成分B的源气体。
同样优选：当第二沉积条件包括加入具有良好自动控制性能的源气体时，第一沉积条件包括加入与第二沉积条件相比较大量的成分A源。
当同时使用Zr和Ti作为成分B时，也优选在下面的条件下进行沉积，即与第二沉积条件相比，在第一沉积条件中的Zr源/Ti源的比率较小。
当使用Zr和另一种元素作为成分B时，还优选在第一沉积条件下的沉积是在没有加入Zr源气体的条件下进行的。
采用如上述的低温和高压方法，可以将晶体粒度减小，并且因此当将器件用于电容元件时，可以减小漏电流，在电容器间的位线电压差的改变，并可以提高产量，原因在于可以最小化缺陷位，并且在膜没有变得不透明下，可以容易地进行对准。
根据现有技术，在Ir、Ru、IrO2或RuO2基底材料的表面上沉积PZT提供一种晶体粒度为300nm或更大的膜。与此相反，根据本发明的制备方法可以沉积一种晶体粒度为50至200nm的PZT膜。换而言之，具有50至200nm的晶体粒度的PZT膜是未知的新膜，所述的膜沉积在基底导电材料表面上，所述的材料选自Ir、Ru、RuO2和IrO2。
<形成初始无定形层的方面>
下面将描述在第一步骤中初始无定形层的形成。
如后面的实施例中所述，在第一步骤中形成初始无定形层和然后在第二步骤中进行主要膜的沉积，可以得到与在常规方法中在第一步骤和第二步骤使用同样的温度/压力条件下得到的膜相似的晶体粒度，但是将取向改为(110)，以便在晶体颗粒表面形成的小平面变为与基片平行，得到平坦的表面。作为结果，当将器件用于电容元件时，漏电流被减小并且在膜没有变得不透明下可以容易地进行对准。
在第一步骤沉积的初始无定形层是这样的一层，它可以最终变成未被认识的无定形层，因为在第二沉积步骤中的主沉积期间同时进行结晶。由于太厚的层得不到好的晶核，所以优选初始无定形层的厚度为约1至5nm，特别为约1至3nm。
即使第一步骤周期很短，只要将源气体和氧化气体同时送入，它就相应地减小沉积的金属氧化物介电膜的不规则性。但是，如果第一步骤周期太长，就不能形成满意的晶核，导致在第二步骤沉积的多晶的结晶度恶化。因此，在这类恶化发生之前，含有周期的条件受限于这些。在多晶层结晶度的恶化之前的周期根据条件进行改变，并且用X射线衍射可以容易地根据实验确定。一般而言，周期为60秒或更短，优选为3至20秒。
在此方面，第一沉积条件是这样确定的，以便在第一步骤中形成初始无定形层，同时满足下列至少一个要求：(a)比第二沉积条件中低的基片温度，和(b)比第二沉积条件中高的源气体压力。特别优选第一沉积条件满足要求(a)比第二沉积条件中低的基片温度。如图4所示，可以用低温沉积的方法形成无定形层，并且对于PZT沉积，用在第一条件下加入含有一定量的Zr的组分的源气体不必须非常低的温度。同样，优选形成初始的无定形层在第一和第二步骤中使用相同的源气体流速。
当在要求(a)的低温下形成初始无定形层时，在源气体被分解和无定形层形成的范围内选择基片的温度。例如，优选温度为300至350℃，特别为320至340℃。在第一步骤中的压力，在第二步骤中的所有条件，其它的沉积条件和所有的其它条件如使用如在“形成初始核的方面”所述的材料。当在高压下形成初始无定形层时，所有的条件如在<形成初始核的方面>这部分中所述。
实施例
参考实施例将对本发明进行更具体的描述。
<低温成核的实施例>
在作为基片的6英寸的硅晶片上通过溅射的方法形成具有Ru(100nm)/SiO2结构的基底金属层。可以用MOCVD法沉积Ru膜。源气体是作为Pb源的Pb(DPM)2、作为Zr源的Zr(OtBu)4、作为Ti源的Ti(OiPr)4和作为氧化剂的NO2。在不使用载气的情况下，通过质量流量控制器进行控制每种气体的流速。生长期的压力为5×10-3托(6.6Pa)。PZT沉积的方法，包括首先在第一沉积条件低温下形成粒度为3至5nm的岛形PTO核(初始晶核)，然后在第二沉积条件高温下沉积PZT。在第一步骤中，往Ru基底金属膜上通入0.2sccm的Pb(DPM)2、0.25sccm的Ti(OiPr)4和3.0sccm的NO2用于成核。在第二步骤中，通过通入0.25sccm的Pb(DPM)2、0.225sccm的Zr(OtBu)4、0.2sccm的Ti(OiPr)4、3.0sccm的NO2和150sccm的N2而进行沉积。上面的电极也是由Ru制成的。形成上面的电极之后，于400℃复原退火10分钟。
首先，Pb(DPM)2、Ti(OiPr)4和NO2同时送至Ru基底金属膜，同时改变基片的温度，然后在Ru的表面上用原子力显微镜(AFM)观察到钙钛矿钛酸铅的晶核。结果示于图5至7中。图5至7分别显示在基片温度为450℃、410℃和360℃的成核。观察到棒状束的钛酸铅晶核，微晶在其中相连。在图5中，它的密度平均为2束/μm2，而在图6和图7中分别为5束/μm2和12束/μm2。它表明在成核时基片温度的降低增大晶核的密度。
图8显示用原子力显微镜顺次对PZT的沉积过程的观察。具体而言，图8(a)所示为在450℃加热的Ru表面。如图8(b)所示，在形成PTO的初始晶核30秒之后，观察到棒状的核。沉积PZT核30秒之后(图8(c))，然后继续PZT沉积另外60秒(图8(d))，它表明多晶颗粒密度变化很小并且PZT多晶在保持初始晶核密度恒定下形成的。
图9和图10所示为用扫描电子显微镜(SEM)的方法，沉积PZT膜至250nm后的表面。PZT的沉积温度恒定为455℃。图9和图10显示这样两种的情况，PTO成核温度分别为455℃即等于PZT的沉积温度和380℃即低于PZT的沉积温度。可以清楚地观察到PTO较低的初始成核温度导致在其上沉积的PZT的表面中的不规则性降低。
图11至13所示为，用横截面透射电子显微镜(TEM)的方法，在沉积PZT膜至250nm后的表面。PZT膜的沉积温度恒定为455℃。图11至图13显示这样几种情况，PTO成核温度分别为455℃即等于PZT的沉积温度、380℃和350℃。可以清楚地观察到，PTO晶体较低的初始成核温度减小PZT的晶体粒度，导致在PZT的表面中不规则性降低。
图14所示为当在基片温度为455℃沉积PZT膜至250nm之前，在基片温度为380℃下形成PTO的初始晶核时的IV性能。漏电流在10V时实际上等于10-4A/cm2或更低。相反，当PTO的初始晶核在与PZT沉积的相同温度即455℃形成时，图15所示的IV性能表明在5V至8V范围内，电流急剧地增加。从这些结果中，证实初始晶核在低温下形成可以在漏电流方面产生明确的改善。
图16所示为当改变基片温度形成PTO的初始晶核，而在基片温度为455℃沉积PZT膜至250nm时的滞后性能(当从小尺寸开始施加±2、3、4和5的电压，每张图中的圈是滞后圈)。即使在380℃的低的初始成核温度下，得到的电容器也显示具有足够的极化值(2Pr值)的良好的滞后性能。通过采用低温成核，晶体粒度被从200nm减小至80nm。这里，在原子力显微镜观测到的5×5μm图中的多晶粒度进行平均而计算得到晶体粒度。
图17所示为对于同一样品在3V时的疲劳性能，测量也是在3V下进行的。它表明在反向充电至1×108次时基本上没有变化的良好的疲劳性能。
图18所示为当在沉积PZT膜至250nm，在恒定的380℃形成PTO的初始晶核，并且PZT的沉积温度从455℃降低到410℃时的滞后性能。它表明，PZT的沉积温度对滞后性能有相当明显的影响，并且在沉积温度为410℃或更低时，滞后性能迅速恶化。换而言之，当将PZT的沉积温度同样降至380℃的初始成核温度时，很明显不到达到理想的滞后性能。因此，它表明，本发明的特征的效果，即对PZT沉积期间的温度和初始晶核期间的温度进行不同地设置。
<高压成核的实施例>
除了对PZT的沉积条件进行更改外，如<低温成核的实施例>中所述进行实验。在第一步骤中，通过往Ru基底金属膜上通入0.2sccm的Pb(DPM)2、0.25sccm的Ti(OiPr)4、3.0sccm的NO2而进行沉积。在第二步骤中，通过通入0.25sccm的Pb(DPM)2、0.225sccm的Zr(OtBu)4、0.2sccm的Ti(OiPr)4、3.0sccm的NO2和150sccm的N2而进行沉积。在此实验中，在第一和第二沉积条件将基片的温度恒定为430℃，通过改变排气体积而对压力进行控制。
图19(a)和(b)所示为表面的原子力显微镜(AFM)图像，是分别在第一步骤中在0.1托(13.3Pa)和1托(133Pa)的压力下成核30秒，并且在第二步骤中0.1托(13.3Pa)下沉积PZT膜至250nm后的表面图像。对于图19(a)中在0.1托成核压力下的膜，晶体粒度为300nm，而在图19(b)中在1托成核压力下的膜，为80nm。图20所示为当成核在1托的高压下进行的极化滞后性能，显示出满意的性能。
图21所示为当在第一沉积条件中改变压力，而在第二沉积条件的压力为0.1托时的压力和晶体粒度之间的关系。
在图22(a)、(b)中的IV性能表明，高压成核后较小的晶体粒度相当明显地改善了电流泄漏。
图23所示为晶体粒度和位线变化/自发极化之间的关系。此图清楚地表明，晶体粒度小于300nm，特别晶体粒度为200nm或更小时，位线变化被改善。这大概是因为晶体粒度的减小可以使在位线电压差方面分布更窄，导致具有小的位线电压差的缺陷位减小。此外，它还表明，优选晶体粒度为50nm至200nm，因为太小的晶体粒度导致自发极化的降低。
<形成初始无定形层的方面的实施例>
除了对PZT的沉积条件进行更改外，如<低温成核的实施例>中所述进行实验。在第一步骤中，往Ru基底金属膜上加入0.2sccm的Pb(DPM)2、0.225sccm的Zr(OtBu)4、0.25sccm的Ti(OiPr)4、3.0sccm的NO2和150sccm的N2，并且在第二步骤以相同的流速加入。在此实验中，在第一和第二步骤的压力都为0.1托(13.3Pa)时，在第一步骤中在基片温度为330℃沉积30秒以形成无定形层，并在第二步骤中于430℃沉积PZT膜至250nm。
图25(a)所示为沉积膜表面的原子力显微镜(AFM)图像。为了比较，在第一步骤于430℃进行PTO的成核，并且在第二步骤于430℃进行PZT的沉积(以下，称为“比较例”)，并且它的AFM图像示于图25(b)中。如这些图中所见，形成初始的无定形层之后的膜在表面平坦性方面具有相当明显的改善。
图26所示为X射线光谱，(a)形成初始无定形层之后和(b)PZT膜沉积结束时。如图26(a)所示，没有观察到PZT晶体峰，但是取而代之的是，观察到宽峰，所述的宽峰可能相当于无定形层。在沉积结束时，如图26(b)中光谱(i)中所示，观察到(110)和(101)峰，表明晶体的取向与示于光谱(ii)中的比较例中的不同。即可以推测，将取向改变以增加与基片平行的小平面，导致表面平坦性的改善。
对于自发极化的滞后性能与用常规方法获得的相等，并且在最大外加电压为5V测得的2Pr值为37.21μC/cm2。
在电流泄漏方面，通过比较在图27(a)和(b)中的IV性能，清楚地表明，形成初始的无定形层改善了电流泄漏。
<器件生产的实施例1-1>
参考图28，将对器件生产的实施例1-1进行描述，在其中根据本发明采用气相生长方法制备存储元件。通过湿式氧化在硅基片上沉积氧化物膜。离子注入搀杂物如硼和磷后，形成n型或p型阱。然后，如下所述形成门和扩散层。首先，通过湿式氧化形成门氧化物膜1601，并且沉积和蚀刻掉将成为门的多晶硅膜1602。在多晶硅膜上沉积硅氧化物膜，然后蚀刻掉硅氧化物膜以形成侧壁的氧化物膜1603。接着，将搀杂物如硼或砷离子注入以形成n型或p型扩散层1604。在表面上沉积Ti膜，然后所述的Ti膜与硅进行反应。蚀刻掉未反应的Ti以在门1602和扩散层1604上形成Ti硅化物层1605。用上述方法，通过互相分开的氧化物膜1606分开的n型和p型MOS晶体管就形成在硅基片上，如图28(A)所示。
然后，形成接头和下面的电极，如图28(B)所示。首先，将作为第一夹层绝缘膜1607的硅氧化物膜或含有搀杂物如硼的硅氧化物膜(BPSG)沉积在基片上，然后用CMP夷平第一夹层绝缘膜1607。接着，通过蚀刻打开接头，将搀杂物注入每个n型或p型扩散层，并且将产品于750℃加热10秒钟。然后，沉积作为阻挡层金属的Ti和TiN。通过CVD在金属层的上面沉积钨，并且通过CMP形成钨插塞1608。CVD后，通过蚀刻钨的背面可以形成钨插塞。在表面上相续地形成作为电容器下面的电极层的Ti膜1609、TiN膜1610和Ti，然后在其上沉积Ru膜1611至100nm。
接着，形成铁电电容器，如图28(C)所示。使用本发明的方法形成PZT至100nm。源材料是双二(三甲基乙酰基)甲酸铅(Pb(DPM)2)、异丙氧基钛(Ti(OiPr)4)、丁氧基锆(Zr(OtBu)4)，并且氧化气体是NO2。沉积条件如下。首先，对于形成PTO的初始晶核，在基片温度为380℃，0.2sccm的Pb(DPM)2、0.25sccm的Ti(OiPr)4和3.0sccm的NO2条件下沉积30秒。然后，将基片温度升至430℃后，在更改的源气体加入条件下沉积1200秒：0.25sccm的Pb(DPM)2、0.225sccm的Zr(OtBu)4、0.2 sccm的Ti(OiPr)4、3.0sccm的NO2和150sccm的N2，以形成PZT 1612的金属氧化物介电膜。
真空容器在生长期间的总气压为8×10-2托，并且生长的膜的厚度为250nm。用溅射法沉积Ru1613，并且形成电容器上面的电极层。用干蚀刻将电容器上面的电极层、金属氧化物介电膜和电容器下面的电极层形成图案以提供PZT电容器。
在表面上形成电容器上面的电极，如图28(D)所示。用等离子体CVD形成作为第二夹层绝缘膜1614的硅氧化物膜之后，通过蚀刻打开电容器上面的接头和板线的接头。在表面上顺序地沉积WSi、TiN、A1Cu和TiN，然后通过蚀刻加工以形成插塞1615和第二金属互连1616。在表面上形成作为钝化膜1617的硅氧化物膜和SiON膜。然后为了评估电性能，打开互连的衬垫(未显示)。
<器件生产的实施例1-2>
虽然在图28中显示在形成电容器下面的电极后，用干蚀刻分开电容器的方法，单电容器也可以用下面的方法制备：如作为更改的方法在器件生产实施例1-2所示，在用干蚀刻分离电容器下面的电极即Ru/Ti/TiN/Ti之后，再沉积PZT，形成Ru上面的电极，然后分开上面的电极的方法。参考图29对器件生产实施例1-2进行简要地描述。在图29至32中，与图28的共同的部件用相同的符号表示。
首先，如在生产实施例1-1(图29(A))中所述，在硅基片上形成晶体管，并且再形成第一夹层绝缘膜1607和掩埋入其中的插塞1608。然后，通过溅射相继沉积作为电容器下面的电极层的Ti膜1709、TiN膜1710和Ti，接着在表面上沉积Ru膜1711至100nm。然后，通过元件分离的干蚀刻对Ru/Ti/TiN/Ti的层叠结构进行处理，以形成电容器下面的电极(图29(B))。
随后，在基片的整个表面之上沉积PZT膜1712(图29(C))。形成Ru膜之后，通过干蚀刻处理Ru膜和分开以形成电容器上面的电极1713。然后，如在图16中所示的实施例所述，形成第二夹层绝缘膜1714、插塞1715、第二铝互连1716和防护膜1717以提供最终的半导体器件(图29(D))。
使用这个方法，承受干蚀刻的膜是如此的薄，以致于可以形成出色的图案。由于PZT的边在干蚀刻过程中没有暴露于等离子体，所以在PZT膜中没有缺陷可以产生。
<器件生产的实施例1-3>
如图30所示，器件生产的实施例1-3所示为下面的电极的侧面也用作电容器的电极的实例。
为了形成这样的结构，例如在生产实施例1-2中形成电容器下面的电极至厚度约为500nm。一般而言，在沉积厚的Ru膜1711后，用干蚀刻分隔Ru膜为元件，然后在基片整个表面之上沉积PZT膜1712。由于本发明采用热的CVD法，可以形成具有良好的阶梯覆盖的PZT膜。沉积Ru膜后，如此分离Ru膜，使它覆盖在下面的电极侧面上形成的PZT膜以形成电容器上面的电极1713，如图30所示。如在生产实施例1-2中所述，进行后面的步骤以提供半导体器件。
下面将描述在器件生产的实施例1-1、1-2和1-3中制备的电容器的电性能。
并联连接五千个1×1μm的PZT电容器并且确定他们的性能。反向电荷和非反向电荷之差为30μC/cm2或更高，显示有良好的介电性能。在外加电压为10V时，漏电流等于10-4A/cm2或更低。疲劳性能和保留性能也良好。评估门长度为0.26μm的晶体管的性能。对于p型和n型晶体管，极限Vt是在晶片整个表面之上的10％范围内变化。0.4μm的正方形电容器下面的接头的电阻用接头链的方法确定，得到良好的结果，即每个接头的电阻值为10Ωcm或更小。此外，沉积的PZT膜具有改善了的平坦性，以便不产生不规则的反射并且可以精确地进行掩模对准。
电容元件的位线电压差的变化很小并且没有观察到缺陷位。
<器件生产的实施例2>
参考图31和32，下面将描述根据本发明的一个实施方案制备存储元件的第二种方法。对于存储元件，如在第一个实施方案中所述进行直到形成钨插塞的过程。然后，在表面上沉积Ti和TiN。通过溅射沉积AlCu膜并且通过干蚀刻形成第一铝互连1809。由此，在n型和p型MOS晶体管上形成第一铝互连，如图31(A)所示。
然后，形成一个通道和第二铝互连，如图31(B)所示。首先，在基片上沉积作为第二夹层绝缘膜1810的硅氧化物膜，或含有搀杂物如硼的硅氧化物膜(BPSG)，然后通过CMP夷平所述的绝缘膜1810。接着，通过蚀刻打开一个通道孔后，沉积作为阻挡层金属的Ti和TiN。通过CVD在金属层的上面沉积钨，并且通过CMP形成钨插塞1811。在CVD后，通过蚀刻钨的背面可以形成钨插塞。通过溅射在表面上形成Ti和TiN膜，通过干蚀刻形成第二铝互连1812，然后沉积作为第三夹层绝缘膜1813的硅氧化物膜，或含有搀杂物如硼的硅氧化物膜(BPSG)，然后通过CMP夷平夹层绝缘膜1813。接着，通过蚀刻打开一个通道孔后，沉积作为阻挡层金属的Ti和TiN。通过CVD在金属层的上面沉积钨，并且通过CMP形成钨插塞1814。CVD后，通过蚀刻钨的背面可以形成钨插塞。可以重复进行形成铝互连、夹层膜和通道孔的过程，以达到理想的互连层数。在最后的钨插塞上通过溅射相继沉积作为电容器下面的电极的Ti膜1815、TiN和Ti1816，然后在电容器下面的电极之上沉积Ru膜1817至100nm。
接着，形成铁电电容器，如图32(C)所示。使用本发明的方法形成PZT至100nm。源材料是双二(三甲基乙酰基)甲酸铅(Pb(DPM)2)、异丙氧基钛(Ti(OiPr)4)、丁氧基锆(Zr(OtBu)4)并且氧化剂是NO2。沉积条件如下。首先，为了形成PTO的初始晶核，在基片温度为380℃，0.2sccm的Pb(DPM)2、0.25sccm的Ti(OiPr)4和3.0sccm的NO2的条件下，沉积30秒。然后，将基片温度升至430℃后，在更改的条件下沉积1200秒：0.25sccm的Pb(DPM)2、0.225sccm的Zr(OtBu)4、0.2sccm的Ti(OiPr)4、3.0sccm的NO2和150sccm的N2，以形成PZT1818的金属氧化物介电膜。
真空容器在生长期间的总气体压力为8×10-2托，并且生长的膜的厚度为250nm。通过溅射沉积Ru1819，并且形成电容器上面的电极层。通过干蚀刻将电容器上面的电极层、金属氧化物介电膜和电容器下面的电极层形成图案以提供PZT电容器。
然后，如图32(D)所示，通过等离子CVD形成作为第四夹层绝缘膜1820的硅氧化物膜，然后通过蚀刻打开电容器上面的接头和板线接头。接着，WSi、TiN、AlCu和TiN顺序地沉积在表面上，然后通过蚀刻将其加工形成插塞1821和第三金属互连1822。在表面上形成作为钝化膜1823的硅氧化物膜和SiON膜。然后打开互连的衬垫用于评估导电性能。
再接着，同样当有下面的铝互连时，用干蚀刻分开电容器下面的电极即Ru/Ti/TiN/Ti之后，可以沉积PZT。然后形成Ru电容器上面的电极，而后分开电容器上面的电极。用此方法，承受干蚀刻的膜是如此的薄，以致于可以形成出色的图案。由于PZT的边在干蚀刻过程中没有暴露于等离子体，所以在PZT膜中没有缺陷可以产生。
如在器件生产的实施例1中所描述的，评估在器件生产的实施例2中制备的存储元件的电性能。
作为结果，反向电荷和非反向电荷差为40μC/cm2或更高，显示有良好的介电性能。在外加电压为10V时，漏电流等于10-4A/cm2或更小。同样疲劳性能和保留性能良好。评估门长度为0.26μm的晶体管的性能。对于p型和n型晶体管，极限Vt的改变是在晶片整个表面之上的10％范围内。0.4μm的正方形电容器下面的接头的电阻用接头链的方法确定，得到良好的结果，即每个接头的电阻值为10Ωcm或更小。此外，沉积的PZT膜具有改善的平坦性，以便不产生不规则的反射并且可以精确地进行掩模对准。
器件生产的实施例描述的是用钨作为接头，但用多晶硅接头的器件同样在铁电电容器性能、晶体管性能和接头电阻方面得以改善。
尽管在器件生产的实施例中使用低温成核，但是也可以采用高压成核或低温成核与高压成核的结合，以得到相同地良好的结果。此外，采用形成初始无定形层的方法可以制备半导体器件，由此可以改善漏电流性并且可以在较高准确度下进行掩模对准。
工业适用性
根据本发明，用低温成核和/或高压成核的方法进行金属氧化物介电膜如PZT膜(Pb(Zr，Ti)O3膜)的气相生长方法可以用于制备具有减小的漏电流和良好膜透明度的介电膜，由此可以容易地进行掩模对准。可以将此方法应用于电容元件，以较好的产率制备高度集成的半导体器件，该半导体器件在位线电压差方面有很小的变化。
根据本发明，用形成初始无定形层的方法进行金属氧化物介电膜的气相生长方法可以用于制备具有减小的漏电流和良好膜透明度的介电膜，由此可以容易地进行掩模对准。
根据本发明，制备的PZT膜有小的晶体粒度(50nm至200nm)，即使当它形成在基底半导体材料如Ru的表面上时，这个粒度用常规的方法是不能达到的。因此，它可以在漏电流、掩模对准和位线电压差的变化方面具有良好的性能。

Claims (25)

1.一种使用有机金属源气体在基底导电材料上形成金属氧化物介电膜的气相生长方法，该介电膜具有用ABO3表示的钙钛矿型晶体结构，该方法包括：
在第一沉积条件下，在基底导电材料上形成初始钙钛矿晶核或初始无定形层的第一步骤，所述初始无定形层具有无定形结构；和
在第二沉积条件下，在第一步骤形成的初始晶核或初始无定形层上再生长具有钙钛矿晶体结构的膜的第二步骤，所述的第二沉积条件与第一沉积条件是不同的；
其中，第一条件满足下述要求的至少一个要求：
(a)比第二沉积条件低的基片温度；和
(b)比第二沉积条件高的源气体压力。
2.根据权利要求1所述的形成金属氧化物介电膜的气相生长方法，其中在第一和第二沉积条件中，压力相同而在第一沉积条件中的基片温度较低。
3.根据权利要求1所述的形成金属氧化物介电膜的气相生长方法，其中在第一和第二沉积条件中，基片温度相同而在第一沉积条件中压力较高。
4.根据权利要求1所述的形成金属氧化物介电膜的气相生长方法，其中在第一和第二沉积条件中，第一沉积条件同时满足两个要求：(a)比第二沉积条件低的基片温度和(b)比第二沉积条件高的压力。
5.根据权利要求1至4任何一项所述的形成金属氧化物介电膜的气相生长方法，其中在第一沉积条件下使用所有的有机金属源气体形成初始核或初始无定形层，所述有机金属源气体将成为用于金属氧化电介质的材料，并且在改变进料条件的第二沉积条件下，使用所有的有机金属源气体生长具有钙钛矿晶体结构的膜。
6.根据权利要求1至4任何一项所述的形成金属氧化物介电膜的气相生长方法，其中在第一沉积条件下使用部分有机金属源气体形成初始核或初始无定形层，所述有机金属源气体将成为用于金属氧化电介质的材料，并且在第二沉积条件下，使用所有的有机金属源气体生长具有钙钛矿晶体结构的膜。
7.根据权利要求6所述的形成金属氧化物介电膜的气相生长方法，其中当成分A和成分B的至少一种成分含有多种元素时，在第一沉积条件下使用的有机金属源气体同时含有成分A源和成分B源。
8.根据权利要求1至7任何一项所述的形成金属氧化物介电膜的气相生长方法，其中加入具有良好自动控制性能的源气体进行第二沉积条件下的沉积，并且加入比第二沉积条件量大的成分A源进行第一沉积条件下的沉积。
9.根据权利要求1至8任何一项所述的形成金属氧化物介电膜的气相生长方法，其中当同时使用Zr和Ti作为成分B时，在下面的条件下进行沉积，即与第二沉积条件相比，在第一沉积条件中的Zr源/Ti源的比率较小。
10.根据权利要求6所述的形成金属氧化物介电膜的气相生长方法，其中当同时使用Zr和另外的元素作为成分B时，在第一沉积条件下的沉积是在没有加入Zr源气体的条件下进行的。
11.根据权利要求1至7任何一项所述的形成金属氧化物介电膜的气相生长方法，其中当通过控制第一沉积条件中的温度和源气体压力的至少一种来控制晶体粒度时，进行沉积。
12.根据权利要求1至11任何一项所述的形成金属氧化物介电膜的气相生长方法，其中当在第二沉积条件中的源气体总压力保持在200毫托或更低时，进行沉积。
13.根据权利要求1至12任何一项所述的形成金属氧化物介电膜的气相生长方法，其中在第二沉积条件中的基片温度为470℃或更低。
14.根据权利要求1至7任何一项所述的形成金属氧化物介电膜的气相生长方法，其中金属氧化物介电膜是PZT膜或BST膜。
15.根据权利要求1至14任何一项所述的形成金属氧化物介电膜的气相生长方法，其中所述的基底导电材料是电容器的电极，所述的电极至少在其表面上包括由选自Ir、Ru、IrO2和RuO2的金属或金属氧化物制成的膜。
16.根据权利要求1至14任何一项所述的形成金属氧化物介电膜的气相生长方法，其中基底导电材料是一种Ru/Ti/TiN/Ti的四层结构的材料。
17.根据权利要求1至14任何一项所述的形成金属氧化物介电膜的气相生长方法，其中基底导电材料是一种Ru/Ti/TiN/Ti/W的五层结构的材料。
18.一种制备半导体器件的方法，该方法包括的步骤如下：在半导体基片上形成MOS晶体管；在晶体管上形成第一夹层绝缘膜；在第一夹层绝缘膜中打开一个接头，所述的接头达到在MOS晶体管中的扩散层，并且为了导电用金属插塞填充接头；在具有金属插塞的第一夹层绝缘膜的整个表面之上形成电容器下面的电极层；用根据权利要求1至17任何一项所述的方法在电容器下面的电极层之上沉积金属氧化物介电膜；在金属氧化物介电膜上形成电容器上面的电极层；将下面的电极层、金属氧化物介电膜和电容器上面的电极层形成图案以提供三层结构的电容器。
19.一种制备半导体器件的方法，该方法包括的步骤如下：在半导体基片上形成MOS晶体管；在晶体管上形成第一夹层绝缘膜；在第一夹层绝缘膜中打开一个接头，所述的接头达到在MOS晶体管中的扩散层，并且为了导电用金属插塞填充接头；在具有金属插塞的第一夹层绝缘膜的整个表面之上形成电容器下面的电极层；将电容器下面的电极层形成图案，以在金属插塞中形成电容器下面的电极；用根据权利要求1至17任何一项所述的方法在形成图案的电容器下面的电极层和第一夹层绝缘膜的整个表面之上沉积金属氧化物介电膜；在金属氧化物介电膜的整个表面之上形成电容器上面的电极层；并且将电容器上面的电极层形成图案，以提供包括电容器下面的电极、金属氧化物介电膜和电容器上面的电极的三层结构的电容器。
20.一种制备半导体器件的方法，该方法包括的步骤如下：在半导体基片上形成MOS晶体管；在晶体管上形成第一夹层绝缘膜；在第一夹层绝缘膜中打开一个接头，所述的接头达到在MOS晶体管中的扩散层，并且为了导电用金属插塞填充接头；在第一夹层绝缘膜上形成与金属插塞电学上连接的铝互连；在铝互连上形成第二夹层绝缘膜；在第二夹层绝缘膜中打开一个达到铝互连的接头，并且为了导电用金属插塞填充接头；在包括金属插塞的第二夹层绝缘膜的整个表面之上形成电容器下面的电极层；用根据权利要求1至17任何一项所述的方法在电容器下面的电极层的整个表面之上沉积金属氧化物介电膜；在金属氧化物介电膜整个表面之上形成电容器上面的电极层；并且将电容器下面的电极层、金属氧化物介电膜和电容器上面的电极层形成图案以提供三层结构的电容器。
21.根据权利要求20所述的制备半导体器件的方法，其中可以通过至少重复一次下面的步骤在电容器的下层中形成多层的铝互连：在形成电容器下面的电极层之前，形成电学上连接至形成的最后的金属插塞的铝互连，在铝互连上形成夹层绝缘膜，以及打开一个达到在夹层绝缘膜中的铝互连的接头，并且为了导电用金属插塞填充开口。
22.一种在基底导电材料表面上沉积的PZT膜，所述的基底导电材料选自晶体粒度为50nm至150nm的Ir、Ru、IrO2和RuO2。
23.根据权利要求22所述的PZT膜，其中采用MOCVD沉积所述的PZT膜。
24.根据权利要求23所述的PZT膜，其中采用MOCVD于400至700℃沉积所述的PZT膜。
25.一种电容元件，其含有根据权利要求22至24任何一项所述的PZT膜。
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