JP2004349687A - 抗磁ランダムアクセスメモリ（ｍｒａｍ）装置の製造方法 - Google Patents

抗磁ランダムアクセスメモリ（ｍｒａｍ）装置の製造方法 Download PDF

Info

Publication number
JP2004349687A
JP2004349687A JP2004123262A JP2004123262A JP2004349687A JP 2004349687 A JP2004349687 A JP 2004349687A JP 2004123262 A JP2004123262 A JP 2004123262A JP 2004123262 A JP2004123262 A JP 2004123262A JP 2004349687 A JP2004349687 A JP 2004349687A
Authority
JP
Japan
Prior art keywords
plasma
substrate
layer
etching
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004123262A
Other languages
English (en)
Other versions
JP2004349687A5 (ja
Inventor
Chentsau Ying
エン チェンサウ
Xiaoyi Chen
チェン シャウイー
Chun Yan
ヤン チュン
Ajay Kumar
クマール アジャイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2004349687A publication Critical patent/JP2004349687A/ja
Publication of JP2004349687A5 publication Critical patent/JP2004349687A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09B—EDUCATIONAL OR DEMONSTRATION APPLIANCES; APPLIANCES FOR TEACHING, OR COMMUNICATING WITH, THE BLIND, DEAF OR MUTE; MODELS; PLANETARIA; GLOBES; MAPS; DIAGRAMS
    • G09B9/00—Simulators for teaching or training purposes
    • G09B9/02—Simulators for teaching or training purposes for teaching control of vehicles or other craft
    • G09B9/04—Simulators for teaching or training purposes for teaching control of vehicles or other craft for teaching control of land vehicles
    • G09B9/042—Simulators for teaching or training purposes for teaching control of vehicles or other craft for teaching control of land vehicles providing simulation in a real vehicle
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/308—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices lift-off processes, e.g. ion milling, for trimming or patterning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Educational Technology (AREA)
  • Educational Administration (AREA)
  • Business, Economics & Management (AREA)
  • Aviation & Aerospace Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置の製造のために磁性材料をエッチングする改善された方法を提供する。
【解決手段】複数層磁性スタックの各層は、プラズマエッチングステップ１０８,１１２,１１６、それに続くプラズマ処置ステップ１１０,１１４,１１８を含むプロセスシーケンスを使用してエッチングされる。プラズマ処置ステップ１１０,１１４,１１８は、不活性ガスを備えるプラズマを使用し、プラズマエッチングステップ１０８,１１２,１１６中に形成された残留物を除去する。
【選択図】図１

Description

発明の背景
発明の分野
[0001]本発明は、一般的に半導体基板上にデバイスを製造する為の方法に関する。より具体的には、本発明は抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置を製造する方法に関する。
関連発明の説明
[0002] マイクロエレクトロニックデバイスは、一般的に、様々な導電層が互いに相互接続され、該装置内で電子信号の伝播を容易にする集積回路として半導体基板上に製造される。そのような装置の一例は、デジタル情報の保存を容易にする抗磁ランダムアクセスメモリ（ＭＲＡＭ）のようなメモリ内の記憶素子である。
[0003]ＭＲＡＭ装置内のメモリセルは、非磁性誘電材料により分離された２組の磁性層を備える多層構造である。これらの層は、上に横たわるブランケット膜として堆積され、その後、ＭＲＡＭ装置を形成するようにパターン化される。より具体的には、ＭＲＡＭ装置は、頂部電極層（例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）等）、自由磁性層（例えば、ＮｉＦｅ、ＣｏＦｅ等）、トンネル層（例えば、Ａｌ２Ｏ３等）、コバルト鉄合金（ＣｏＦｅ）、ルテニウム（Ｒｕ）、プラチナマンガン合金（ＰｔＭｎ）等を備える多層磁性スタック、底部電極（例えば、Ｔａ、ＴａＮ等）、バリア層（例えば、ＳｉＯ２等）を備える。
[0004]ＭＲＡＭ装置の製造は、プラズマエッチング処理を備え、ここで、ＭＲＡＭ膜スタックの１以上の層が、部分的あるいは全体的に除去される。ＭＲＡＭ膜スタックは、腐食に敏感な材料を備え、装置の製造中、簡単に腐食され、酸化され、損傷を受け、金属含有残留物を除去することが難しくなる。そのような残留物は、一般的に、ＭＲＡＭ膜スタックの側部に沿って蓄積し、ベール状パターンを形成する可能性がある。導電性残留物または腐食された層は、ＭＲＡＭ膜スタック内で電気的短絡を引き起こす可能性がある。
[0005]複数層の磁性スタックの磁性材料は、一般的に、イオンミリング、スパッタリング等のような主に物理的プラズマ処理を使用してエッチングされる。そのようなエッチング処理は、磁性材料（例えば、ＣｏＦｅ、Ｒｕ、ＰｔＭｎ等）に対するエッチング速度が低く、通常、金属含有残留物を生み出す。このような残留物の除去は、時間浪費のルーチンであり、生産性を低下させると共にＭＲＡＭ装置の製造コストを高める。
[0006]そのため、抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置の製造の為に磁性材料をエッチングする改善された方法が技術的に必要である。
発明の概要
[0007]本発明は、抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置の複数層磁性スタック（例えば、コバルト鉄合金、ルテニウム（Ｒｕ）、プラチナマンガン合金（ＰｔＭｎ）等の層）をエッチングする方法である。複数層の磁性スタックの各層は、プラズマエッチングステップ、それに続くプラズマ処置ステップを含む処理シーケンスを使用してエッチングされる。プラズマ処置ステップは、不活性ガスを備えるプラズマを使用し、プラズマエッチングステップ中に形成された残留物を除去する。
[0008]本発明の教示は、添付図面と組合せ、以下の詳細な説明を考慮することにより、容易に理解することができる。
[00013]理解を容易にするため、可能な限り、図において共通の同一要素を指定するのに同一の参照番号が使用されている。
[0014]しかし、添付図面は、本発明の例示の実施形態を示すにすぎないので、その範囲を限定するものとみなされるものではなく、本発明は、他にも有効な実施形態を同程度に許容することができる。
詳細な説明
[0015]本発明は、抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置のおける複数層の磁性スタック（例えば、コバルト鉄合金（ＣｏＦｅ）、ルテニウム（Ｒｕ）、プラチナマンガン合金（ＰｔＭｎ）等の層）をエッチングする方法である。複数層磁性スタックの各層は、プラズマエッチングステップと、それに続くプラズマ処置ステップを含む処理シーケンスを使用してエッチングされる。プラズマ処置ステップは、不活性ガスを備えるプラズマを使用し、プラズマエッチングステップ中に形成された残留物を除去する。
[0016]図１は、シーケンス１００として抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置の複数層磁性スタックをエッチングする為の、本発明に係る方法の一実施形態のフローチャートを示す。シーケンス１００は、そのようなＭＲＡＭ装置の製造中、抗磁性ランダムアクセスメモリ（ＭＲＡＭ）膜スタック上で実行される処理を含む。
[0017]図２Ａ〜２Ｉは、シーケンス１００を使用して形成されたＭＲＡＭ装置を備える基板の一連の概略横断面図を示す。本発明を最良に理解するため、図１、図２Ａ〜図２Ｉを同時に参照すべきである。図２Ａ〜図２Ｉにおける横断面図は、ＭＲＡＭ装置を形成する為に使用される処理ステップに関する。サブプロセスとリソグラフィルーチン（例えば、フォトレジストの露光及び現像、水洗浄手順など）は、技術的に周知なので、図１、図２Ａ〜図２Ｉには示されていない。図２Ａ〜図２Ｉにおける画像は、比例しておらず、例示の目的で簡略化されている。
[0018]シーケンス１００は、ステップ１０１で開始し、ステップ１０２に進み、シリコン（Ｓｉ）ウエハ等の基板２００上にＭＲＡＭ膜スタック２０２が形成される（図２Ａ）。一実施形態において、ＭＲＡＭ膜スタック２０２は、頂部電極層２０４、自由磁性層２０６、トンネル層２０８、複数層磁性スタック２２０、底部電極層２１４、バリア層２１６を備える。
[0019]頂部電極層２０４と底部電極層２１４は、一般的に、各々が、約２００から６００オングストロームの厚さまでの導電性材料（例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、銅（Ｃｕ）等）で形成されている。自由磁性層２０６は、約２０〜２００オングストロームまでの厚さの、ニッケル鉄（ＮｉＦｅ）合金、コバルト鉄（ＣｏＦｅ）合金等の１以上の膜を備えてもよい。
[0020]トンネル層２０８は、ＭＲＡＭ装置の磁性トンネル接合部を形成し、アルミナ等の非磁性誘電材料から構成されている。一般的に、トンネル層２０８は、約１０〜２０オングストロームの厚さを有する。
[0021]複数層磁性スタック２２０は、通常、ピン留めされる（pinned）層２１０、ピンで留める（pinning）層（例えば、反強磁性層）２１２を備える。ピン留めされる層２１０は、コバルト鉄（ＣｏＦｅ）合金、ルテニウム（Ｒｕ）、ニッケル鉄クロム（ＮｉＦｅＣｒ）合金、ニッケル鉄（ＮｉＦｅ）合金など、少なくとも一つの層を備えてもよい。ピン留めする層２１２は、プラチナマンガン（ＰｔＭｎ）合金、イリジウムマンガン（ＩｒＭｎ）合金などの、少なくとも１以上の膜を備えてもよい。複数層磁性スタック２２０の膜の各々は、最大約８〜２００オングストロームの厚さで一般的に形成されている。
[0022]バリア層２１６は、一般的に、最大約１００〜５００オングストロームの厚さで、誘電材料（例えば、二酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等）から形成されている。他の実施形態において、ＭＲＡＭ膜スタック２０２は、異なる材料から形成される層を備えてもよいことが理解されるべきである。
[0023]ＭＲＡＭ膜スタック２０２の層は、従来の薄膜堆積技術（例えば、原子層堆積（ＡＬＤ）、物理的気相堆積技術（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ増強型ＣＶＤ（ＰＥＣＶＤ）等）を使用して形成可能である。ＭＲＡＭ装置の製造は、カリフォルニア州サンタクララ市のアプライドマテリアルズ社から利用可能なCENTURA（登録商標）、ENDURA（登録商標）、他の半導体ウエハ処理システムを使用して実行してもよい。
[0024]ステップ１０４において、頂部電極層２０４、自由磁性層２０６、トンネル層２０８は、それぞれ、プラズマエッチングされ、領域２２６（図２Ｂ）内で除去される。一実施形態において、第１エッチング用マスク２０１は、ＭＲＡＭ膜スタック２０２の頂部電極層２０４上に形成される。第１エッチング用マスク２０１は、製造されるＭＲＡＭ装置の為の場所、地形学の寸法を画成する。示された実施形態において、第１エッチング用マスク２０１は、ＭＲＡＭ膜スタック２０２の領域２２４を保護し、その隣接した領域２２６を露出する。ステップ１０４中、頂部電極層２０４は、塩素含有ガス又はフッ素含有ガスを使用してエッチングされてもよい。自由磁性層２０６及びトンネル層２０８は、酸素含有ガスと塩素含有ガスを備える混合ガスを使用してエッチングされてもよい。頂部電極層２０４、自由磁性層２０６、トンネル層２０８がプラズマエッチングされた後、第１エッチング用マスク２０１は、オプションとして、除去されてもよい。そのようなエッチング処理は、例えば、２００２年８月１２日に出願され、共通に譲渡された米国特許第１０／２１８２４４号（弁護士ドケットＮｏ．７４５４）に説明されており、これは、参考の為に本願に組み込まれる。
[0025]ステップ１０６では、第２エッチング用マスク２２２が、ＭＲＡＭ膜スタック２０２の頂部電極２０４上に形成される（図２Ｃ）。示された実施形態において、第２エッチング用マスク２２２は、ＭＲＡＭ膜スタック２０２の領域２２４を保護し、その隣接領域２２６を露出する。第２エッチング用マスク２２２は、一般的に、二酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）、αカーボン（アモルファスカーボン）等で形成されたハードマスクである。代替え的に、第２エッチング用マスク２２２は、フォトレジストまたは（カリフォルニア州サンタクララ市のアプライドマテリアルズ社から利用可能な）高度パターニング用膜（商標）（ＡＰＦ）から形成されてもよい。
[0026]代替え的な実施形態（図示せず）において、第１エッチング用マスク２０１は、ステップ１０６の為に利用可能である。そのような実施形態の為に、第１エッチング用マスク２０１は、頂部電極層２０４、磁性層２０６、トンネル層２０８がエッチングされた後、ＭＲＡＭ膜スタック２０２に残される。
[0027]第２エッチング用マスク２２２は、オプションとして、第２エッチング用マスクをパターニングする為に使用される光の反射を制御する反射防止層２２５（図２Ｃに点線で図示）を備えてもよい。特徴部の大きさが減少するにつれて、エッチング用マスクパターン移送処理における不正確性が、リソグラフィ処理に固有の光学的制限（例えば、光の反射）から発生し得る。反射防止層は、例えば、窒化珪素（ＳｉＮ）、ポリアミド等を備えてもよい。
[0028]第２エッチング用マスク２２２を適用する処理は、例えば、２００２年９月１６日に出願された、共通に譲渡された米国特許出願第１０／２４５１３０（弁護士ドケット第７５２４号）、２００２年１月６日に出願された出願第１０／３３８２５１号（弁護士ドケット第７８６７号）、２００２年８月１２日に出願された出願第１０／２１８２４４号（弁護士ドケット第７４５４号）に説明され、これらは参考のため、本願に組み込まれる。
[0029]
ステップ１０８において、複数層磁気スタック２２０の、ピン留めされる層２１０は、プラズマエッチングされ、領域２２６から除去される（図２Ｄ）。ステップ１０８のエッチング処理は、塩素含有ガス（例えば、三塩化ホウ素（ＢＣｌ３）、塩酸（ＨＣｌ）等）と、希釈ガス（例えば、少なくともアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等）を備える第１混合ガスを使用可能である。ステップ１０８中、基板は少なくとも８０℃の温度で維持され、基板上の、エッチング後の残留物２２８（たとえば、金属含有残留物）のような不揮発性副産物の形成を減少させる。一実施形態において、ステップ１０８は、第２エッチング用マスク２２２をエッチングマスクとして、複数層磁性スタック２２０のピン留め層２１２をエッチングストップ層として、使用する。
[0030]ステップ１０８は、CENTURA（登録商標）システムの分離プラズマ源（ＤＰＳ）IIモジュールのようなエッチングリアクタ内で実行可能である。（図４を参照して以下に説明される）ＤＰＳIIモジュールは、２ＭＨｚの誘導源を使用し、高密度プラズマを生み出す。エッチング処理の終点を決定するため、エッチング用リアクタは、終点検出システムをも含み、特定波長でのプラズマ放出、レーザインターフェロメトリー、処理時間の制御等をモニタしてもよい。
[0031]例示の実施形態において、コバルト鉄合金（ＣｏＦｅ）の膜間に挟まれたルテニウム（Ｒｕ）の膜を備える、ピン留めされる層２１０は、塩素ベースのガス（すなわち、三塩化ホウ素（ＢＣｌ３））を約５〜２５ｓｃｃｍ、希釈ガス（すなわち、アルゴン（Ａｒ））を約２０〜１００ｓｃｃｍ（よって、ＢＣｌ３：Ａｒ流量比の範囲は１：２０から１：２５．１）で提供し、２００から３０００Ｗの間で誘導結合アンテナに電力を印加し、約１５から２５０℃のウエハ温度、５から４０ミリトル間の処理チャンバ内の圧力で維持することにより、ＤＰＳIIモジュールを使用してエッチングされる。一つの例示エッチング処理は、ＢＣｌ３を２０ｓｃｃｍの流量で、アルゴンを８０ｓｃｃｍの流量（すなわち、ＢＣｌ３：Ａｒ流量比が１：４）で提供し、７５０Ｗの電力を誘導結合アンテナに印加し、１５０Ｗのバイアス電力で、８０℃のウエハ温度、５ミリトルのチャンバ圧力を維持する。このような処理が提供するのは、プラチナマンガン合金（ＰｔＭｎ）（層２１２）を覆うコバルト鉄合金（ＣｏＦｅ）とルテニウム（Ｒｕ）（層２１０）のエッチング選択性が少なくとも１：１であること、二酸化珪素（ＳｉＯ２）（第２エッチングマスク２２２）を覆うコバルト鉄合金（ＣｏＦｅ）とルテニウム（Ｒｕ）のエッチング選択性が約０．５：１であることである。
[0032]ステップ１１０では、第１混合ガス（ステップ１０８）を不活性ガス（アルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等）で置き換えることにより、不揮発性副産物（すなわち、エッチング後の残留物２２８）が基板から除去される（図２Ｅ）。そのため、ステップ１０８の終わりで、不活性ガスの流れは、内部でプラズマが維持される方式で処理チャンバに供給される。その後、ステップ１１０中、基板２００は、不活性ガスを備えるプラズマに露出される。不活性ガスを備えるプラズマは、基板２００から、その上部にステップ１０８中に形成された不揮発性副産物を除去する。
[0033]一実施形態において、不活性ガスは、処理チャンバ内のガス圧力が、第１混合ガス及び不活性ガスを備えるプラズマを維持するのに十分であるように、第１混合ガスの緩やかな排気と同時に処理チャンバに提供可能である。不活性ガスは、不活性ガスが処理チャンバ内に導入されるときに存在する第１混合ガスからの残留ガスと混合する。
[0034]図３は、ガス流（ｙ軸）が時間（ｘ軸）の関数としてプロットされる場合、本発明の一実施形態に従って実行される、プラズマエッチング、プラズマ処置ステップの為の一連のタイミングを示す。
[0035]例示的に、グラフ３１１は、ステップ１０８の終わりと一致する時間３２４で不活性ガス（ステップ１１０）の流れを提供することにより、エッチング後の残留物を除去する為の一実施形態を示し、ステップ１１０が時間３２６で終了するまで処理チャンバ内にプラズマを維持する。第１混合ガスからの残留ガスは、ステップ１０８の終わりの後、時間３０６の間、処理チャンバ内に残る。
[0036]例示の実施形態において、ステップ１１０は、アルゴン（Ａｒ）を５０〜４００ｓｃｃｍ間のレートで提供すること、誘導結合アンテナに０から３０００Ｗの間の電力を印加すること、０から５０Ｗの間のカソードバイアス電力を印加すること、５から４０ミリトルの処理チャンバ内の圧力で約１５から２５０℃の水温を維持することにより、ＤＰＳIIモジュールを使用して実行される。一つの例示処理は、２００ｓｃｃｍのレートでアルゴン（Ａｒ）を供給し、７５０Ｗの電力を誘導結合アンテナに印加し、１０ミリトルのチャンバ圧力で８０℃の水温を維持する。ステップ１１０の持続期間は、一般的に５から３０秒である。
[0037]ステップ１１２において、複数層磁気スタック２２０のピン留め層２１２は、プラズマエッチングされ、領域２２６内で除去される（図２Ｆ）。ステップ１１２のエッチング処理は、塩素含有ガス（三塩化ホウ素（ＢＣｌ３）、塩酸（ＨＣｌ）等）と、少なくとも一つのアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等を含む希釈ガスとを備える第２混合ガスを使用可能である。ピン留め層２１２がエッチングされるとき、基板は少なくとも８０℃の温度で維持され、エッチング後の残留物のような不揮発性副産物の形成を減少させる。一実施形態において、ステップ１１２は、第２エッチング用マスク２２２をエッチング用マスクとして、底部電極層２１４をエッチングストップ層として使用する。
[0038]一つの例示実施例において、ピン留め層２１２は、プラチナマンガン（ＰｔＭｎ）合金の膜を備えるが、これは、塩素ベースのガス（すなわち、三塩化ホウ素（ＢＣｌ３））を約５〜２５ｓｃｃｍのレートで、希釈ガス（すなわち、アルゴン（Ａｒ））を約２０〜１００ｓｃｃｍで（すなわち、ＢＣｌ３：Ａｒ流量比が約１：４で）供給すること、２００から３０００Ｗの間で誘導結合アンテナに電力を印加すること、０から３００Ｗの間のカソードバイアス電力を印加すること、５〜４０ミリトル間で処理チャンバ内の圧力で１５〜２５０℃の水温を維持することにより、ＤＰＳIIモジュールを使用してエッチングされる。一つの例示的なエッチング処理は、２０ｓｃｃｍのレートでＢＣｌ３、８０ｓｃｃｍのレートでＡｒ（すなわち、ＢＣｌ３：Ａｒ流量比が約１：４で）供給し、誘導結合アンテナに７５０Ｗの電力を印加し、１５０Ｗのバイアス電力を印加し、５ミリトルのチャンバ圧力で８０℃の水温を維持する。そのようなエッチング処理は、タンタル又はタンタル窒化物（層２１４）を覆うプラチナマンガン合金（層２１２）に対するエッチング選択性１：１、二酸化珪素（マスク２２２）を覆うプラチナマンガン合金（層２１２）に対するエッチング選択性０．５：１を提供する。
[0039]ステップ１１４において、不揮発性副産物は、少なくとも一つのアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等のような不活性ガスで第２混合ガスを置換することにより（ステップ１１２）、基板から除去される（図２Ｇ）。ステップ１１０と同様、不活性ガスは、プラズマが処理チャンバ内で維持されるように（例えば、穏やかな第２エッチング用混合ガスの排気及び不活性ガスによる置換で）提供される。不活性ガスを備えるプラズマは、基板２００から、その上部にステップ１１２中に形成された不揮発性副産物を除去する。
[0040]グラフ３３１（図３）は、ステップ１１２の終わりと一致する時間３４４にて不活性ガス流を供給し（ステップ１１４）、処理チャンバ内で安定したプラズマを維持することにより、エッチング後の残留物を除去する為の一実施形態を示す。第２混合ガスからの残留ガスは、ステップ１１２の終了後に時間３３６の間、処理チャンバ内に残る。
[0041]
一般的に、ステップ１１４は、ステップ１１０を参照して説明されたように実行される。一つの例示的な処理は、１００ｓｃｃｍのレートでアルゴン（Ａｒ）を供給し、誘導結合アンテナに７５０Ｗの電力を印加し、０Ｗのバイアス電力を印加し、５ミリトルのチャンバ圧力で８０℃の水温を維持する。ステップ１１４の持続期間は、一般的に５〜３０秒である。
[0042]ステップ１１６において、底部電極層２１４は、プラズマエッチングされ、領域２２６内で除去される（図２Ｈ）。一実施形態において、底部電極層２１４は、塩素含有ガス（例えば、塩素（Ｃｌ２）と、少なくとも一つのアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等を含む希釈ガスとを備える第３混合ガスを使用してエッチング可能である。ステップ１１６において、基板は、少なくとも８０℃の温度で維持され、エッチング後の残留物２３２の形成を減少させる。一実施形態において、ステップ１１６は、エッチング用マスクとして第２エッチング用マスク２２２，エッチングストップ層としてバリア層２１６を使用する。
[0043]一つの例示的な実施形態において、タンタル（Ｔａ）又はタンタル窒素化合物（ＴａＮ）を備える底部電極層２１４は、塩素（Ｃｌ２）を１０から１００ｓｃｃｍのレート、アルゴン（Ａｒ）を１０から１００ｓｃｃｍのレート（すなわち、Ｃｌ２：Ａｒ流量比が約１：１）で供給すること、２００から３０００Ｗの誘導結合アンテナに電力を印加すること、０から３００Ｗのカソードバイアス電力を印加すること、５〜４０ミリトルの処理チャンバ内の圧力で１５〜８０℃の水温で維持することにより、ＤＰＳIIモジュールを使用して、エッチングされる。一つの例示のエッチング処理は、４５ｓｃｃｍのレートでＣｌ２、４５ｓｃｃｍのレートでＡｒ（すなわち、Ｃｌ２：Ａｒ流量比が約１：１）で供給し、７００Ｗの電力をアンテナに印加し、２５Ｗのバイアス電力を印加し、１０ミリトルのチャンバ圧力で８０℃の水温を維持する。そのような処理は、少なくとも１：１という二酸化珪素を覆うタンタルやタンタル窒素化合物のエッチング選択性を提供する。
[0044]ステップ１１８において、不揮発性副産物は、第３混合ガス（ステップ１１６）を不活性ガス（例えば、少なくとも一つのアルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等）で置き換えることにより、基板から除去される（図２Ｉ）。ステップ１１０、１１４と同様、不活性ガスは、プラズマが処理チャンバ内で維持されるように供給される（例えば、緩やかな第３混合ガスの排気と不活性ガスを用いて置き換えられる）。不活性ガスを備えるプラズマは、基板２００から、その上部にステップ１１６中に形成された不揮発性副産物を除去する。
[0045]グラフ３５１は、ステップ１１６の終わりと同時に時間３６４にて不活性ガス（ステップ１１８）を供給することにより、エッチング後の残留物を除去し、ステップ１１８が時間３６６で終了するまで処理チャンバ内に安定したプラズマを維持する為の一実施形態を示す。第３混合ガスからの残留ガスは、ステップ１１８の終了後、時間３５６で処理チャンバ内に残る。
[0046]一般的に、ステップ１１８は、ステップ１１０，１１４を参照して前述されたように実行されるが、ステップ１１８において、基板２００は、追加的に、少なくとも２５Ｗの電力を印加することによりバイアスされてもよい。バイアス電力は、一般的に、約５０ｋＨｚから１３．６ＭＨｚの範囲の周波数を有する連続した高周波電力である。ステップ１１８において、バリア層２１６は露出される。バリア層２１６は、誘電材料（すなわち、二酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）を備える。バイアス電力は、誘電材料から、あらゆる金属残留物を除去する為に使用される。
[0047]一つの例示的なエッチング処理は、１００ｓｃｃｍのレートでアルゴン（Ａｒ）を供給し、７５０Ｗの電力を誘導結合アンテナ、２５Ｗのバイアス電力を基板に印加し、５ミリトルのチャンバ圧力で８０℃のウエハ温度を維持する。ステップ１１８の持続時間は、一般的に５〜３０秒である。
[0048]ステップ１２０で、シーケンス１００は終わる。
[0049]本発明のステップを実行する為に使用可能なエッチングリアクタの、一つの例示的実施形態は、図４に示されている。より具体的に、図４は、本発明の一部を実施するのに使用可能な、例示的な分離プラズマ源（ＤＰＳ）IIエッチング用リアクタ４００の概略図を示す。ＤＰＳIIリアクタは、カリフォルニア州サンタクララ市のアプライドマテリアルズ社から入手可能である。
[0050]リアクタ４００は、導体（壁）４３０内のウエハ支持用ペデスタル４１６、コントローラ４４０を有する処理チャンバ４１０を備える。
[0051]チャンバ４１０は、実質的に平坦な誘電体シーリング４２０を持って提供される。チャンバ４１０の他の変形例は、他のタイプのシーリング、例えば、ドーム状シーリングを有してもよい。シーリング４２０の上方には、少なくとも一つの誘導コイル素子４１２（２つの同軸素子４１２が図示）を備えるアンテナが配置されている。誘導コイル素子４１２は、第１整合回路網４１９を介して、プラズマ電源４１８に結合される。プラズマ源４１８は、通常、５０ｋＨｚから１３．５６ＭＨｚの範囲の可変同調型周波数で４０００Ｗまで生み出すことができる。
[0052]支持用ペデスタル（カソード）４１６は、第２整合回路網４２４を介して、バイアス電源４２２に結合される。バイアス源４２２は、一般的に、連続或いはパルス電力を生み出す能力を有する約１３．５６ＭＨｚの周波数、５００Ｗまでのソースである。他の実施形態において、ソース４２２は、ＤＣ又はパルスＤＣ源である。
[0053]コントローラ４４０は、中央処理装置（ＣＰＵ）４４４、メモリ４４２、ＣＰＵ４４４に対する支持回路４４６を備え、以下に詳細に検討するように、ＤＰＳIIエッチング処理用チャンバ４１０の構成要素の制御（例えば、エッチング処理の制御）を容易にする。
[0054]操作において、半導体ウエハ４１４は、ペデスタル４１６上に置かれ、処理ガスは、ガスパネル４３８から入口用ポート４２６を介して処理ガスが供給され、混合ガス４５０を形成する。混合ガス４５０は、プラズマ用電源４１８及びバイアス電源４２２からの電力を、それぞれ誘導コイル素子４１２及びカソード４１６に印加することにより、チャンバ４１０内でプラズマ４５５へと点火される。チャンバ４１０の内部の圧力は、スロットルバルブ４２７及び真空ポンプ４３６を使用して制御される。通常、チャンバ壁４３０は、電気的グラウンド４３４に結合される。壁４３０の温度は、壁４３０を通って走行する液体含有導管（図示せず）を使用して制御される。
[0055]ウエハ４１４の温度は、支持用ペデスタル４１６の温度を安定化することにより制御される。一実施形態において、ガス源４４８からのヘリウムガスは、ガス導管４４９を介して、ウエハ４１４の下のペデスタル面内に形成されたチャネル（図示せず）に供給される。ヘリウムガスは、ペデスタル４１６とウエハ４１４の間の熱伝達を促進する為に使用される。処理中、ペデスタル４１６は、ペデスタル内の抵抗型ヒータ（図示せず）により、定常状態の温度まで加熱可能であり、その後、ヘリウムガスは、ウエハ４１４の均一加熱を容易にする。そのような温度制御を使用し、ウエハ４１４は、０から５００℃の温度で維持される。
[0056]当業者は、リモートプラズマ源、電子サイクロトロン共振型（ＥＣＲ）プラズマチャンバ等の、他の形のエッチング用チャンバも本発明を実施する為に使用可能であることを理解するであろう。
[0057]
前述したように処理チャンバ４１０の制御を容易にするため、コントローラ４４０は、様々なチャンバやサブプロセッサを制御する為の工業設定において使用可能な汎用コンピュータプロセッサ形式の一つでもよい。ＣＰＵ４４４の、メモリ又はコンピュータ可読媒体４４２は、一以上の容易に利用可能なメモリ（読取り書込み記憶装置（ＲＡＭ）、読出し専用記憶装置（ＲＯＭ）、フロッピィディスク、ハードディスク、ローカル又はリモート型デジタル記憶装置のあらゆる他の形式）でもよい。支持回路４４６は、ＣＰＵ４４４に結合され、従来方式でプロセッサを支持する。これらの回路は、キャッシュ、電源、クロック回路、入出力回路、サブシステム等を含む。本発明の方法は、一般的に、ソフトウェアルーチンとして、メモリ４４２内に保存される。ソフトウェアルーチンは、ＣＰＵ４４により制御されるハードウェアから遠くに配置されている第２ＣＰＵ（図示せず）により記憶され、実行されてもよい。
[0058]本発明は、他の半導体ウエハ処理システムを使用して実施可能であり、ここで、本発明の精神から逸脱することなく、本願で開示された教示を利用することにより、処理パラメータは、当業者により許容可能な特徴に調整可能である。
[0059]前述の検討は、ＭＲＡＭ装置の製造を参照したが、集積回路で使用される他の装置や構造の製造も、本発明から利益を享受できる。
[0060]上記は、本発明の例示の実施形態に向けられているが、本発明の他の更なる実施形態は、添付された請求項によって決定される基本的範囲から逸脱することなく案出することができる。
図１は、本発明の一実施形態に従う、磁性材料をエッチングする方法のフローチャートを示す。 図２Ａは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｂは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｃは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｄは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｅは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｆは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｇは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｈは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図２Ｉは、図１の方法に従って形成されたＭＲＡＭ膜スタックを有する基板の、概略横断面図を示す。 図３は、本発明の一実施形態に従って実行されたプラズマエッチングステップ及びプラズマ処置ステップの為の一連のタイミング図を示す。 図４は、本発明の方法の一部を実行する為に使用される種類の例示的プラズマ処理装置の概略図を示す。
符号の説明
２００…基板、２０１…第１エッチング用マスク、２０２…ＭＲＡＭ膜スタック、２０４…頂部電極層、２０６…自由磁性層、２０８…トンネル層、２１０…ピン留めされた層、２１２…ピン留め層、２１４…底部電極層、２１６…バリア層、２２０…複数層磁性スタック、２２２…第２エッチング用マスク、２２４…領域、２２５…耐反射層、２２６…領域、２２８…残留物、２３２…残留物、４００…リアクタ、４１０…チャンバ、４１２…誘導コイル素子、４１４…半導体ウエハ、４１６…支持用ペデスタル、４１８…プラズマ用電源、４１９…第１整合回路網、４２０…誘電体シーリング、４２２…バイアス源、４２４…第２整合回路網、４２６…入口用ポート、４２７…スロットルバルブ、４３０…壁、４３４…電気的グラウンド、４３６…真空ポンプ、４３８…ガスパネル、４４０…コントローラ、４４２…メモリ、４４４…中央処理装置、４４６…支持回路、４４８…ガス源、４４９…ガス導管、４５０…混合ガス、４５５…プラズマ。

Claims (25)

  1. 金属層をプラズマエッチングする方法において：
    （ａ）複数の金属層上に形成されたパターン化されたマスクを上部に有する基板を提供するステップと；
    （ｂ）第１混合ガスを備える第１プラズマを発生させるステップと；
    （ｃ）前記複数の金属層の第１金属層を、第１プラズマを使用してエッチングするステップであって、前記基板上に金属残留物が形成される、前記ステップと；
    （ｄ）不活性ガスを備える第２プラズマで前記第１プラズマを置き換えるステップであって、第２プラズマに対する前記基板の露出により、前記基板上に形成された前記金属残留物を除去する、前記ステップと；
    を備える、前記方法。
  2. 前記第２プラズマは、ステップ（ｃ）の終わりと一致する前記第１プラズマを置き換える、請求項１記載の方法。
  3. 前記不活性ガスは、アルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）から成る群より選択された少なくとも一つのガスを備える、請求項１記載の方法。
  4. 前記複数の金属層は、少なくとも一つの磁性層と、反強磁性層とを備える、請求項１記載の方法。
  5. 前記複数の金属層は、少なくとも一つのコバルト鉄合金（ＣｏＦｅ）、ルテニウム（Ｒｕ）、ニッケル鉄合金（ＮｉＦｅ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、プラチナマンガン合金（ＰｔＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、タンタル（Ｔａ）、タンタル窒素化合物（ＴａＮ）を備える、請求項１記載の方法。
  6. 前記ステップ（ｄ）は、約５〜４０ミリトルの範囲内のチャンバ圧力で実行される、請求項１記載の方法。
  7. 前記ステップ（ｄ）は、前記基板を約５〜３０秒間、前記第２プラズマに前記基板を露出する工程を備える、請求項１記載の方法。
  8. 前記ステップ（ｄ）は：
    ５０〜４００ｓｃｃｍの間の流量でアルゴン（Ａｒ）を提供する工程と；
    前記基板を約１５〜２５０℃の温度、５〜４０ミリトルの処理チャンバ圧力で維持する工程と；
    アルゴン（Ａｒ）プラズマを形成するため、約３０００Ｗの電力を誘導結合アンテナに印加する工程と；
    前記基板を約５〜３０秒間、前記アルゴン（Ａｒ）プラズマに露出する工程と、
    を備える、請求項１記載の方法。
  9. 前記ステップ（ｃ）−（ｄ）は、前記複数の金属層の、少なくとも第２の金属層に対して繰り返される、請求項１記載の方法。
  10. 抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置を製造する方法において：
    （ａ）上部に頂部電極層、自由磁性層、トンネル層、複数層磁性膜スタック、底部電極層、バリア層を持つ基板を提供するステップと；
    （ｂ）前記頂部電極層、前記自由磁性層、前記トンネル層をエッチングするステップと；
    （ｃ）第１混合ガスを備える第１プラズマを使用して前記複数層磁性膜スタックの第１層をエッチングするステップであって、前記基板には金属残留物が形成される、前記ステップと；
    （ｄ）不活性ガスを備える第２プラズマで前記第１プラズマを置き換えるステップであって、前記第２プラズマに対する前記基板の露出により、前記基板上に形成された前記金属残留物を除去する、前記ステップと；
    （ｅ）第２混合ガスを備える第３プラズマを使用して前記複数層磁性膜スタックの第２層をエッチングするステップであって、前記基板上に金属残留物が形成される、前記ステップと；
    （ｆ）不活性ガスを備える第４プラズマで第３プラズマを置き換えるステップであって；
    前記第４プラズマに対する前記基板の露出により、前記基板上に形成された金属残留物を除去する、前記ステップと；
    （ｇ）第３混合物を備える第５プラズマを使用して前記底部電極をエッチングするステップであって、前記基板上に金属残留物が堆積される、前記ステップと；
    （ｈ）不活性ガスを備える第６プラズマで前記第５プラズマを置き換えるステップであって、前記第６プラズマに対する前記基板の露出は、前記基板上に形成された前記金属残留物を除去する、前記ステップと；
    を備える、前記方法。
  11. １以上の前記第２プラズマ、前記第４プラズマ、前記第６プラズマは、ステップ（ｃ）、（ｅ）、（ｇ）の終わりと一致する、１以上の前記第１プラズマ、前記第３プラズマ、前記第５プラズマを置き換える、請求項１０記載の方法。
  12. 前記第２プラズマ、前記第４プラズマ、前記第６プラズマの前記不活性ガスは、アルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）から成る群から選択された少なくとも一つのガスを備える、請求項１０記載の方法。
  13. 前記複数層磁性スタックは、少なくとも一つの磁性層と、反強磁性層とを備える、請求項１０記載の方法。
  14. 前記少なくとも一つの磁性層は、コバルト鉄合金（ＣｏＦｅ）、ルテニウム（Ｒｕ）、ニッケル鉄クロム合金（ＮｉＦｅＣｒ）、ニッケル鉄合金（ＮｉＦｅ）から成る群から選択された材料を備える、請求項１３記載の方法。
  15. 前記少なくとも一つの反強磁性層は、プラチナマンガン合金（ＰｔＭｎ）およびイリジウムマンガン合金（ＩｒＭｎ）から成る群から選択された材料を備える、請求項１３記載の方法。
  16. 前記底部電極は、タンタル（Ｔａ）およびタンタル窒素化合物（ＴａＮ）から成る群から選択された材料を備える、請求項１０記載の方法。
  17. ステップ（ｄ）、（ｆ）、（ｈ）は、それぞれ、約５から４０ミリトルの範囲内のチャンバ圧力で実行される、請求項１０記載の方法。
  18. ステップ（ｄ）、（ｆ）、（ｈ）は、それぞれ、約５〜３０秒間、実行される、請求項１０記載の方法。
  19. ステップ（ｄ）、（ｆ）、（ｈ）は、５０〜４００ｓｃｃｍ間の流量でアルゴン（Ａｒ）を提供する工程と；
    ５〜４０ミリトルの処理チャンバ圧力、約１５〜２５０℃の温度で、基板を維持する工程と；
    アルゴン（Ａｒ）プラズマを形成する為に、最大約３０００Ｗの電力を誘導結合アンテナに印加する工程と；
    前記基板を前記アルゴン（Ａｒ）プラズマに約５〜３０秒間、露出する工程と；
    を備える、請求項１０記載の方法。
  20. コンピュータにより実行されるとき、以下の方法を使用して半導体ウエハ処理システムに基板上の材料層をエッチングさせるソフトウェアを含むコンピュータ可読媒体であって、前記方法は：
    （ａ）複数の金属層上に形成されたパターン化されたマスクを上部に有する基板を提供するステップと；
    （ｂ）第１混合ガスを備える第１プラズマを発生させるステップと；
    （ｃ）前記第１プラズマを使用して前記複数の金属層の第１層をエッチングするステップであって、金属残留物が前記基板上に形成される、前記ステップと；
    （ｄ）不活性ガスを備える第２プラズマで前記1プラズマを置き換えるステップであって、前記第２プラズマに対する前記基板の露出により、前記基板上に形成された前記金属残留物を除去する、前記ステップと；
    を備える、前記コンピュータ可読媒体。
  21. 前記第２プラズマは、前記ステップ（ｃ）の終わりと一致する前記第１プラズマを置き換える、請求項２０記載の前記コンピュータ可読媒体。
  22. 前記不活性ガスは、アルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）から成る群から選択された、少なくとも一つのガスを備える、請求項２０記載の方法。
  23. 前記複数の金属層は、磁性層および反強磁性層の少なくとも一つを備える、請求項２０記載のコンピュータ可読媒体。
  24. ステップ（ｄ）は、約５〜４０ミリトルの範囲内のチャンバ圧力で実行される、請求項２０記載のコンピュータ可読媒体。
  25. ステップ（ｄ）は、約５〜３０秒間、実行される、請求項２０記載のコンピュータ可読メモリ。
JP2004123262A 2003-04-17 2004-04-19 抗磁ランダムアクセスメモリ（ｍｒａｍ）装置の製造方法 Withdrawn JP2004349687A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/418,449 US6841484B2 (en) 2003-04-17 2003-04-17 Method of fabricating a magneto-resistive random access memory (MRAM) device

Publications (2)

Publication Number Publication Date
JP2004349687A true JP2004349687A (ja) 2004-12-09
JP2004349687A5 JP2004349687A5 (ja) 2007-05-31

Family

ID=32908356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004123262A Withdrawn JP2004349687A (ja) 2003-04-17 2004-04-19 抗磁ランダムアクセスメモリ（ｍｒａｍ）装置の製造方法

Country Status (4)

Country Link
US (1) US6841484B2 (ja)
EP (1) EP1469511A2 (ja)
JP (1) JP2004349687A (ja)
KR (1) KR20040090928A (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008264675A (ja) * 2007-04-19 2008-11-06 Tosoh Corp ルテニウムのエッチング用組成物の除害方法
WO2010026703A1 (ja) * 2008-09-02 2010-03-11 キヤノンアネルバ株式会社 磁気抵抗素子とその製造方法、該製造方法に用いる記憶媒体
WO2010026704A1 (ja) * 2008-09-04 2010-03-11 キヤノンアネルバ株式会社 磁気抵抗素子とその製造方法、該製造方法に用いる記憶媒体
WO2010029701A1 (ja) * 2008-09-09 2010-03-18 キヤノンアネルバ株式会社 磁気抵抗素子とその製造方法、該製造方法に用いる記憶媒体
WO2010064564A1 (ja) * 2008-12-01 2010-06-10 キヤノンアネルバ株式会社 磁気抵抗素子、その製造方法、および該製造方法に用いる記憶媒体
JP2011504301A (ja) * 2007-11-20 2011-02-03 クゥアルコム・インコーポレイテッド 磁気トンネル接合構造体を形成する方法
WO2011071028A1 (ja) * 2009-12-08 2011-06-16 株式会社 アルバック 積層電極の加工方法
JP2013512575A (ja) * 2009-11-25 2013-04-11 クアルコム，インコーポレイテッド 磁気トンネル接合デバイス及び製造
WO2016031520A1 (ja) * 2014-08-26 2016-03-03 東京エレクトロン株式会社 被処理体をエッチングする方法
JP2016208031A (ja) * 2015-04-20 2016-12-08 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ Ｍｒａｍスタックをパターニングする乾式プラズマ・エッチング法
US10784086B2 (en) 2015-04-24 2020-09-22 Lam Research Corporation Cobalt etch back
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10998187B2 (en) 2017-04-19 2021-05-04 Lam Research Corporation Selective deposition with atomic layer etch reset
US11069535B2 (en) 2015-08-07 2021-07-20 Lam Research Corporation Atomic layer etch of tungsten for enhanced tungsten deposition fill
US11239094B2 (en) 2016-12-19 2022-02-01 Lam Research Corporation Designer atomic layer etching
US11450513B2 (en) 2018-03-30 2022-09-20 Lam Research Corporation Atomic layer etching and smoothing of refractory metals and other high surface binding energy materials

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6942813B2 (en) * 2003-03-05 2005-09-13 Applied Materials, Inc. Method of etching magnetic and ferroelectric materials using a pulsed bias source
US20040226911A1 (en) * 2003-04-24 2004-11-18 David Dutton Low-temperature etching environment
US20050186690A1 (en) * 2004-02-25 2005-08-25 Megic Corporation Method for improving semiconductor wafer test accuracy
US7153780B2 (en) * 2004-03-24 2006-12-26 Intel Corporation Method and apparatus for self-aligned MOS patterning
CN100438115C (zh) * 2004-12-02 2008-11-26 北京科技大学 一种具有高磁电阻效应的磁性隧道结
US7265404B2 (en) * 2005-08-30 2007-09-04 Magic Technologies, Inc. Bottom conductor for integrated MRAM
US7635546B2 (en) * 2006-09-15 2009-12-22 Applied Materials, Inc. Phase shifting photomask and a method of fabricating thereof
US20100304504A1 (en) * 2009-05-27 2010-12-02 Canon Anelva Corporation Process and apparatus for fabricating magnetic device
JP2010283095A (ja) * 2009-06-04 2010-12-16 Hitachi Ltd 半導体装置の製造方法
US9105569B2 (en) 2010-08-19 2015-08-11 Iii Holdings 1, Llc Method of etching MTJ using CO process chemistries
US8211801B2 (en) 2010-09-02 2012-07-03 United Microelectronics Corp. Method of fabricating complementary metal-oxide-semiconductor (CMOS) device
KR20120058113A (ko) 2010-11-29 2012-06-07 삼성전자주식회사 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법
US8642457B2 (en) 2011-03-03 2014-02-04 United Microelectronics Corp. Method of fabricating semiconductor device
US8501634B2 (en) 2011-03-10 2013-08-06 United Microelectronics Corp. Method for fabricating gate structure
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
US8324118B2 (en) 2011-03-28 2012-12-04 United Microelectronics Corp. Manufacturing method of metal gate structure
US8921238B2 (en) 2011-09-19 2014-12-30 United Microelectronics Corp. Method for processing high-k dielectric layer
US8426277B2 (en) 2011-09-23 2013-04-23 United Microelectronics Corp. Semiconductor process
US9000568B2 (en) 2011-09-26 2015-04-07 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US8802579B2 (en) 2011-10-12 2014-08-12 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US8440511B1 (en) 2011-11-16 2013-05-14 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8987096B2 (en) 2012-02-07 2015-03-24 United Microelectronics Corp. Semiconductor process
US9478627B2 (en) 2012-05-18 2016-10-25 United Microelectronics Corp. Semiconductor structure and process thereof
KR20140013201A (ko) * 2012-07-20 2014-02-05 삼성전자주식회사 반도체 소자의 제조 방법
US8501636B1 (en) 2012-07-24 2013-08-06 United Microelectronics Corp. Method for fabricating silicon dioxide layer
US9117878B2 (en) 2012-12-11 2015-08-25 United Microelectronics Corp. Method for manufacturing shallow trench isolation
US8951884B1 (en) 2013-11-14 2015-02-10 United Microelectronics Corp. Method for forming a FinFET structure
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US10236442B2 (en) 2015-10-15 2019-03-19 Samsung Electronics Co., Ltd. Methods of forming an interconnection line and methods of fabricating a magnetic memory device using the same
CN106676532B (zh) * 2015-11-10 2019-04-05 江苏鲁汶仪器有限公司 金属刻蚀装置及方法
US9397287B1 (en) 2015-12-29 2016-07-19 International Business Machines Corporation Magnetic tunnel junction with post-deposition hydrogenation
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10229837B2 (en) 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9837312B1 (en) 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10858727B2 (en) 2016-08-19 2020-12-08 Applied Materials, Inc. High density, low stress amorphous carbon film, and process and equipment for its deposition
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
CN110741488B (zh) * 2017-06-13 2024-02-02 东京毅力科创株式会社 用于图案化磁隧道结的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4105805A (en) 1976-12-29 1978-08-08 The United States Of America As Represented By The Secretary Of The Army Formation of metal nitride oxide semiconductor (MNOS) by ion implantation of oxygen through a silicon nitride layer
US4906328A (en) 1987-07-16 1990-03-06 Texas Instruments Incorporated Method for wafer treating
US4874723A (en) 1987-07-16 1989-10-17 Texas Instruments Incorporated Selective etching of tungsten by remote and in situ plasma generation
US5248636A (en) 1987-07-16 1993-09-28 Texas Instruments Incorporated Processing method using both a remotely generated plasma and an in-situ plasma with UV irradiation
US4985113A (en) 1989-03-10 1991-01-15 Hitachi, Ltd. Sample treating method and apparatus
US5691246A (en) 1993-05-13 1997-11-25 Micron Technology, Inc. In situ etch process for insulating and conductive materials
US5976986A (en) 1996-08-06 1999-11-02 International Business Machines Corp. Low pressure and low power C12 /HC1 process for sub-micron metal etching
US6133145A (en) * 1998-10-09 2000-10-17 Taiwan Semiconductor Manufacturing Company Method to increase the etch rate selectivity between metal and photoresist via use of a plasma treatment
US6162733A (en) * 1999-01-15 2000-12-19 Lucent Technologies Inc. Method for removing contaminants from integrated circuits
US6374833B1 (en) * 1999-05-05 2002-04-23 Mosel Vitelic, Inc. Method of in situ reactive gas plasma treatment

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008264675A (ja) * 2007-04-19 2008-11-06 Tosoh Corp ルテニウムのエッチング用組成物の除害方法
JP2011504301A (ja) * 2007-11-20 2011-02-03 クゥアルコム・インコーポレイテッド 磁気トンネル接合構造体を形成する方法
JP2013243395A (ja) * 2007-11-20 2013-12-05 Qualcomm Inc 磁気トンネル接合構造体を形成する方法
US9136463B2 (en) 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
WO2010026703A1 (ja) * 2008-09-02 2010-03-11 キヤノンアネルバ株式会社 磁気抵抗素子とその製造方法、該製造方法に用いる記憶媒体
WO2010026704A1 (ja) * 2008-09-04 2010-03-11 キヤノンアネルバ株式会社 磁気抵抗素子とその製造方法、該製造方法に用いる記憶媒体
WO2010029701A1 (ja) * 2008-09-09 2010-03-18 キヤノンアネルバ株式会社 磁気抵抗素子とその製造方法、該製造方法に用いる記憶媒体
WO2010064564A1 (ja) * 2008-12-01 2010-06-10 キヤノンアネルバ株式会社 磁気抵抗素子、その製造方法、および該製造方法に用いる記憶媒体
JPWO2010064564A1 (ja) * 2008-12-01 2012-05-10 キヤノンアネルバ株式会社 磁気抵抗素子、その製造方法、および該製造方法に用いる記憶媒体
US8912012B2 (en) 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP2013512575A (ja) * 2009-11-25 2013-04-11 クアルコム，インコーポレイテッド 磁気トンネル接合デバイス及び製造
US8837208B2 (en) 2009-11-25 2014-09-16 Qualcomm Incorporated Magnetic tunnel junction device with diffusion barrier layer
WO2011071028A1 (ja) * 2009-12-08 2011-06-16 株式会社 アルバック 積層電極の加工方法
JP5587911B2 (ja) * 2009-12-08 2014-09-10 株式会社アルバック 積層電極の加工方法
WO2016031520A1 (ja) * 2014-08-26 2016-03-03 東京エレクトロン株式会社 被処理体をエッチングする方法
JP2016046470A (ja) * 2014-08-26 2016-04-04 東京エレクトロン株式会社 被処理体をエッチングする方法
JP2016208031A (ja) * 2015-04-20 2016-12-08 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ Ｍｒａｍスタックをパターニングする乾式プラズマ・エッチング法
US10784086B2 (en) 2015-04-24 2020-09-22 Lam Research Corporation Cobalt etch back
US11069535B2 (en) 2015-08-07 2021-07-20 Lam Research Corporation Atomic layer etch of tungsten for enhanced tungsten deposition fill
US11239094B2 (en) 2016-12-19 2022-02-01 Lam Research Corporation Designer atomic layer etching
US11721558B2 (en) 2016-12-19 2023-08-08 Lam Research Corporation Designer atomic layer etching
US10998187B2 (en) 2017-04-19 2021-05-04 Lam Research Corporation Selective deposition with atomic layer etch reset
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US11450513B2 (en) 2018-03-30 2022-09-20 Lam Research Corporation Atomic layer etching and smoothing of refractory metals and other high surface binding energy materials

Also Published As

Publication number Publication date
EP1469511A2 (en) 2004-10-20
KR20040090928A (ko) 2004-10-27
US20040209476A1 (en) 2004-10-21
US6841484B2 (en) 2005-01-11

Similar Documents

Publication Publication Date Title
JP2004349687A (ja) 抗磁ランダムアクセスメモリ（ｍｒａｍ）装置の製造方法
US20040171272A1 (en) Method of etching metallic materials to form a tapered profile
US8546263B2 (en) Method of patterning of magnetic tunnel junctions
US6893893B2 (en) Method of preventing short circuits in magnetic film stacks
US6933239B2 (en) Method for removing conductive residue
US6759263B2 (en) Method of patterning a layer of magnetic material
US20040026369A1 (en) Method of etching magnetic materials
US8334083B2 (en) Etch process for controlling pattern CD and integrity in multi-layer masks
US7105361B2 (en) Method of etching a magnetic material
US6911346B2 (en) Method of etching a magnetic material
US11088320B2 (en) Fabrication of large height top metal electrode for sub-60nm magnetoresistive random access memory (MRAM) devices
US6942813B2 (en) Method of etching magnetic and ferroelectric materials using a pulsed bias source
US20030219912A1 (en) Method for removal of metallic residue after plasma etching of a metal layer
US10921707B2 (en) Self-adaptive halogen treatment to improve photoresist pattern and magnetoresistive random access memory (MRAM) device uniformity
JP5085637B2 (ja) Ｍｒａｍデバイス構造内の電気的短絡を排除するドライエッチング停止処理
US20030181056A1 (en) Method of etching a magnetic material film stack using a hard mask
US10658192B2 (en) Selective oxide etching method for self-aligned multiple patterning
KR20170048321A (ko) 피처리체를 에칭하는 방법
JP5042319B2 (ja) 遷移金属酸化物をプラズマエッチングする方法
CN101449361A (zh) 消除磁性随机存取存储器器件结构中的电短路的干法蚀刻停止工艺
US20040242005A1 (en) Method of etching metal layers
JP7208767B2 (ja) 磁気抵抗素子の製造方法及び製造装置
JP5587911B2 (ja) 積層電極の加工方法
US20050009342A1 (en) Method for etching an organic anti-reflective coating (OARC)
US10607852B2 (en) Selective nitride etching method for self-aligned multiple patterning

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070411

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070411

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090406