JP2023168307A - 異なるタイプのメモリ装置の形成方法 - Google Patents
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Abstract
【課題】半導体装置を提供する。【解決手段】半導体装置は、第１の誘電体層に位置する第１の導電性フィーチャ及び第２の導電性フィーチャと、第１の誘電体層の上方に位置するバッファ層と、バッファ層の上方に位置する第２の誘電体層と、バッファ層及び第２の誘電体層を貫通して延びる第１の底部貫通孔と、バッファ層及び第２の誘電体層を貫通して延びる第２の底部貫通孔と、第１の底部貫通孔に配置された第１の底部電極と、第２の底部貫通孔に配置された第２の底部電極と、第１の底部電極の上方に位置し、第１の幅を有する第１の磁気トンネル接合（ＭＴＪ）スタックと、第２の底部電極の上方に位置し、第１のＭＴＪスタックと同じ厚さを有するが、第１の幅より大きい第２の幅を有する第２のＭＴＪスタックと、を含む。【選択図】図１
Description
本開示は、半導体装置に関し、特に、半導体装置の製造方法に関する。
半導体集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）産業は、指数関数的成長を経験してきた。ＩＣ材料及び設計での技術的進歩により、前世代よりも小さく複雑な回路を持つＩＣが既に数世代生み出されている。ＩＣの進化過程において、機能密度（即ち、チップ面積当たりの内部相互接続装置の数）は一般的に増加したが、幾何学的寸法（即ち、製造プロセスを使用して形成可能な最小の素子（又は配線））は減少した。このようなスケールダウンのプロセスは、一般的に、生産効率を高めること及び関連コストの削減によって利益を与える。このようなスケールダウンにより、また処理及びＩＣ製造の複雑さも増加する。
現代の電子装置には、データを記憶するための揮発性又は不揮発性の電子メモリが含まれている。揮発性メモリ装置は、通電される時にデータを記憶するが、不揮発性メモリ装置は、通電されていない状況で記憶するデータを保持することができる。磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）は、次世代の不揮発性メモリ技術の有望な候補となる。ＭＲＡＭ装置は、様々な設計要件を満たすために、様々な形態であってよい。単一のチップに異なるＭＲＡＭ装置を集積して製造する場合、異なる構成にするという課題を提示することができる。したがって、従来のＭＲＡＭ集積方式は、一般的に、所望の目的を達成するのに十分であるが、全ての態様では完全に満足できるわけではない。
幾つかの実施形態において、本開示は、半導体装置であって、第１の誘電体層に配置された第１の導電性フィーチャ及び第２の導電性フィーチャと、第１の誘電体層の上方に配置されたバッファ層と、バッファ層の上方に配置された第２の誘電体層と、第１の方向に沿って第１の導電性フィーチャに結合するように、バッファ層及び第２の誘電体層を貫通して延びる第１の底部貫通孔と、第１の方向に沿って第２の導電性フィーチャに結合するように、バッファ層及び第２の誘電体層を貫通して延びる第２の底部貫通孔と、第１の底部貫通孔に配置された第１の底部電極と、第２の底部貫通孔に配置された第２の底部電極と、第１の底部電極の上方に位置する第１の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックと、第２の底部電極の上方に位置する第２のＭＴＪスタックと、を含み、第１のＭＴＪスタック及び第２のＭＴＪスタックは、第１の方向に沿って同じ厚さを有し、第１のＭＴＪスタックは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のＭＴＪスタックは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい半導体装置に関する。
幾つかの実施形態において、本開示は、半導体装置であって、第１のメモリ構造及び第２のメモリ構造を備え、第１のメモリ構造は、第１の底部電極と、第１の底部電極の上方に位置する第１の頂部電極と、第１の方向に沿って第１の底部電極と第１の頂部電極との間に介在している第１の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックと、を含み、第２のメモリ構造は、第２の底部電極と、第２の底部電極の上方に位置する第２の頂部電極と、第１の方向に沿って第１の底部電極と第１の頂部電極との間に介在している第２のＭＴＪスタックと、を含み、第１のＭＴＪスタックは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のＭＴＪスタックは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい半導体装置に関する。
幾つかの実施形態において、本開示は、半導体装置であって、第１のメモリ構造及び第２のメモリ構造を備え、第１のメモリ構造は、第１の底部電極と、第１の底部電極の上方に位置する第１の頂部電極と、第１の方向に沿って第１の底部電極と第１の頂部電極との間に介在している第１の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックと、を含み、第２のメモリ構造は、第２の底部電極と、第２の底部電極の上方に位置する第２の頂部電極と、第１の方向に沿って第１の底部電極と第１の頂部電極との間に介在している第２のＭＴＪスタックと、を含み、第１のＭＴＪスタックは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のＭＴＪスタックは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい半導体装置に関する。
幾つかの実施形態において、本開示は、方法であって、第１の誘電体層に配置される第１の導電性フィーチャ及び第２の導電性フィーチャと、第１の誘電体層の上方に位置する第２の誘電体層と、第１の方向に沿って第１の導電性フィーチャに結合するように、第２の誘電体層を貫通して延びる第１の底部貫通孔と、第１の方向に沿って第２の導電性フィーチャに結合するように、第２の誘電体層を貫通して延びる第２の底部貫通孔と、を含むワークを受ける工程を含み、底部電極層を、第１の底部貫通孔、第２の底部貫通孔、及び第２の誘電体層の上方に堆積する工程と、磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックを、底部電極層の上方に堆積する工程と、頂部電極層をＭＴＪスタックの上方に堆積する工程と、ハードマスク層を頂部電極層の上方に堆積する工程と、第１の底部貫通孔の上方に第１のハードマスクパターンを直接形成し、且つ第２の底部貫通孔の上方に第２のハードマスクパターンを直接形成するようにハードマスク層をパターン化する工程と、第１の底部貫通孔の上方に第１のメモリ構造を直接形成し、且つ第２の底部貫通孔の上方に第２のメモリ構造を直接形成するように、第１のハードマスクパターン及び第２のハードマスクパターンをエッチングマスクとして、頂部電極層、ＭＴＪスタック、及び底部電極層をエッチングする工程と、を更に含み、第１のハードマスクパターンは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のハードマスクパターンは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい方法に関する。
本開示は、実質的なパフォーマンスの妥協なしに、同じＩＣ上に異なるタイプのＭＲＡＭ装置を同時に製造することを可能にするシングルＩＣ ＭＲＡＭ集積化方式を提供する。
本開示は、以下の詳細な説明を添付図面と共に検討する場合に最適に理解される。注意すべきなのは、業界の標準仕様では、様々な特徴が比例して描画されず、説明のみを目的としていることである。実際には、様々な特徴の寸法は、明確にするために、任意に増減されてもよい。
本開示の１つ又は複数の態様による、異なるメモリ構造を有する半導体構造を形成するための方法を示すフローチャートである。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、単一の集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）装置の異なる領域に実施された異なるメモリ構造を模式的に説明する。
本開示の１つ又は複数の態様による、異なるメモリ構造を有する半導体構造を形成するための方法を示すフローチャートである。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、図１の方法による製造プロセスにおけるワークの部分断面図を示す。
本開示の１つ又は複数の態様による、単一の集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）装置の異なる領域に実施された異なるメモリ構造を模式的に説明する。
以下の開示内容は、提供された目的物の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するために、素子及び配置の特定の例について説明する。勿論、これらは、例に過ぎず、制限的なものではない。例えば、以下の説明では、第１のフィーチャを第２のフィーチャの上方又は上に形成することは、第１のフィーチャと第２のフィーチャを直接接触するように形成する実施例を含んでよく、また、第１のフィーチャと第２のフィーチャを直接接触しないように追加のフィーチャを第１のフィーチャと第２のフィーチャとの間に形成してもよい実施例を含んでよい。なお、本開示は、様々な例では、符号及び／又は文字を繰り返してよい。この繰り返しは、簡単且つ明瞭にするためであり、それ自身は、説明される各種の実施例及び／又は配置の間の関係を指示しない。
また、本明細書において、記述しやすくするために、「下方」、「…の下」、「下」、「…の上」、「上」などの空間相対用語を使用してよく、これらによって、図示するように１つの素子又は特徴ともう１つ（複数）の素子又は特徴との関係を記述する。空間相対用語は、装置の使用時又は操作時における図面に描かれている配向以外の異なる配向を網羅することを意図する。他の形で機器を配向させてもよく（９０度回転又は他の配向）、同様に、それに応じて本明細書において使用される空間相対記述語を解釈してよい。
なお、数又は数の範囲については、「約」、「おおよそ」、及び類似のもので表す場合、製造期間に固有する変化を考慮すると、当業者が理解するように、用語は合理的な範囲の数を網羅することを意図する。例えば、数又は数の範囲は、その数に関連する特性を持つ特徴の製造に関連する既知の製造許容差に基づいて、その数の＋／－１０％内等の合理的な範囲を網羅する。例えば、厚さ「約５ｎｍ」の材料層は４．２５ｎｍ～５．７５ｎｍの寸法範囲を網羅してよく、当業者であれば、堆積材料層に関連する製造許容差が＋／－１５％であることは知られている。なお、本開示は、様々な実例では、符号及び／又は文字を繰り返してもよい。この繰り返しは、簡単且つ明瞭にするためのものであり、説明される各種の実施例及び／又は配置の間の関係を指示しない。
なお、数又は数の範囲については、「約」、「おおよそ」、及び類似のもので表す場合、製造期間に固有する変化を考慮すると、当業者が理解するように、用語は合理的な範囲の数を網羅することを意図する。例えば、数又は数の範囲は、その数に関連する特性を持つ特徴の製造に関連する既知の製造許容差に基づいて、その数の＋／－１０％内等の合理的な範囲を網羅する。例えば、厚さ「約５ｎｍ」の材料層は４．２５ｎｍ～５．７５ｎｍの寸法範囲を網羅してよく、当業者であれば、堆積材料層に関連する製造許容差が＋／－１５％であることは知られている。なお、本開示は、様々な実例では、符号及び／又は文字を繰り返してもよい。この繰り返しは、簡単且つ明瞭にするためのものであり、説明される各種の実施例及び／又は配置の間の関係を指示しない。
磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）装置のビットユニットは、２つの電極（一般的には、底部電極及び頂部電極である）の間に垂直に配置される磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックを含む。ＭＴＪスタックは、トンネルバリア層によりフリー層から分離されたピニング層を含む。ピニング層の磁気方向は静的（即ち、一定）であり、フリー層の磁気方向は、ピニング層の磁気方向に対して並列構成と逆並列構成との間に切り替えることができる。並列構成は、データを第１のビット値（たとえば、論理「０」）としてデジタル的に格納するための低抵抗状態を提供する。逆並列構成は、データを第２のビット値（たとえば、論理「１」）としてデジタル的に格納するための高抵抗状態を提供する。２つの構成の切り替えは、ＭＴＪスタックの２つの磁気状態を提供する。ＭＴＪスタックの磁性状態は、適切な振幅及び極性の書き込み電流を印加することにより設定され、又は読み出し電流を印加して、電圧を読み出し回路に印加することにより読み出される。ビットセルの抵抗状態に基づいて、電圧は高くても低くてもよい。
幾つかの実施形態において、ＭＲＡＭのビットユニットは、基板工程（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＦＥＯＬ）レベルに配置される駆動トランジスタにより制御される。駆動トランジスタは、ソースフィーチャ、ドレインフィーチャ、ソースフィーチャとドレインフィーチャとの間のアクティブ領域、及びアクティブ領域の上方に位置するゲート構造を含む。ビットユニットが駆動トランジスタの上方の前側内部接続構造に配置されている場合、頂部電極は、ビット線（ｂｉｔ ｌｉｎｅ；ＢＬ）に結合され、底部電極は、一連の島状金属フィーチャ及びコンタクトビアを介して、駆動トランジスタのドレインフィーチャのうちの１つに結合される。ソース線（ｓｏｕｒｃｅ ｌｉｎｅ；ＳＬ）は、駆動トランジスタのソースフィーチャに電気的に結合される。駆動トランジスタのゲート構造は、ワード線（ｗｏｒｄ ｌｉｎｅ；ＷＬ）に結合される。イネーブル電圧を印加することによりワード線（ｗｏｒｄ ｌｉｎｅ；ＷＬ）を選択する場合、駆動トランジスタはオンになる。ビットユニットは、ビット線（ｂｉｔ ｌｉｎｅ；ＢＬ）とソース線（ｓｏｕｒｃｅ ｌｉｎｅ；ＳＬ）との間に結合される。
ＭＲＡＭ装置は、様々な設計要件に応じて、様々な特徴を有する。例えば、フラッシュ型（還流）ＭＲＡＭは、優れた熱安定性を有し、且つその中に記憶されたデータは還流（加熱）プロセスを経ても失われる可能性が低い。還流型ＭＲＡＭは、応答時間が１００ナノ秒（ｎａｎｏ－ｓｅｃｏｎｄ；ｎｓ）未満であってよい。ＲＡＭ系ＭＲＡＭは、短期的な不揮発性を有し、且つ比較的小さな電流で高速に読み出し又は書き込みを行うことができる。ＲＡＭ系ＭＲＡＭは、２０ｎｓ未満など、応答時間が短い。不揮発性ＭＲＡＭ（ｎｏｎ－ｖｏｌａｔｉｌｅ ＭＲＡＭ；ＮｖＭＲＡＭ）装置は、還流型ＭＲＡＭとＲＡＭ系ＭＲＡＭとの中間の特徴を持つ。不揮発性ＭＲＡＭ装置は、優れた記憶保持性を有するが、比較的高い温度で動作する必要がない。ＮｖＭＲＡＭは、応答時間が５０ｎｓ未満であってよい。一回のみ書込可能（ｏｎｅ－ｔｉｍｅ－ｐｒｏｇｒａｍｍａｂｌｅ；ＯＴＰ）なＭＲＡＭ装置は、書き込み電圧によって一回だけ書き込まれるように設計されている。書き込み電圧は、ＯＴＰ ＭＲＡＭのＭＴＪスタックにおける誘電体層を不可逆的に破壊するほど、十分に高い。したがって、ＯＴＰ ＭＲＡＭに記憶されたデータを変更することができない。異なるＭＲＡＭ装置は、構成も異なる。例えば、幾つかの実施形態において、還流型ＭＲＡＭは、熱安定性を向上させるために、より厚いフリー層を有してよい。ＲＡＭ系ＭＲＡＭは、高速応答を実現するために、より薄いフリー層を有してよい。しかしながら、同じ基板に異なる厚さのフリー層を形成するには、フォトリソグラフィ工程を追加する必要があり、且つ追加コストが発生する可能性がある。妥当なコスト及び歩留まりで、単一のＩＣに異なるＭＲＡＭ装置を形成する必要がある。
本開示は、実質的なパフォーマンスの妥協なしに、同じＩＣ上に異なるタイプのＭＲＡＭ装置を同時に製造することを可能にするシングルＩＣ ＭＲＡＭ集積化方式を提供する。妥当なコストで同時に製造することを可能にするために、シングルＩＣ ＭＲＡＭ集積化方式の各々のＭＲＡＭ装置内のフリー層を、均一な厚さとする。異なるＭＴＪ臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ；ＣＤ）を実施することにより、異なる熱安定性及び応答時間の要件を満たす。ＭＲＡＭ装置の切り替えは電流密度に依存するため、異なる臨界寸法のＭＴＪスタックを実施すると電流密度を変更することができ、且つそれによって応答時間が変更される。幾つかの実施例において、還流型ＭＲＡＭのＭＴＪ ＣＤは、ＮｖＭＲＡＭのＭＴＪ ＣＤよりも大きく、且つＯＴＰ ＭＲＡＭのＭＴＪ ＣＤは、ＲＡＭ系ＭＲＡＭ又はＮｖＭＲＡＭのＭＴＪ ＣＤよりも大きい。あるシングルＩＣ ＭＲＡＭ集積化方式において、還流型ＭＲＡＭ、ＮｖＭＲＡＭ及びＯＴＰ ＭＲＡＭは、１つのＩＣに集積される。別のシングルＩＣ ＭＲＡＭ集積化方式において、ＲＡＭ系ＭＲＡＭ、ＯＴＰ ＭＲＡＭ及びＮｖＭＲＡＭは、１つのＩＣに集積される。
以下、添付図面を参照しながら、本開示の各態様について詳細に説明する。ここで、図１は、本開示の実施例による、ＩＣ装置構造を形成する方法１００を示すフローチャートである。以下、図２～図８に合わせて方法１００を説明し、図２～図８は、方法１００の各実施例による異なる製造段階でのワーク２００の部分断面図である。図１０は、本開示の実施例によるＩＣ装置構造を形成する方法５００を示すフローチャートである。以下、図１１～図１７に合わせて方法５００を説明し、図１１～図１７は、方法５００の各実施例による異なる製造段階でのワーク２００の部分断面図である。方法１００及び５００は、例に過ぎず、本開示を方法１００又は５００において明確とした内容に制限しようとするものではない。方法１００又は方法５００の前、間、及び後に追加の工程を提供することができ、且つ方法の追加の実施例について、幾つかの前述した工程を置換、除去、又は移行することもできる。単純化するために、本明細書では全ての工程について説明しているわけではない。ワーク２００は、製造プロセスが終了すると半導体構造２００又は半導体装置２００として製造されるため、ワーク２００は、コンテキストのニーズに応じて、半導体構造２００又は半導体装置２００と呼ばれてもよい。
図１及び図２を参照し、方法１００は、ワーク２００を受けるブロック１０２を含む。ワーク２００は、基板２０１及び基板２０１の上方に位置する内部接続構造２０３を含む。内部接続構造２０３の約５～１９個の金属層（又は金属化層）のうちのいずれかに、メモリ装置又はストレージ構造を形成するように、方法１００を実施することができる。内部接続構造２０３は、裏側内部接続構造であってもよく、前側内部接続構造であってもよい。以下に更に説明するように、基板２０１は、半導体材料で形成され、且つ基板工程（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＦＥＯＬ）を経たものである。このようなＦＥＯＬプロセスは、様々な機能に対応するように様々なトランジスタを形成することができる。例えば、これらの様々なトランジスタは、メモリ装置用の中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、グラフィック処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓ ｕｎｉｔ；ＧＰＵ）、アクセストランジスタを形成することができる。トランジスタは、プレーナ型トランジスタであってもよく、マルチゲート型トランジスタであってもよい。マルチゲート装置は通常、チャネル領域の複数側の上方に配置される、ゲート構造を有する装置又はその部分を指す。フィン状電界効果トランジスタ（Ｆｉｎ－ｌｉｋｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦｉｎＦＥＴ）及びマルチブリッジチャネル（ｍｕｌｔｉ－ｂｒｉｄｇｅ－ｃｈａｎｎｅｌ；ＭＢＣ）トランジスタは、マルチゲート装置の実例であり、これらのマルチゲート装置は、高効率且つ低リーク応用の一般的で有望な候補となっている。ＦｉｎＦＥＴは、複数側にあるゲートに囲まれた隆起チャネル（例えば、ゲートは、基板から延びる半導体材料の「フィン」の頂部及び側壁を囲む）を有する。ＭＢＣトランジスタは、チャネル領域の一部又は全部を囲むように延びて、両側又はそれ以上のチャネル領域にアクセス可能なゲート構造を有する。そのゲート構造がチャネル領域を囲むため、ＭＢＣトランジスタは、サラウンディングゲートトランジスタ（ｓｕｒｒｏｕｎｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ；ＳＧＴ）又はゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ；ＧＡＡ）トランジスタと呼ばれてもよい。ＭＢＣトランジスタのチャネル領域は、ナノワイヤ、ナノシート、又は他のナノ構造で形成されることができるため、ＭＢＣトランジスタは、ナノワイヤトランジスタ又はナノシートトランジスタと呼ばれてもよい。
幾つかの実施例において、基板２０１はシリコン（Ｓｉ）を含む。代替的又は追加的に、基板２０１は、ゲルマニウム（Ｇｅ）等の別の元素半導体、炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム及び／又はアンチモン化インジウム等の化合物半導体、シリコンゲルマニウム（ＳｉＧｅ）、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰ等の合金半導体、又はそれらの組み合わせを含む。幾つかの実施形態において、基板２０１は、一種又は複数種のＩＩＩ－Ｖ族材料、一種又は複数種のＩＩ－ＩＶ族材料、又はそれらの組み合わせを含む。幾つかの実施形態において、基板２０１は、例えばシリコンオンインシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板、シリコンゲルマニウムオンインシュレータ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＧＯＩ）基板、又はゲルマニウムオンインシュレータ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＧｅＯＩ）基板等の半導体オンインシュレータ基板である。半導体オンインシュレータ基板は、酸素注入分離（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｏｘｙｇｅｎ；ＳＩＭＯＸ）、ウェハ接合、及び／又は他の適切な方法で製造することができる。方法１００は、基板２０１にＦＥＯＬプロセスを行ったワーク２００に対して行われるため、基板２０１は、図２において破線のみで示され、且つ図３～図８において省略される。
内部接続構造２０３は、幾つかの金属層を含むが、メモリ装置／ストレージ構造は、第４の金属層（Ｍ４）、第５の金属層（Ｍ５）、又は第６の金属層（Ｍ６）等の金属層のうちのいずれかに形成することができる。内部接続構造２０３は、前側内部接続構造又は裏側内部接続構造であってよいため、本開示のメモリ装置／ストレージ構造は、第４の前側金属層、第５の前側金属層、第６の前側金属層、第４の裏側金属層、第５の裏側金属層、第６の裏側金属層に形成することができる。図２を参照し、第１の誘電体層２０２における導電性フィーチャ２０４は、メモリ装置の下方の金属層を表す。第１の誘電体層２０２は、例えばオルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ）酸化物の材料、非ドープケイ酸塩ガラス又はボロリンケイ酸塩ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＰＳＧ）、溶融ケイ石ガラス（ｆｕｓｅｄ ｓｉｌｉｃａ ｇｌａｓｓ；ＦＳＧ）、リンケイ酸塩ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＰＳＧ）、ボロドープケイ酸ガラス（ｂｏｒｏｎ ｄｏｐｅｄ ｓｉｌｉｃｏｎ ｇｌａｓｓ；ＢＳＧ）、及び／又は他の適切な誘電体材料のドープケイ酸シリコンを含んでよい。導電性フィーチャ２０４は金属線であってもよく、且つルテニウム（Ｒｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、又はタングステン（Ｗ）を含んでよい。一実施例において、導電性フィーチャ２０４は銅（Ｃｕ）を含む。導電性フィーチャ２０４は、金属線又はコンタクトビアを含んでよい。
図２を依然として参照し、ワーク２００は、第１の領域１０、第２の領域２０、第３の領域３０及び第４の領域４０を含む。これらの領域は、互いに隣接していてもよく、互いに離間していてもよい。これらの異なる領域は、メモリ装置に対して異なる構成を有してもよい。幾つかの実施例において、第１の領域１０は、ＲＡＭ系ＭＲＡＭを形成するための領域であってもよく、第２の領域２０は、ＮｖＭＲＡＭを形成するための領域であってもよく、第３の領域３０は、ＯＴＰ ＭＲＡＭを形成するための領域であってもよく、且つ第４の領域４０は、任意のＭＲＡＭ構造を含まない領域であってもよい。
図１及び図２を参照し、方法１００は、バッファ層２０６及び第２の誘電体層２０８をワーク２００の上方に堆積するブロック１０４を含む。バッファ層２０６は、導電性フィーチャ２０４のエレクトロマイグレーションを抑制するように、炭化ケイ素（ＳｉＣ）又はシリコンオキシカーバイド（ＳｉＯＣ）を含んでよい。第２の誘電体層２０８は、酸化シリコンを含んでよい。一実施例において、第２の誘電体層２０８は、シリコンリッチ酸化物（ｓｉｌｉｃｏｎ－ｒｉｃｈ ｏｘｉｄｅ；ＳＲＯ）を含んでよく、且つ第１の誘電体層２０２とは異なる。本明細書に使用されるように、シリコンリッチ酸化物におけるシリコン含有量は、二酸化ケイ素におけるケイ素の化学量論比より小さい。本開示の実施例において、第１の誘電体層２０２におけるシリコン含有量は、第２の誘電体層２０８におけるシリコン含有量より大きい。化学気相堆積法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）を用いてバッファ層２０６を堆積することができる。低圧ＣＶＤ法（ｌｏｗ－ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ）又はＣＶＤ法を用いて第２の誘電体層２０８を堆積することができる。
図１及び図２を参照し、方法１００は、第１の底部貫通孔２１０－１、第２の底部貫通孔２１０－２、及び第３の底部貫通孔２１０－３をそれぞれ第１の領域１０、第２の領域２０及び第３の領域３０の上方に形成するブロック１０６を含む。図２に明確に示されていないが、ブロック１０６の操作は、貫通孔開口を形成することにより、導電性フィーチャ２０４を露出させ、且つ貫通孔開口内に第１の底部貫通孔２１０－１、第２の底部貫通孔２１０－２、及び第３の底部貫通孔２１０－３を形成することを含んでよい。貫通孔開口を形成することは、フォトリソグラフィープロセスとエッチングプロセスの組み合わせを含む。実例のプロセスにおいて、ハードマスク層を第２の誘電体層２０８の上方に堆積する。フォトレジスト層を、ハードマスク層の上方に堆積する。次に、フォトレジスト層を、フォトマスクを透過するか又はフォトマスクから反射されたパターン化放射に露光し、露光後の焼成プロセスにおいてフォトレジスト層を焼成し、現像剤溶液においてフォトレジスト層を現像し、次に、フォトレジスト層を洗浄することにより、パターン化フォトレジスト層を形成する。次に、パターン化フォトレジスト層をエッチングマスクとして、ハードマスク層をエッチングすることにより、パターン化ハードマスク層を形成する。次に、パターン化ハードマスク層をエッチングマスクとして、第２の誘電体層２０８及びバッファ層２０６をエッチングする。第２の誘電体層２０８及びバッファ層２０６のエッチングは、アルゴン（Ａｒ）、フッ素含有エッチャント（例えばＳＦ６、ＮＦ３、ＣＨ２Ｆ２、ＣＨＦ３、Ｃ４Ｆ８及び／又はＣ２Ｆ６）、酸素含有エッチャント、塩素含有エッチャント（例えばＣｌ２、ＣＨＣｌ３、ＣＣｌ４及び／又はＢＣｌ３）、臭素含有エッチャント（例えばＨＢｒ及び／又はＣＨＢｒ３）、ヨウ素含有エッチャント、又はそれらの組み合わせを使用したドライエッチングプロセスを含んでよい。
貫通孔開口を形成した後、貫通孔開口を充填するように金属充填層をワーク２００の上方に堆積する。金属充填層は、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、又はタングステン（Ｗ）を含んでよい。一実施例において、金属充填層は窒化チタン（ＴｉＮ）を含んでよい。物理蒸着法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、ＣＶＤ法、無電解めっき法、電解めっき法、又は適切な方法を用いて金属充填層を堆積することができる。金属充填層を堆積した後、第２の誘電体層２０８を露出させるために、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセスで、ワーク２００を余分な金属充填層を除去するように平坦化する。この時、第１の領域１０に第１の底部貫通孔２１０－１を形成することにより、第１の領域１０における導電性フィーチャ２０４に電気的及び物理的に結合し、第２の領域２０に第２の底部貫通孔２１０－２を形成することにより、第２の領域２０における導電性フィーチャ２０４に電気的及び物理的に結合し、且つ第３の領域３０に第３の底部貫通孔２１０－３を形成することにより、第３の領域３０における導電性フィーチャ２０４に電気的及び物理的に結合する。注意すべきなのは、第４の領域４０の上方に底部貫通孔が形成されていないことである。
図１及び図２を参照し、方法１００は、底部電極層２１２をワーク２００の上方に堆積し、第２の誘電体層２０８、第１の底部貫通孔２１０－１、第２の底部貫通孔２１０－２、及び第３の底部貫通孔２１０－３の上方に堆積するブロック１０８を含む。底部電極層２１２は、単層であってもよく、多層であってもよい。底部電極層２１２は単層である場合、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を含んでよい。底部電極層２１２は多層である場合、窒化タンタル（ＴａＮ）層及び窒化チタン（ＴｉＮ）層を含んでよい。ＰＶＤ法又はＣＶＤ法を用いて底部電極層２１２を堆積することができる。底部電極層２１２全体をワーク２００の上方に堆積することは、第１の底部貫通孔２１０－１、第２の底部貫通孔２１０－２、第３の底部貫通孔２１０－３、及び第２の誘電体層２０８の上面の上方に堆積することを含む。
図１及び図２を参照し、方法１００は、磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタック１０００を底部電極層２１２の上方に堆積するブロック１１０を含む。第１のＭＴＪスタック１０００は、底部電極層２１２の上方に位置するピニング層２１４と、ピニング層２１４の上方に位置するトンネルバリア層２１６と、トンネルバリア層２１６の上方に位置するフリー層２１８と、フリー層２１８の上方に位置するメンテナンス層２２０と、メンテナンス層２２０の上方に配置されるカバー層２２２と、を含む。ピニング層２１４は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ホウ素（ＣｏＦｅＢ）、又はコバルト白金（Ｃｏ－Ｐｔ）合金等の強磁性材料を含んでよい。幾つかの代替実施例において、ピニング層２１４は、ＣｏＦｅＴａ、ＮｉＦｅ、Ｃｏ、ＣｏＦｅ、ＣｏＰｔ、Ｎｉ、Ｃｏ及びＦｅの合金、白金マンガン（ＰｔＭｎ）、イリジウムマンガン（ＩｒＭｎ）、ロジウムマンガン（ＲｈＭｎ）、鉄マンガン（ＦｅＭｎ）、又はＯｓＭｎを含んでよい。トンネルバリア層２１６は、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ）、酸化アルミニウムチタン（ＡｌＴｉＯ）、酸化マグネシウム亜鉛（ＭｇＺｎＯ）、酸化アルミニウム（ＡｌＯ）、酸化亜鉛（ＺｎＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、又は酸化マグネシウムタンタル（ＭｇＴａＯ）からなる群から選択される金属酸化物で形成してよい。１つの実施例において、トンネルバリア層２１６は酸化マンガンで形成される。フリー層２１８は、強磁性材料で形成され、且つコバルト鉄ボロン（ＣｏＦｅＢ）を含んでよい。メンテナンス層２２０は、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ）、酸化アルミニウムチタン（ＡｌＴｉＯ）、酸化マグネシウム亜鉛（ＭｇＺｎＯ）、酸化アルミニウム（ＡｌＯ）、酸化亜鉛（ＺｎＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、又は酸化マグネシウムタンタル（ＭｇＴａＯ）からなる群から選択される金属酸化物で形成してよい。一実施例において、メンテナンス層２２０は酸化マンガンを含んでよい。カバー層２２２は、場合によってオプションであり、且つモリブデン（Ｍｏ）又はルテニウム（Ｒｕ）を含んでよい。ピニング層２１４、トンネルバリア層２１６、フリー層２１８、メンテナンス層２２０、及びカバー層２２２は、それぞれＰＶＤ法、ＣＶＤ法、めっき法、無電解めっき法、又は適切な方法で堆積してよい。図に明確に示されていない幾つかの実施例において、カバー層２２２を省略することができ、且つ第１のＭＴＪスタック１０００は、ピニング層２１４、トンネルバリア層２１６、メンテナンス層２２０、及びフリー層２１８のみを含んでよい。以下、第２のＭＴＪスタック２０００については、代替方法５００と共に説明する。第２のＭＴＪスタック２０００は、第１のＭＴＪスタック１０００のスタック順とは逆のスタック順を有する。方法１００は、第１のＭＴＪスタック１０００ではなく、第２のＭＴＪスタック２０００を実施するために用いることもできることは理解すべきである。
図１及び図２を参照し、方法１００は、頂部電極層２２４を第１のＭＴＪスタック１０００の上方に堆積するブロック１１２を含む。頂部電極層２２４は、単層であってもよく、多層であってもよい。頂部電極層２２４は単層である場合、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を含んでよい。頂部電極層２２４は多層である場合、窒化タンタル層及び窒化チタン層を含んでよい。ＰＶＤ法又はＣＶＤ法を用いて頂部電極層２２４を堆積することができる。頂部電極層２２４全体をワーク２００の上方に堆積することは、第１のＭＴＪスタック１０００の上方に堆積することを含む。
図１、図２及び図３を参照し、方法１００は、第１の領域１０の上方に第１のストレージ部２５０を形成し、第２の領域２０の上方に第２のストレージ部２５５を形成し、且つ第３の領域３０の上方に第３のストレージ部２６０を形成するように、頂部電極層２２４、第１のＭＴＪスタック１０００及び底部電極層２１２をパターン化するブロック１１４を含む。ブロック１１４において、第１のストレージ部２５０、第２のストレージ部２５５、及び第３のストレージ部２６０を形成するように、フォトリソグラフィプロセス及びエッチングプロセスを実行する。実例のプロセスにおいて、ハードマスク層２２６をワーク２００の上方に堆積することは、頂部電極層２２４の上方に堆積することを含む。幾つかの実施例において、ハードマスク層２２６は、酸化シリコン、窒化シリコン、又はそれらの組み合わせを含んでよい。一実施例において、ハードマスク層２２６は、酸化シリコン（例えばオルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ）酸化物）で形成され、且つスピンコーティング法又は流動性ＣＶＤ法（ｆｌｏｗａｂｌｅ ＣＶＤ；ＦＣＶＤ）を用いて堆積してよい。次に、フォトレジスト層をハードマスク層２２６の上方に堆積する。次に、フォトレジスト層を、フォトマスクを透過するか又はフォトマスクから反射されたパターン化放射に露光し、露光後の焼成プロセスにおいてフォトレジスト層を焼成し、現像剤溶液においてフォトレジスト層を現像し、次に、フォトレジスト層を洗浄することにより、パターン化フォトレジスト層を形成する。図２に示すように、次に、パターン化フォトレジスト層をエッチングマスクとして、ハードマスク層２２６をエッチングすることにより、第１の領域１０の上方に第１のハードマスクパターン２２６－１を形成し、第２の領域２０の上方に第２のハードマスクパターン２２６－２を形成し、且つ第３の領域３０の上方に第３のハードマスクパターン２２６－３を形成する。次に、これらのパターン化ハードマスクパターンを、エッチングマスクとして、頂部電極層２２４、第１のＭＴＪスタック１０００、底部電極層２１２、及び第２の誘電体層２０８をエッチングする。ブロック１１４におけるエッチングは、イオンビームエッチング（Ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ；ＩＢＥ）３００を含んでよい。ＭＴＪスタックのパターン化について、ＩＢＥは、化学的不純物をＭＴＪスタックに導入しにくいため、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）よりも好ましい。不純物は、ストレージ部の性能を劣化させる。ＩＢＥ３００は、例えばＲＦ又はＤＣ電力で生成されたＡｒ、Ｋｒ、Ｘｅ及びＮｅ等、一種又は複数種の不活性ガスイオンを使用することができる。ＩＢＥは一般的にワーク２００の回転を含むことは理解すべきである。
様々な装置特徴を有するメモリ装置を形成するために、ストレージ部は様々な寸法を有する。観察によれば、同じＭＴＪスタックを与える場合、大きなフリー層を有するストレージ部は、小さなフリー層を有するストレージ部よりも優れた熱安定性を示す。また、小さなフリー層を有するストレージ部は、大きなフリー層を有するストレージ部よりも短い応答時間を提供する。垂直方向に沿って観察する際にストレージ部が円形の形状を有する幾つかの実施例において、ストレージ部の臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ；ＣＤ）とは、フリー層の直径を指すことができる。図２に示される幾つかの実施例において、異なるストレージ部の直径（又は寸法）を実現するために、異なる寸法のハードマスクパターンを実施する。図２に示すように、第１のハードマスクパターン２２６－１は第１の寸法ｄ１を有し、第２のハードマスクパターン２２６－２は第２の寸法ｄ２を有し、且つ第３のハードマスクパターン２２６－３は第３の寸法ｄ３を有する。第１の寸法ｄ１は、第２の寸法ｄ２と同様であってもよい。第３の寸法ｄ３は、第１の寸法ｄ１又は第２の寸法ｄ２のいずれよりも大きい。
図３に示すように、第１のストレージ部２５０、第２のストレージ部２５５、及び第３のストレージ部２６０のそれぞれが小さい頂部電極寸法及び大きい底部部材寸法を有するように、ＩＢＥ３００により錐形側壁を形成することができる。第１のストレージ部２５０は、頂部電極層２２４で形成された第１の頂部電極２２４－１を含む。第２のストレージ部２５５は、頂部電極層２２４で形成された第２の頂部電極２２４－２を含む。第３のストレージ部２６０は、頂部電極層２２４で形成された第３の頂部電極２２４－３を含む。幾つかの実施例において、第１のストレージ部２５０は、第１のＭＴＪ寸法Ｄ１を特徴とすることができ、該第１のＭＴＪ寸法Ｄ１は、実質的に第１のストレージ部２５０におけるフリー層２１８の寸法（又は直径）に類似することができる。第２のストレージ部２５５は、第２のＭＴＪ寸法Ｄ２を特徴とすることができ、該第２のＭＴＪ寸法Ｄ２は、実質的に第２のストレージ部２５５におけるフリー層２１８の寸法（又は直径）に類似することができる。第３のストレージ部２６０は、第３のＭＴＪ寸法Ｄ３を特徴とすることができ、該第３のＭＴＪ寸法Ｄ３は、実質的に第３のストレージ部２６０におけるフリー層２１８の寸法（又は直径）に類似することができる。幾つかの実施形態において、第１のＭＴＪ寸法Ｄ１は、第２のＭＴＪ寸法Ｄ２に類似することができる。第３のＭＴＪ寸法Ｄ３は、第１のＭＴＪ寸法Ｄ１又は第２のＭＴＪ寸法Ｄ２のいずれよりも大きくてもよい。幾つかの場合、第１のＭＴＪ寸法Ｄ１は、約２０ｎｍと約５０ｎｍとの間であってもよく、第２のＭＴＪ寸法Ｄ２は、約２０ｎｍと約５５ｎｍとの間であってもよく、且つ第３のＭＴＪ寸法Ｄ３は、約６０ｎｍと約８５ｎｍとの間であってもよい。
図１、図４、図５及び図６を参照し、方法１００は、パッシベーション構造を、第１のストレージ部２５０、第２のストレージ部２５５、及び第３のストレージ部２６０の上方に形成するブロック１１６を含む。パッシベーション構造は、ストレージ部の側壁に沿って配置されたスペーサ層２２８、スペーサ層２２８の上方に位置するエッチストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ；ＥＳＬ）２３０、及びＥＳＬ２３０の上方に位置する第３の誘電体層２３２を含んでよい。図に明確に示されていないが、ブロック１１６における操作は、スペーサ層２２８をブランケット堆積し、スペーサ層２２８をエッチバックすることにより、頂部に面する表面に位置するスペーサ層２２８（図４に示す）を除去し、ＥＳＬ２３０をスペーサ層２２８の上方に堆積し、第３の誘電体層２３２を堆積することを含んでよい。幾つかの実施例において、スペーサ層２２８は、窒化ケイ素、酸化ケイ素、又は適切な材料を含んでよく、且つＣＶＤ法又はＡＬＤ法を用いて堆積してよい。一実施例において、スペーサ層２２８は窒化シリコンを含んでよい。ＥＳＬ２３０は、スペーサ層２２８よりも耐エッチング性が高い酸化アルミニウム又は金属酸化物を含んでよい。ＥＳＬ２３０は、ＣＶＤ法又はＡＬＤ法で堆積してよい。第３の誘電体層２３２は、例えばオルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ）酸化物の材料、非ドープケイ酸塩ガラス又はボロリンケイ酸塩ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＰＳＧ）、溶融ケイ石ガラス（ｆｕｓｅｄ ｓｉｌｉｃａ ｇｌａｓｓ；ＦＳＧ）、リンケイ酸塩ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＰＳＧ）、ボロドープケイ酸ガラス（ｂｏｒｏｎ ｄｏｐｅｄ ｓｉｌｉｃｏｎ ｇｌａｓｓ；ＢＳＧ）、及び／又は他の適切な誘電体材料のドープケイ酸シリコンを含んでよい。幾つかの場合、第３の誘電体層２３２は、スピンコーティング法又はＦＣＶＤ法を用いて堆積してよい。図６に示すように、スペーサ層２２８は、第１の領域１０、第２の領域２０、及び第３の領域３０の上方に位置する第２の誘電体層２０８、底部電極２１２の側壁、ピニング層２１４、トンネルバリア層２１６、フリー層２１８、メンテナンス層２２０、及びストレージ部のカバー層２２２と物理的に接触する。ＥＳＬ２３０は、第２の誘電体層２０８、スペーサ層２２８、及び頂部電極と物理的に接触する。図５に示されている幾つかの実施例において、ＥＳＬ２３０は、第４の領域４０の上方に形成されず、それは、第４の領域４０の上方にＥＳＬ２３０が存在すると、第４の領域４０における導電性フィーチャ２０４との良好な電気的接続を阻害するからである。
図１、図７及び図８を参照し、方法１００は、他のプロセスを実行するブロック１１８を含む。このような他のプロセスは、第１のコンタクト開口２３５－１、第２のコンタクト開口２３５－２、第３のコンタクト開口２３５－３、第４のコンタクト開口２３５－４、及び第５のコンタクト開口２３５－５（図７に示す）を形成し、且つ他のコンタクトフィーチャ（図８に示す）を形成するように金属充填層をコンタクト開口に堆積することを含んでよい。フォトリソグラフィプロセス及びエッチングプロセスは、コンタクト開口を形成するために用いることができる。実例のプロセスにおいて、第５のコンタクト開口２３５－５は、第４の領域４０の上方に形成され、第１の領域１０、第２の領域２０及び第３の領域３０は、フォトレジスト層、底部反射防止塗布（ｂｏｔｔｏｍ ａｎｔｉｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）層等のパターン化膜により保護される。パターン化膜を除去した後、図７に示すように、フォトリソグラフィプロセス及びエッチングプロセスを用いて第３の誘電体層２３２、ＥＳＬ２３０、第２の誘電体層２０８、及びバッファ層２０６を貫通し、第１のコンタクト開口２３５－１、第２のコンタクト開口２３５－２及び第３のコンタクト開口２３５－３、及び第５のコンタクト開口２３５－５を形成する。第４の領域４０における導電性フィーチャ２０４は、第４のコンタクト開口２３５－４に露出している。第１のコンタクト開口２３５－１は、第１の頂部電極２２４－１に露出している。第２のコンタクト開口２３５－２は、第２の頂部電極２２４－２に露出している。第３のコンタクト開口２３５－３は、第３の頂部電極２２４－３に露出している。第４の領域４０にストレージ部が存在しないため、第４のコンタクト開口２３５－４及び第５のコンタクト開口２３５－５は、共同して第４の領域４０において貫通開口を形成する。ブロック１１８におけるエッチングは、アルゴン（Ａｒ）、フッ素含有エッチャント（例えばＳＦ６、ＮＦ３、ＣＨ２Ｆ２、ＣＨＦ３、Ｃ４Ｆ８及び／又はＣ２Ｆ６）、酸素含有エッチャント、塩素含有エッチャント（例えばＣｌ２、ＣＨＣｌ３、ＣＣｌ４及び／又はＢＣｌ３）、臭素含有エッチャント（例えばＨＢｒ及び／又はＣＨＢｒ３）、ヨウ素含有エッチャント、又はそれらの組み合わせを使用したドライエッチングプロセスを含んでよい。
次に、図８を参照し、金属充填層を、次にＰＶＤ法、ＣＶＤ法、電気めっき法又は無電解めっき法を用いて、コンタクト開口の上方に堆積する。金属充填層は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、又はタングステン（Ｗ）を含んでよい。一実施例において、金属充填層は銅（Ｃｕ）を含んでよい。金属充填層を堆積した後、第３の誘電体層２３２の上方に位置する余分な金属充填層を除去するために、ＣＭＰプロセスのような平坦化プロセスを実行する。ＣＭＰプロセスの後、第１の頂部コンタクトビア２３６－１を、第１の頂部電極２２４－１に電気的に結合するために、第１のストレージ部２５０の上方に形成し、第２の頂部コンタクトビア２３６－２を、第２の頂部電極２２４－２に電気的に結合するために、第２のストレージ部２５５の上方に形成し、第３の頂部コンタクトビア２３６－３を、第３の頂部電極２２４－３に電気的に結合するために、第３のストレージ部２６０の上方に形成し、且つ第４の頂部コンタクトビア２３６－４を、第４の領域４０における導電性フィーチャ２０４に結合するために、第３の誘電体層２３２、第２の誘電体層２０８及びバッファ層２０６を貫通して延びるように形成する。明確に示されていないが、金属充填層を堆積する前に、コンタクト開口の上方にバリア層を堆積してよい。バリア層は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を含んでよい。また、方法１００は、図８に示されているワーク２００の上方に他の金属層を形成し続けてよい。
図９は、プロセッサ領域４０２、ＲＡＭ系ＭＲＡＭ領域４０４、ＮｖＭＲＡＭ領域４０６、及びＯＴＰ ＭＲＡＭ領域４０８を含む第１の集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）チップ４００の模式的平面図である。プロセッサ領域４０２は、中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）を形成するようにＦＥＯＬレベルにあるコアトランジスタを含んでよい。ＲＡＭ系ＭＲＡＭ領域４０４は、第１の領域１０に対応してよく、且つＢＥＯＬレベルにある第１のストレージ部２５０を含んでよい。ＮｖＭＲＡＭ領域４０６は、第２の領域に対応してよく、且つＢＥＯＬレベルにある第２のストレージ部２５５を含んでよい。ＯＴＰ ＭＲＡＭ領域４０８は、第３の領域３０に対応してよく、且つＢＥＯＬレベルにある第３のストレージ部２６０を含んでよい。上述したように、ＲＡＭ系ＭＲＡＭ領域４０４、ＮｖＭＲＡＭ領域４０６、及びＯＴＰ ＭＲＡＭ領域４０８におけるストレージ部は、同じ第１のＭＴＪスタック１０００を含んでよく、且つ同時に形成してよい。第１のＩＣチップ４００は、短い応答時間を有するため、人工知能（ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ；ＡＩ）に適用する。ＭＲＡＭの熱安定性は、ＡＩ適用にとってあまり注目されていない。第１のＩＣチップ４００において短い応答時間が求められるため、第１のＭＴＪスタック１０００におけるフリー層２１８は、スペクトルの薄い側に位置してよい。幾つかの場合、第１のＭＴＪスタック１０００におけるフリー層２１８は、約１．５ｎｍと約３．０ｎｍとの間であってもよい。
上述したように、ワーク２００の第１の領域１０、第２の領域２０、及び第３の領域３０の上方に第１のストレージ部２５０、第２のストレージ部２５５、及び第３のストレージ部２６０を形成するように、方法１００を実行することができる。第１のストレージ部２５０、第２のストレージ部２５５、及び第３のストレージ部２６０のそれぞれは、同じ第１のＭＴＪスタック１０００で形成される。本開示は、ワーク２００の第５の領域５０、第２の領域２０、及び第３の領域３０の上方に、第４のストレージ部２６５、第２のストレージ部２５５、及び第３のストレージ部２６０を形成する方法５００を更に提供する。第４のストレージ部２６５、第２のストレージ部２５５、及び第３のストレージ部２６０のそれぞれは、同じ第２のＭＴＪスタック２０００で形成され、該第２のＭＴＪスタック２０００は第１のＭＴＪスタック１０００と異なる。以下、図１１～図１７におけるワーク２００の部分断面図を合わせて、方法５００について説明する。方法５００及び方法１００は、類似の操作を共有してよく、且つ簡潔のために、重複する性質に対する説明を意図的に省略するか又は削減してよい。
図１０及び図１１を参照し、方法５００は、ワーク２００を受けるブロック５０２を含む。ブロック５０２における操作は、ブロック１０２における操作と同様である。したがって、ブロック５０２における操作の詳細な説明を省略した。
図１０及び図１１を参照し、方法５００は、バッファ層２０６及び第２の誘電体層２０８をワーク２００の上方に堆積するブロック５０４を含む。ブロック５０４における操作は、ブロック１０４における操作と同様である。したがって、ブロック５０４における操作の詳細な説明を省略した。
図１０及び図１１を参照し、方法５００は、第４の底部貫通孔２１０－４、第２の底部貫通孔２１０－２、及び第３の底部貫通孔２１０－３をそれぞれ第５の領域５０、第２の領域２０及び第３の領域３０の上方に形成するブロック５０６を含む。ブロック５０６における操作は、ブロック１０６における操作と同様である。したがって、ブロック５０６における操作の詳細な説明を省略した。方法５００に関連するワーク２００は、第１の領域１０ではなく、第５の領域５０を含むことに注意すべきである。この命名法を採用して、異なるストレージ部である第４のストレージ部２６５を第５の領域５０の上方に形成することを示す。同様に、第４の底部貫通孔２１０－４は、第４のストレージ部２６５との関連を示すために用いられ、該第４の底部貫通孔２１０－４が、第１の底部貫通孔２１０－１、第２の底部貫通孔２１０－２、又は第３の底部貫通孔２１０－３と同じ寸法を共用しても同じである。
図１０及び図１１を参照し、方法５００は、底部電極層２１２を、第２の誘電体層２０８、第４の底部貫通孔２１０－４、第２の底部貫通孔２１０－２、及び第３の底部貫通孔２１０－３の上方に堆積するように、ワーク２００の上方に堆積するブロック５０８を含む。ブロック５０８における操作は、ブロック１０８における操作と同様である。したがって、ブロック５０８における操作の詳細な説明を省略した。
図１０及び図１１を参照し、方法５００は、第２の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタック２０００を底部電極層２１２の上方に堆積するブロック５１０を含む。第２のＭＴＪスタック２０００は、第１のＭＴＪスタック１０００のスタック順とは逆のスタック順を有する。図１１に示すように、第２のＭＴＪスタック２０００は、底部電極層２１２の上方に位置するカバー層２２２、カバー層２２２の上方に位置するメンテナンス層２２０、メンテナンス層２２０の上方に位置するフリー層２１８、フリー層２１８の上方に位置するトンネルバリア層２１６、及びトンネルバリア層２１６の上方に位置するピニング層２１４を含む。ピニング層２１４は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ホウ素（ＣｏＦｅＢ）、又はコバルト白金（Ｃｏ－Ｐｔ）合金等の強磁性材料を含んでよい。幾つかの代替実施例において、ピニング層２１４は、ＣｏＦｅＴａ、ＮｉＦｅ、Ｃｏ、ＣｏＦｅ、ＣｏＰｔ、Ｎｉ、Ｃｏ及びＦｅの合金、白金マンガン（ＰｔＭｎ）、イリジウムマンガン（ＩｒＭｎ）、ロジウムマンガン（ＲｈＭｎ）、鉄マンガン（ＦｅＭｎ）、又はＯｓＭｎを含んでよい。トンネルバリア層２１６は、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ）、酸化アルミニウムチタン（ＡｌＴｉＯ）、酸化マグネシウム亜鉛（ＭｇＺｎＯ）、酸化アルミニウム（ＡｌＯ）、酸化亜鉛（ＺｎＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、又は酸化マグネシウムタンタル（ＭｇＴａＯ）からなる群から選択される金属酸化物で形成することができる。一実施例において、トンネルバリア層２１６は酸化マンガンで形成される。フリー層２１８は、強磁性材料で形成され、且つコバルト鉄ボロン（ＣｏＦｅＢ）を含んでよい。メンテナンス層２２０は、酸化マグネシウム（ＭｇＯ）、酸化チタン（ＴｉＯ）、酸化アルミニウムチタン（ＡｌＴｉＯ）、酸化マグネシウム亜鉛（ＭｇＺｎＯ）、酸化アルミニウム（ＡｌＯ）、酸化亜鉛（ＺｎＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、又は酸化マグネシウムタンタル（ＭｇＴａＯ）からなる群から選択される金属酸化物で形成してよい。一実施例において、メンテナンス層２２０は酸化マンガンを含んでよい。カバー層２２２は、場合によるオプションであってよく、且つモリブデン（Ｍｏ）又はルテニウム（Ｒｕ）を含んでよい。ピニング層２１４、トンネルバリア層２１６、フリー層２１８、メンテナンス層２２０、及びカバー層２２２のそれぞれは、ＰＶＤ法、ＣＶＤ法、めっき法、無電解めっき法、又は適切な方法で堆積してよい。図に明確に示されていない幾つかの実施例において、カバー層２２２を省略してよく、且つ第２のＭＴＪスタック２０００は、ピニング層２１４、トンネルバリア層２１６、メンテナンス層２２０、及びフリー層２１８のみを含んでよい。
図１０及び図１１を参照し、方法５００は、頂部電極層２２４を第２のＭＴＪスタック２０００の上方に堆積するブロック５１２を含む。ブロック５１２における操作は、ブロック１１２における操作と同様である。したがって、ブロック５１２における操作の詳細な説明を省略した。
図１０、図１１及び図１２を参照し、方法５００は、第５の領域５０の上方に第４のストレージ部２６５を形成し、第２の領域２０の上方に第２のストレージ部２５５を形成し、且つ第３の領域３０の上方に第３のストレージ部２６０を形成するように、頂部電極層２２４、第２のＭＴＪスタック２０００、及び底部電極層２１２をパターン化するブロック５１４を含む。ブロック５１４において、第４のストレージ部２６５、第２のストレージ部２５５、及び第３のストレージ部２６０を形成するように、フォトリソグラフィプロセス及びエッチングプロセスを実行する。実例のプロセスにおいて、ハードマスク層２２６をワーク２００の上方に堆積することは、頂部電極層２２４の上方に堆積することを含む。幾つかの実施例において、ハードマスク層２２６は、酸化シリコン、窒化シリコン、又はそれらの組み合わせを含んでよい。一実施例において、ハードマスク層２２６は、酸化シリコン（例えばオルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ）酸化物）で形成され、且つスピンコーティング法又は流動性ＣＶＤ法（ｆｌｏｗａｂｌｅ ＣＶＤ；ＦＣＶＤ）を用いて堆積してよい。次に、フォトレジスト層をハードマスク層の２２６上方に堆積する。次に、フォトレジスト層を、フォトマスクを透過するか又はフォトマスクから反射されたパターン化放射に露光し、露光後の焼成プロセスにおいてフォトレジスト層を焼成し、現像剤溶液においてフォトレジスト層を現像し、次に、フォトレジスト層を洗浄することにより、パターン化フォトレジスト層を形成する。図１１に示すように、次に、パターン化フォトレジスト層をエッチングマスクとして、ハードマスク層２２６をエッチングすることにより、第１の領域１０の上方に第４のハードマスクパターン２２６－４を形成し、第２の領域２０の上方に第２のハードマスクパターン２２６－２を形成し、且つ第３の領域３０の上方に第３のハードマスクパターン２２６－３を形成する。次に、これらのパターン化ハードマスクパターンを、エッチングマスクとして、頂部電極層２２４、第２のＭＴＪスタック２０００、底部電極層２１２、及び第２の誘電体層２０８をエッチングする。ブロック５１４におけるエッチングは、イオンビームエッチング（Ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ；ＩＢＥ）３００を含んでよい。ＭＴＪスタックのパターン化について、ＩＢＥは、化学的不純物をＭＴＪスタックに導入しにくいため、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）よりも好ましい。不純物は、ストレージ部の性能を劣化させる。ＩＢＥ３００は、例えばＲＦ又はＤＣ電力で生成されたＡｒ、Ｋｒ、Ｘｅ及びＮｅ等の一種又は複数種の不活性ガスイオンを使用してよい。ＩＢＥは一般的にワーク２００の回転を含むことは理解すべきである。
様々な装置性質を有するメモリ装置を形成するために、ストレージ部は様々な寸法を有する。観察によれば、同じＭＴＪスタックを与える場合、大きなフリー層を有するストレージ部は、小さなフリー層を有するストレージ部よりも優れた熱安定性を示す。また、小さなフリー層を有するストレージ部は、大きなフリー層を有するストレージ部よりも短い応答時間を提供する。垂直方向に沿って観察する際にストレージ部が円形の形状を有する幾つかの実施例において、ストレージ部の臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ；ＣＤ）とは、フリー層の直径を指すことができる。図１１に示される幾つかの実施例において、異なるストレージ部の直径（又は寸法）を実現するように、異なる寸法のハードマスクパターンを実施する。図１１に示すように、第４のハードマスクパターン２２６－４は第４の寸法ｄ４を有し、第２のハードマスクパターン２２６－２は第２の寸法ｄ２を有し、かつ第３のハードマスクパターン２２６－３は第３の寸法ｄ３を有する。第４の寸法ｄ４は、第２の寸法ｄ２又は第３の寸法ｄ３よりも大きい。第３の寸法ｄ３は、第２の寸法ｄ２よりも大きい。
図１２に示すように、第４のストレージ部２６５、第２のストレージ部２５５、及び第３のストレージ部２６０のそれぞれに小さな頂部電極寸法及び大きな底部部材寸法を有するように、ＩＢＥ３００は錐形側壁を形成することができる。第４のストレージ部２６５は、頂部電極層２２４で形成された第４の頂部電極２２４－４を含む。第２のストレージ部２５５は、頂部電極層２２４で形成された第２の頂部電極２２４－２を含む。第３のストレージ部２６０は、頂部電極層２２４で形成された第３の頂部電極２２４－３を含む。幾つかの実施例において、第４のストレージ部２６５は、第４のＭＴＪ寸法Ｄ４を特徴とすることができ、該第４のＭＴＪ寸法Ｄ４は、実質的に第４のストレージ部２６５におけるフリー層２１８の寸法（又は直径）に類似することができる。第２のストレージ部２５５は、第２のＭＴＪ寸法Ｄ２を特徴とすることができ、該第２のＭＴＪ寸法Ｄ２は、実質的に第２のストレージ部２５５におけるフリー層２１８の寸法（又は直径）に類似することができる。第３のストレージ部２６０は、第３のＭＴＪ寸法Ｄ３を特徴とすることができ、該第３のＭＴＪ寸法Ｄ３は、実質的に第３のストレージ部２６０におけるフリー層２１８の寸法（又は直径）に類似することができる。幾つかの実施形態において、第４のＭＴＪ寸法Ｄ４は、第２のＭＴＪ寸法Ｄ２又は第３のＭＴＪ寸法Ｄ３よりも大きい。第３のＭＴＪ寸法Ｄ３は、第２のＭＴＪ寸法Ｄ２よりも大きくてもよい。幾つかの場合、第４のＭＴＪ寸法Ｄ４は、約７５ｎｍと約１００ｎｍとの間であってもよく、第２のＭＴＪ寸法Ｄ２は、約２０ｎｍと約５５ｎｍとの間であってもよく、且つ第３のＭＴＪ寸法Ｄ３は、約６０ｎｍと約８５ｎｍとの間であってもよい。
図１０、図１３、図１４及び図１５を参照し、方法５００は、パッシベーション構造を、第４のストレージ部２６５、第２のストレージ部２５５、及び第３のストレージ部２６０の上方に形成するブロック５１６を含む。パッシベーション構造は、ストレージ部の側壁に沿って配置されたスペーサ層２２８、スペーサ層２２８の上方に位置するエッチストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ；ＥＳＬ）２３０、及びＥＳＬ２３０の上方に位置する第３の誘電体層２３２を含んでよい。図に明確に示されていないが、ブロック５１６における操作は、スペーサ層２２８をブランケット堆積し、スペーサ層２２８をエッチバックすることにより、頂部に面する表面に位置するスペーサ層２２８（図１３に示す）を除去し、ＥＳＬ２３０をスペーサ層２２８の上方に堆積し（図１４に示す）、第３の誘電体層２３２を堆積する（図１５に示す）ことを含んでよい。幾つかの実施例において、スペーサ層２２８は、窒化ケイ素、酸化ケイ素、又は適切な材料を含んでよく、且つＣＶＤ法又はＡＬＤ法を用いて堆積してよい。一実施例において、スペーサ層２２８は窒化チタンを含んでよい。ＥＳＬ２３０は、スペーサ層２２８よりも耐エッチング性が高い酸化アルミニウム又は金属酸化物を含んでよい。ＥＳＬ２３０は、ＣＶＤ法又はＡＬＤ法で堆積してよい。第３の誘電体層２３２は、例えばオルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ）酸化物の材料、非ドープケイ酸塩ガラス又はボロリンケイ酸塩ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＰＳＧ）、溶融ケイ石ガラス（ｆｕｓｅｄ ｓｉｌｉｃａ ｇｌａｓｓ；ＦＳＧ）、リンケイ酸塩ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＰＳＧ）、ボロドープケイ酸ガラス（ｂｏｒｏｎ ｄｏｐｅｄ ｓｉｌｉｃｏｎ ｇｌａｓｓ；ＢＳＧ）、及び／又は他の適切な誘電体材料のドープケイ酸シリコンを含んでよい。幾つかの場合、第３の誘電体層２３２は、スピンコーティング法又はＦＣＶＤ法を用いて堆積してよい。図１５に示すように、スペーサ層２２８は、第４の領域４０、第２の領域２０及び第３の領域３０の上方に位置する第２の誘電体層２０８、底部電極２１２の側壁、ピニング層２１４、トンネルバリア層２１６、フリー層２１８、メンテナンス層２２０、及びストレージ部のカバー層２２２と物理的に接触する。ＥＳＬ２３０は、第２の誘電体層２０８、スペーサ層２２８及び頂部電極と物理的に接触する。図１４に示されている幾つかの実施例において、ＥＳＬ２３０は、第４の領域４０の上方に形成されず、それは、第４の領域４０の上方にＥＳＬ２３０が存在すると、第４の領域４０における導電性フィーチャ２０４との良好な電気的接続を阻害するからである。
図１０、図１６及び図１７を参照し、方法５００は、他のプロセスを実行するブロック５１８を含む。このような他のプロセスは、第６のコンタクト開口２３５－６、第２のコンタクト開口２３５－２、第３のコンタクト開口２３５－３、第４のコンタクト開口２３５－４、及び第５のコンタクト開口２３５－５（図１６に示す）を形成し、且つ他のコンタクト特徴（図１７に示す）を形成するように金属充填層をコンタクト開口に堆積することを含んでよい。フォトリソグラフィプロセス及びエッチングプロセスは、コンタクト開口を形成するために用いることができる。実例のプロセスにおいて、第５のコンタクト開口２３５－５は、第４の領域４０の上方に形成され、第５の領域５０、第２の領域２０、及び第３の領域３０は、フォトレジスト層、底部反射防止塗布（ｂｏｔｔｏｍ ａｎｔｉｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ；ＢＡＲＣ）層等のパターン化膜により保護される。パターン化膜を除去した後、図１６に示すように、フォトリソグラフィプロセス及びエッチングプロセスを用いて第３の誘電体層２３２、ＥＳＬ２３０、第２の誘電体層２０８、及びバッファ層２０６を貫通し、第６のコンタクト開口２３５－６、第２のコンタクト開口２３５－２及び第３のコンタクト開口２３５－３、及び第５のコンタクト開口２３５－５を形成する。第４の領域４０の導電性フィーチャ２０４は、第４のコンタクト開口２３５－４に露出している。第６のコンタクト開口２３５－６は、第４の頂部電極２２４－４に露出している。第２のコンタクト開口２３５－２は、第２の頂部電極２２４－２に露出している。第３のコンタクト開口２３５－３は、第３の頂部電極２２４－３に露出している。第４の領域４０にストレージ部が存在しないため、第４のコンタクト開口２３５－４及び第５のコンタクト開口２３５－５は、共同して第４の領域４０において貫通開口を形成する。ブロック５１８におけるエッチングは、アルゴン（Ａｒ）、フッ素含有エッチャント（例えばＳＦ６、ＮＦ３、ＣＨ２Ｆ２、ＣＨＦ３、Ｃ４Ｆ８及び／又はＣ２Ｆ６）、酸素含有エッチャント、塩素含有エッチャント（例えばＣｌ２、ＣＨＣｌ３、ＣＣｌ４及び／又はＢＣｌ３）、臭素含有エッチャント（例えばＨＢｒ及び／又はＣＨＢｒ３）、ヨウ素含有エッチャント、又はそれらの組み合わせを使用したドライエッチングプロセスを含んでよい。
次に、図１７を参照し、金属充填層を、次にＰＶＤ法、ＣＶＤ法、電気めっき法又は無電解めっき法を用いて、コンタクト開口の上方に堆積する。金属充填層は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、又はタングステン（Ｗ）を含んでよい。一実施例において、金属充填層は銅（Ｃｕ）を含む。金属充填層を堆積した後、第３の誘電体層２３２の上方に位置する余分な金属充填層を除去するように、ＣＭＰプロセスのような平坦化プロセスを実行する。ＣＭＰプロセスの後、第５の頂部コンタクトビア２３６－５を、第４の頂部電極２２４－４に電気的に結合するために、第４のストレージ部２６５の上方に形成し、第２の頂部コンタクトビア２３６－２を、第２の頂部電極２２４－２に電気的に結合するために、第２のストレージ部２５５の上方に形成し、第３の頂部コンタクトビア２３６－３を、第３の頂部電極２２４－３に電気的に結合するために、第３のストレージ部２６０の上方に形成し、且つ第４の頂部コンタクトビア２３６－４を、第４の領域４０における導電性フィーチャ２０４に結合するために、第３の誘電体層２３２、第２の誘電体層２０８及びバッファ層２０６を貫通して延びるように形成する。明確に示されていないが、金属充填層を堆積する前に、コンタクト開口の上方にバリア層を堆積してよい。バリア層は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を含んでよい。また、方法５００は、図１７に示されているワーク２００の上方に他の金属層を形成し続けてよい。
図１８は、プロセッサ領域６０２、還流型ＭＲＡＭ領域６１０、ＮｖＭＲＡＭ領域６０６、及びＯＴＰ ＭＲＡＭ領域６０８を含む第２の集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）チップ６００の模式的平面図である。プロセッサ領域６０２は、中央処理ユニット（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）を形成するようにＦＥＯＬレベルにあるコアトランジスタを含んでよい。還流型ＭＲＡＭ領域６１０は、第５の領域５０に対応してよく、且つＢＥＯＬレベルにある第４のストレージ部２６５を含んでよい。ＮｖＭＲＡＭ領域６０６は、第２の領域２０に対応してよく、且つＢＥＯＬレベルにある第２のストレージ部２５５を含んでよい。ＯＴＰ ＭＲＡＭ領域６０８は、第３の領域３０に対応してよく、且つＢＥＯＬレベルにある第３のストレージ部２６０を含んでよい。上述したように、還流型ＭＲＡＭ領域６１０、ＮｖＭＲＡＭ領域６０６、及びＯＴＰ ＭＲＡＭ領域６０８におけるストレージ部は、同じ第２のＭＴＪスタック２０００を含んでよく、且つ同時に形成してよい。第２のＩＣチップ６００は、熱安定性に優れ、且つ長時間にわたって記憶を保持するために用いられるため、マイクロコントローラユニット（ｍｉｃｒｏ－ｃｏｎｔｒｏｌｌｅｒ ｕｎｉｔ；ＭＣＵ）に適用する。短い応答時間は、ＭＣＵ適用にとってあまり注目されない。第２のＩＣチップ６００において熱安定性が求められるため、第２のＭＴＪスタック２０００におけるフリー層２１８は、スペクトルの厚い側に位置してよい。幾つかの場合、第２のＭＴＪスタック２０００におけるフリー層２１８は、約２．０ｎｍと約３．５ｎｍとの間であってもよい。
１つの例示的な態様において、本開示は、第１の誘電体層に配置された第１の導電性フィーチャ及び第２の導電性フィーチャと、第１の誘電体層の上方に配置されたバッファ層と、バッファ層の上方に配置された第２の誘電体層と、第１の方向に沿って第１の導電性フィーチャに結合するように、バッファ層及び第２の誘電体層を貫通して延びる第１の底部貫通孔と、第１の方向に沿って第２の導電性フィーチャに結合するように、バッファ層及び第２の誘電体層を貫通して延びる第２の底部貫通孔と、第１の底部貫通孔に配置された第１の底部電極と、第２の底部貫通孔に配置された第２の底部電極と、第１の底部電極の上方に位置する第１の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックと、第２の底部電極の上方に位置する第２のＭＴＪスタックと、を含み、第１のＭＴＪスタック及び第２のＭＴＪスタックは、第１の方向に沿って同じ厚さを有し、第１のＭＴＪスタックは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のＭＴＪスタックは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい半導体装置に関する。
幾つかの実施例において、第１のＭＴＪスタックは、第１の底部電極の上方に位置するピニング層と、ピニング層の上方に位置するトンネルバリア層と、トンネルバリア層の上方に位置するフリー層と、を含む。幾つかの実施例において、ピニング層は、コバルト、鉄、ホウ素、又は白金を含み、トンネルバリア層は、酸化マグネシウムを含み、且つフリー層は、コバルト、鉄、又はホウ素を含む。幾つかの場合、第１のＭＴＪスタックは、フリー層の上方に位置するメンテナンス層と、メンテナンス層の上方に位置するカバー層と、を更に含む。幾つかの実施形態において、メンテナンス層は酸化マグネシウムを含み、且つカバー層はモリブデン又はルテニウムを含む。幾つかの実施例において、第１の幅は、約２０ｎｍと約５５ｎｍとの間であり、且つ第２の幅は、約７５ｎｍと約１００ｎｍとの間である。幾つかの実施例において、バッファ層は炭化ケイ素を含む。幾つかの実施例において、第１の誘電体層はシリコンリッチなシリコン酸化物を含む。
他の例示的な態様において、本開示は、第１のメモリ構造及び第２のメモリ構造を備える半導体装置であって、第１のメモリ構造は、第１の底部電極と、第１の底部電極の上方に位置する第１の頂部電極と、第１の方向に沿って第１の底部電極と第１の頂部電極との間に介在している第１の磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックと、を含み、第２のメモリ構造は、第２の底部電極と、第２の底部電極の上方に位置する第２の頂部電極と、第１の方向に沿って第２の底部電極と第２の頂部電極との間に介在している第２のＭＴＪスタックと、を含み、第１のＭＴＪスタックは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のＭＴＪスタックは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい半導体装置に関する。
幾つかの実施例において、第１のＭＴＪスタック及び第２のＭＴＪスタックは、第１の方向に沿って同じ厚さを有する。幾つかの実施形態において、第１の底部電極、第１の頂部電極、第２の底部電極、及び第２の頂部電極は、窒化チタン、窒化タンタル、又はそれらの組み合わせを含む。幾つかの実施例において、第１のＭＴＪスタックは、第１の底部電極の上方に位置するカバー層と、カバー層の上方に位置するメンテナンス層と、メンテナンス層の上方に位置するフリー層と、フリー層の上方に位置するトンネルバリア層と、トンネルバリア層の上方に位置するピニング層と、を含む。幾つかの実施例において、カバー層はモリブデン又はルテニウムを含み、メンテナンス層は酸化マグネシウムを含み、フリー層はコバルト、鉄、又はホウ素を含み、トンネルバリア層は酸化マグネシウムを含み、且つピニング層はコバルト、鉄、ホウ素、又は白金を含む。幾つかの場合、半導体装置は、第３の底部電極及び第３の底部電極の上方に位置する第３の頂部電極を含む第３のメモリ構造を更に含む。半導体装置は、第１の方向に沿って第３の底部電極と第３の頂部電極との間に介在している第３のＭＴＪスタックを含む。第３のＭＴＪスタックは、第２の方向に沿って第３の幅を含む。第３の幅は、第１の幅より大きい。幾つかの実施例において、第１の幅は、約２０ｎｍと約５５ｎｍとの間であり、第２の幅は、約８０ｎｍと約１００ｎｍとの間であり、且つ第３の幅は、約７５ｎｍと約１００ｎｍとの間である。
更に別の例示的な態様において、本開示は、第１の誘電体層に配置された第１の導電性フィーチャ及び第２の導電性フィーチャと、第１の誘電体層の上方に位置する第２の誘電体層と、第１の方向に沿って第１の導電性フィーチャに結合するように、第２の誘電体層を貫通して延びる第１の底部貫通孔と、第１の方向に沿って第２の導電性フィーチャに結合するように、第２の誘電体層を貫通して延びる第２の底部貫通孔と、を含むワークを受ける工程を含み、底部電極層を、第１の底部貫通孔、第２の底部貫通孔及び第２の誘電体層の上方に堆積する工程と、磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックを、底部電極層の上方に堆積する工程と、頂部電極層をＭＴＪスタックの上方に堆積する工程と、ハードマスク層を頂部電極層の上方に堆積する工程と、第１の底部貫通孔の上方に第１のハードマスクパターンを直接形成し、且つ第２の底部貫通孔の上方に第２のハードマスクパターンを直接形成するようにハードマスク層をパターン化する工程と、第１の底部貫通孔の上方に第１のメモリ構造を直接形成し、且つ第２の底部貫通孔の上方に第２のメモリ構造を直接形成するように第１のハードマスクパターン及び第２のハードマスクパターンをエッチングマスクとして、頂部電極層、ＭＴＪスタック、及び底部電極層をエッチングする工程と、を更に含み、第１のハードマスクパターンは、第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ第２のハードマスクパターンは、第２の方向に沿って第２の幅を有し、第２の幅は、第１の幅より大きい方法に関する。
幾つかの実施例において、エッチングは、イオンビームエッチング（ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ；ＩＢＥ）を用いることを含む。幾つかの場合、第１のメモリ構造は、底部電極層で形成された第１の底部電極を含み、第２のメモリ構造は、底部電極層で形成された第２の底部電極を含み、第１の底部電極は、第２の方向に沿って第３の幅を含み、且つ第２の底部電極は、第２の方向に沿って第４の幅を含む。第４の幅は、第３の幅より大きい。幾つかの実施例において、方法は、エッチングの後、スペーサ層を、第１のメモリ構造及び第２のメモリ構造の上方に堆積する工程と、スペーサ層をエッチバックする工程と、エッチバックの後、エッチストップ層を、スペーサ層、第１のメモリ構造、及び第２のメモリ構造の上方に堆積する工程と、第３の誘電体層をエッチストップ層の上方に堆積する工程と、を更に含んでよい。幾つかの実施例において、エッチストップ層は酸化アルミニウムを含む。
前述の内容は、当業者が本開示の各態様をより良く理解できるように、幾つかの実施例の特徴を概説した。当業者は、本明細書で導入される実施例を実施するための同一の目的を及び／又は同一の利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用できることは理解すべきである。当業者は、このような等価構造は本開示の精神及び範囲から逸脱するものではなく、また、本開示の精神及び範囲から逸脱することなく、本明細書で様々な変更、置換、及び変更を行うことができることも認識すべきである。
１０ 第１の領域
２０ 第２の領域
３０ 第３の領域
４０ 第４の領域
５０ 第５の領域
１００、５００ 方法
１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６、５１８ ブロック
２００ ワーク
２０１ 基板
２０２ 第１の誘電体層
２０３ 内部接続構造
２０４ 導電性フィーチャ
２０６ バッファ層
２０８ 第２の誘電体層
２１０－１ 第１の底部貫通孔
２１０－２ 第２の底部貫通孔
２１０－３ 第３の底部貫通孔
２１０－４ 第４の底部貫通孔
２１２ 底部電極層
２１４ ピニング層
２１６ トンネルバリア層
２１８ フリー層
２２０ メンテナンス層
２２２ カバー層
２２４ 頂部電極層
２２４－１ 第１の頂部電極
２２４－２ 第２の頂部電極
２２４－３ 第３の頂部電極
２２４－４ 第４の頂部電極
２２６ ハードマスク層
２２６－１ 第１のハードマスクパターン
２２６－２ 第２のハードマスクパターン
２２６－３ 第３のハードマスクパターン
２２６－４ 第４のハードマスクパターン
２２８ スペーサ層
２３０ エッチストップ層
２３２ 第３の誘電体層
２３５－１ 第１のコンタクト開口
２３５－２ 第２のコンタクト開口
２３５－３ 第３のコンタクト開口
２３５－４ 第４のコンタクト開口
２３５－５ 第５のコンタクト開口
２３５－６ 第６のコンタクト開口
２３６－１ 第１の頂部コンタクトビア
２３６－２ 第２の頂部コンタクトビア
２３６－３ 第３の頂部コンタクトビア
２３６－４ 第４の頂部コンタクトビア
２３６－５ 第５の頂部コンタクトビア
２５０ 第１のストレージ部
２５５ 第２のストレージ部
２６０ 第３のストレージ部
２６５ 第４のストレージ部
３００ イオンビームエッチング
４００ 第１の集積回路チップ
４０２、６０２ プロセッサ領域
４０４ ＲＡＭ系ＭＲＡＭ領域
４０６、６０６ ＮｖＭＲＡＭ領域
４０８、６０８ ＯＴＰ ＭＲＡＭ領域
６００ 第２の集積回路チップ
６１０ 還流型ＭＲＡＭ領域
１０００ 第１の磁気トンネル接合スタック
２０００ 第２のＭＴＪスタック
ｄ１ 第１の寸法
ｄ２ 第２の寸法
ｄ３ 第３の寸法
ｄ４ 第４の寸法
Ｄ１ 第１のＭＴＪ寸法
Ｄ２ 第２のＭＴＪ寸法
Ｄ３ 第３のＭＴＪ寸法
Ｄ４ 第４のＭＴＪ寸法
２０ 第２の領域
３０ 第３の領域
４０ 第４の領域
５０ 第５の領域
１００、５００ 方法
１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６、５１８ ブロック
２００ ワーク
２０１ 基板
２０２ 第１の誘電体層
２０３ 内部接続構造
２０４ 導電性フィーチャ
２０６ バッファ層
２０８ 第２の誘電体層
２１０－１ 第１の底部貫通孔
２１０－２ 第２の底部貫通孔
２１０－３ 第３の底部貫通孔
２１０－４ 第４の底部貫通孔
２１２ 底部電極層
２１４ ピニング層
２１６ トンネルバリア層
２１８ フリー層
２２０ メンテナンス層
２２２ カバー層
２２４ 頂部電極層
２２４－１ 第１の頂部電極
２２４－２ 第２の頂部電極
２２４－３ 第３の頂部電極
２２４－４ 第４の頂部電極
２２６ ハードマスク層
２２６－１ 第１のハードマスクパターン
２２６－２ 第２のハードマスクパターン
２２６－３ 第３のハードマスクパターン
２２６－４ 第４のハードマスクパターン
２２８ スペーサ層
２３０ エッチストップ層
２３２ 第３の誘電体層
２３５－１ 第１のコンタクト開口
２３５－２ 第２のコンタクト開口
２３５－３ 第３のコンタクト開口
２３５－４ 第４のコンタクト開口
２３５－５ 第５のコンタクト開口
２３５－６ 第６のコンタクト開口
２３６－１ 第１の頂部コンタクトビア
２３６－２ 第２の頂部コンタクトビア
２３６－３ 第３の頂部コンタクトビア
２３６－４ 第４の頂部コンタクトビア
２３６－５ 第５の頂部コンタクトビア
２５０ 第１のストレージ部
２５５ 第２のストレージ部
２６０ 第３のストレージ部
２６５ 第４のストレージ部
３００ イオンビームエッチング
４００ 第１の集積回路チップ
４０２、６０２ プロセッサ領域
４０４ ＲＡＭ系ＭＲＡＭ領域
４０６、６０６ ＮｖＭＲＡＭ領域
４０８、６０８ ＯＴＰ ＭＲＡＭ領域
６００ 第２の集積回路チップ
６１０ 還流型ＭＲＡＭ領域
１０００ 第１の磁気トンネル接合スタック
２０００ 第２のＭＴＪスタック
ｄ１ 第１の寸法
ｄ２ 第２の寸法
ｄ３ 第３の寸法
ｄ４ 第４の寸法
Ｄ１ 第１のＭＴＪ寸法
Ｄ２ 第２のＭＴＪ寸法
Ｄ３ 第３のＭＴＪ寸法
Ｄ４ 第４のＭＴＪ寸法
Claims (10)
- 第１の誘電体層に配置された第１の導電性フィーチャ及び第２の導電性フィーチャと、
前記第１の誘電体層の上方に配置されたバッファ層と、
前記バッファ層の上方に配置された第２の誘電体層と、
第１の方向に沿って前記第１の導電性フィーチャに結合するように、前記バッファ層及び前記第２の誘電体層を貫通して延びる第１の底部貫通孔と、
第１の方向に沿って前記第２の導電性フィーチャに結合するように、前記バッファ層及び前記第２の誘電体層を貫通して延びる第２の底部貫通孔と、
前記第１の底部貫通孔に配置された第１の底部電極と、
前記第２の底部貫通孔に配置された第２の底部電極と、
前記第１の底部電極の上方に位置する第１の磁気トンネル接合スタックと、
前記第２の底部電極の上方に位置する第２の磁気トンネル接合スタックと、
を含み、
前記第１の磁気トンネル接合スタック及び前記第２の磁気トンネル接合スタックは、前記第１の方向に沿って同じ厚さを有し、
前記第１の磁気トンネル接合スタックは、前記第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ前記第２の磁気トンネル接合スタックは、前記第２の方向に沿って第２の幅を有し、
前記第２の幅は、前記第１の幅より大きい半導体装置。 - 前記第１の磁気トンネル接合スタックは、
前記第１の底部電極の上方に位置するピニング層と、
前記ピニング層の上方に位置するトンネルバリア層と、
前記トンネルバリア層の上方に位置するフリー層と、
を含む請求項１に記載の半導体装置。 - 前記ピニング層は、コバルト、鉄、ホウ素又は白金を含み、
前記トンネルバリア層は、酸化マグネシウムを含み、
前記フリー層は、コバルト、鉄、又はホウ素を含む請求項２に記載の半導体装置。 - 前記第１の磁気トンネル接合スタックは、
前記フリー層の上方に位置するメンテナンス層と、
前記メンテナンス層の上方に位置するカバー層と、を更に含む請求項２又は３に記載の半導体装置。 - 前記メンテナンス層は、酸化マグネシウムを含み、
前記カバー層は、モリブデン又はルテニウムを含む請求項４に記載の半導体装置。 - 第１の底部電極と、前記第１の底部電極の上方に位置する第１の頂部電極と、第１の方向に沿って前記第１の底部電極と前記第１の頂部電極との間に介在している第１の磁気トンネル接合スタックとを含む第１のメモリ構造と、
第２の底部電極と、前記第２の底部電極の上方に位置する第２の頂部電極と、前記第１の方向に沿って前記第２の底部電極と前記第２の頂部電極との間に介在している第２の磁気トンネル接合スタックとを含む第２のメモリ構造と、
を備え、
前記第１の磁気トンネル接合スタックは、前記第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ前記第２の磁気トンネル接合スタックは、前記第２の方向に沿って第２の幅を有し、
前記第２の幅は、前記第１の幅より大きい半導体装置。 - 前記第１の底部電極、前記第１の頂部電極、前記第２の底部電極、及び前記第２の頂部電極は、窒化チタン、窒化タンタル、又はそれらの組み合わせを含む請求項６に記載の半導体装置。
- 第３の底部電極と、前記第３の底部電極の上方に位置する第３の頂部電極と、前記第１の方向に沿って前記第３の底部電極と前記第３の頂部電極との間に介在している第３の磁気トンネル接合スタックとを含む第３のメモリ構造を更に備え、
前記第３の磁気トンネル接合スタックは、前記第２の方向に沿って第３の幅を有し、
前記第３の幅は、前記第１の幅より大きい請求項６又は７に記載の半導体装置。 - 第１の誘電体層に配置された第１の導電性フィーチャ及び第２の導電性フィーチャと、前記第１の誘電体層の上方に位置する第２の誘電体層と、第１の方向に沿って前記第１の導電性フィーチャに結合するように、前記第２の誘電体層を貫通して延びる第１の底部貫通孔と、前記第１の方向に沿って前記第２の導電性フィーチャに結合するように、前記第２の誘電体層を貫通して延びる第２の底部貫通孔と、を含むワークを受ける工程と、
底部電極層を前記第１の底部貫通孔、前記第２の底部貫通孔、及び前記第２の誘電体層の上方に堆積する工程と、
磁気トンネル接合スタックを前記底部電極層の上方に堆積する工程と、
頂部電極層を前記磁気トンネル接合スタックの上方に堆積する工程と、
ハードマスク層を前記頂部電極層の上方に堆積する工程と、
前記第１の底部貫通孔の上方に第１のハードマスクパターンを直接形成し、且つ前記第２の底部貫通孔の上方に第２のハードマスクパターンを直接形成するように前記ハードマスク層をパターン化する工程と、
前記第１の底部貫通孔の上方に第１のメモリ構造を直接形成し、且つ前記第２の底部貫通孔の上方に第２のメモリ構造を直接形成するように、前記第１のハードマスクパターン及び前記第２のハードマスクパターンをエッチングマスクとして、前記頂部電極層、前記磁気トンネル接合スタック、及び前記底部電極層をエッチングする工程と、
を備え、
前記第１のハードマスクパターンは、前記第１の方向に垂直な第２の方向に沿って第１の幅を有し、且つ前記第２のハードマスクパターンは、前記第２の方向に沿って第２の幅を有し、
前記第２の幅は、前記第１の幅より大きい半導体装置の製造方法。 - 前記エッチングの後、スペーサ層を前記第１のメモリ構造及び前記第２のメモリ構造の上方に堆積する工程と、
前記スペーサ層をエッチバックする工程と、
前記エッチバックの後、エッチストップ層を前記スペーサ層、前記第１のメモリ構造、及び前記第２のメモリ構造の上方に堆積する工程と、
第３の誘電体層を前記エッチストップ層の上方に堆積する工程と、
を更に含む請求項９に記載の半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202263341840P | 2022-05-13 | 2022-05-13 | |
| US63/341,840 | 2022-05-13 | ||
| US17/880,186 | 2022-08-03 | ||
| US17/880,186 US20230371275A1 (en) | 2022-05-13 | 2022-08-03 | Method of forming different types of memory devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023168307A true JP2023168307A (ja) | 2023-11-24 |
Family
ID=88510445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023078901A Pending JP2023168307A (ja) | 2022-05-13 | 2023-05-11 | 異なるタイプのメモリ装置の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20230371275A1 (ja) |
| JP (1) | JP2023168307A (ja) |
| KR (1) | KR20230159272A (ja) |
| DE (1) | DE102023107574A1 (ja) |
| TW (1) | TW202401817A (ja) |
-
2022
- 2022-08-03 US US17/880,186 patent/US20230371275A1/en active Pending
-
2023
- 2023-03-27 DE DE102023107574.8A patent/DE102023107574A1/de active Pending
- 2023-04-17 TW TW112114264A patent/TW202401817A/zh unknown
- 2023-05-03 KR KR1020230057655A patent/KR20230159272A/ko not_active Application Discontinuation
- 2023-05-11 JP JP2023078901A patent/JP2023168307A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230159272A (ko) | 2023-11-21 |
| TW202401817A (zh) | 2024-01-01 |
| DE102023107574A1 (de) | 2023-11-16 |
| US20230371275A1 (en) | 2023-11-16 |
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