KR20000003883A - 반도체 메모리 장치 - Google Patents

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KR20000003883A
KR20000003883A KR1019980025183A KR19980025183A KR20000003883A KR 20000003883 A KR20000003883 A KR 20000003883A KR 1019980025183 A KR1019980025183 A KR 1019980025183A KR 19980025183 A KR19980025183 A KR 19980025183A KR 20000003883 A KR20000003883 A KR 20000003883A
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백인기
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윤종용
삼성전자 주식회사
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract

본 발명은 소자의 집적도를 높이는 반도체 메모리 장치에 관한 것으로, 반도체 기판에 에지(edge) 부분이 이웃한 패턴들의 에지 부분과 평행한 부메랑 형태로 복수 개의 액티브 패턴들이 형성된다. 이와 같은 반도체 메모리 장치에 의해서, 에지 부분을 대각선으로 디자인하여 이웃하는 패턴들과 평행한 부메랑 형태의 액티브 패턴을 형성함으로써 액티브 패턴들 간의 간격을 좁게 형성할 수 있기 때문에 소자의 집적도를 높일 수 있다.

Description

반도체 메모리 장치(SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 액티브 영역 형성 레이아웃에 관한 것이다.
DRAM의 고집적화가 진행됨에 따라 칩 사이즈(size)를 줄이기 위한 다양한 연구가 진행되고 있다. 종래에는 셀에서 소자가 만들어지는 액티브 영역(active region)의 형성에 있어서, 비트 라인 콘택과 스토리지 노드 콘택이 일직선상에 형성되고, 액티브 영역과 이웃하는 액티브 영역에서 스토리지 노드 콘택이 형성되는 부분이 병렬로 형성된다.
따라서, 액티브 영역들 사이의 마진을 줄일 수 없는 문제점이 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 액티브 영역을 밀집되게 형성함으로써 소자의 집적도를 높일 수 있는 반도체 메모리 장치의 레이아웃을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 레이아웃.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 액티브 패턴
104 : 워드 라인 106 : 비트 라인 콘택
108 : 비트 라인 110 : 스토리지 노드 콘택
112 : 스토리지 노드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 반도체 기판에 에지 부분이 이웃한 패턴들의 에지 부분과 평행한 부메랑 형태로 형성된 복수 개의 액티브 패턴들과; 상기 액티브 패턴들의 굽은 영역 내에 형성된 비트 라인 콘택과; 상기 액티브 패턴들의 에지 부분과 오버랩 되도록 형성된 스토리지 노드 콘택을 포함한다.
(작용)
도 1a를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치는, 반도체 기판에 에지 부분이 이웃한 패턴들의 에지 부분과 평행한 부메랑 형태로 복수 개의 액티브 패턴들이 형성된다. 이와 같은 반도체 메모리 장치에 의해서, 에지 부분을 대각선으로 디자인하여 이웃하는 패턴들과 평행한 부메랑 형태의 액티브 패턴을 형성함으로써 액티브 패턴들 간의 간격을 좁게 형성할 수 있기 때문에 소자의 집적도를 높일 수 있다.
(실시예)
이하, 도 1a 내지 도 1e를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 레이아웃이다.
도 1a를 참조하면, 반도체 기판(100)에 복수 개의 액티브 패턴들(102)이 형성된다. 상기 액티브 패턴들(102)은 후속 공정에서 비트 라인 콘택과 스토리지 노드 콘택의 형성을 용이하게 하기 위해 상기 비트 라인 콘택이 형성될 영역인 중앙과 상기 스토리지 노드 콘택이 형성될 영역인 양쪽 끝 부분이 서로 일직선상에 오지 않도록 하기 위한 부메랑 형태로 형성된다.
그리고, 포토 리소그라피(photo lithography)시 마스크의 단순성을 살리기 위해 굴곡이 없는 직선으로 형성되고, 상기 스토리지 노드 콘택이 형성될 액티브 패턴들(102)의 에지(edge) 부분은 이웃한 패턴들과 평행한 평행사변형 모양으로 형성된다.
따라서, 종래의 스토리지 노드 콘택이 형성될 영역의 액티브 패턴과 이웃하는 액티브 패턴의 라인이 병렬(parallel)이었던 디자인을 사선으로 평행하게 디자인함으로써, 상기 액티브 패턴들 사이의 간격이 넓어지게 되고, 넓어진 간격만큼 이웃하는 액티브 패턴을 좁힐 수 있기 때문에 전체 칩 사이즈(size)를 줄일 수 있다.
도 1b에 있어서, 상기 액티브 패턴들(102)과 교차되도록 복수 개의 워드 라인들(104)이 형성된다. 상기 워드 라인들(104)은 상기 액티브 패턴들(102)의 굽은 영역 외의 직선 영역에 형성된다. 하나의 액티브 패턴들(102)에 적어도 2개의 워드 라인들(104)이 형성된다. 상기 액티브 패턴들(102)의 굽은 영역에 비트 라인 콘택(106)이 형성된다.
도 1c에 있어서, 상기 비트 라인 콘택(106)을 완전히 덮고 상기 워드 라인들(104)과 교차되도록 복수 개의 비트 라인들(108)이 형성된다. 상기 비트 라인 콘택(106) 상의 비트 라인들(108)은 상기 비트 라인 콘택(106)을 충분히 덮도록 형성되고 나머지 부분은 최소한의 크기로 형성된다.
상기 액티브 패턴들(102)의 에지 부분 즉, 평행사변형 모양 부분에 도 1d에 도시된 바와 같이, 스토리지 노드 콘택(110)이 액티브 패턴(102) 이외의 영역까지 박스(box) 형태로 형성된다. 상기 스토리지 노드 콘택(110)은 액티브 패턴들(102) 이외의 영역까지 형성되지만, 상기 액티브 패턴들(102)에 형성된 스토리지 노드 콘택(110)이 실질적인 콘택이 된다.
상기 스토리지 노드 콘택(110)을 포함하여 상기 스토리지 노드 콘택(110)에 인접한 워드 라인들(104)에 오버랩 되도록 도 1e와 같이 스토리지 노드(112)가 형성된다.
본 발명은 에지(edge) 부분을 대각선으로 디자인하여 이웃하는 패턴들과 평행한 부메랑 형태의 액티브 패턴을 형성함으로써 액티브 패턴들 간의 간격을 좁게 형성할 수 있기 때문에 소자의 집적도를 높일 수 있는 효과가 있다.

Claims (1)

  1. 반도체 기판(100)에 에지(edge) 부분이 이웃한 패턴들의 에지 부분과 평행한 부메랑 형태로 형성된 복수 개의 액티브 패턴들(102)과;
    상기 액티브 패턴들(102)의 굽은 영역 내에 형성된 비트 라인 콘택(106)과;
    상기 액티브 패턴들(102)의 에지 부분과 오버랩 되도록 형성된 스토리지 노드 콘택(110)을 포함하는 반도체 메모리 장치.
KR1019980025183A 1998-06-29 1998-06-29 반도체 메모리 장치 KR20000003883A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040037841A (ko) * 2002-10-30 2004-05-08 주식회사 하이닉스반도체 디램의 셀 구조 및 그 제조방법
KR100665334B1 (ko) * 2005-03-02 2007-01-09 주식회사 우성우레탄 탄성띠가 구비된 발바닥 교정용 신발중창
US9276003B2 (en) 2013-03-15 2016-03-01 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

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