KR101128902B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 고집적 반도체 장치에서 캐패시터의 정전용량을 증가시킬 수 있으면서도 결함을 줄일 수 있는 캐패시터와 캐패시터의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 장치는 복수의 셀 트랜지스터 상에 형성되는 셀 캐패시터를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 기억 장치 내 캐패시터의 용량을 보다 효과적으로 증가시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
집적도를 향상시키기 위해 반도체 장치 내 여러 구성 요소들의 크기가 작아진다. 반도체 장치에 포함된 여러 구성 요소의 크기를 줄이기 위해서는 미세한 영역에 금속, 절연물, 유전물 등을 증착하거나 식각할 수 있어야 하고, 노광 공정을 통해 미세한 크기의 패턴을 형성할 수 있어야 한다. 이러한 공정 마진이 확보되지 않는 경우 반도체 장치 내 결함이 발생하기 쉽다. 일례로, 고집적 반도체 기억 장치의 경우 셀 영역이나 코어 영역에 형성되는 캐패시터와 금속 배선의 크기나 선폭이 매우 작고, 이웃한 구성요소와의 간격도 좁아 공정 마진을 확보하기 어렵다.
고집적 반도체 기억 장치 내 셀 영역에서 캐패시터를 형성하는 방법을 살펴보면 다음과 같다.
셀 영역에서는 활성 영역 상에 형성된 이웃한 두 게이트 사이에 비트라인 콘택과 비트라인을 형성하고, 두 게이트의 외측에는 저장노드 콘택을 형성한다. 한편, 주변 영역에서는 활성 영역 상에 형성된 비트 라인과 금속배선을 연결하기 위한 비트라인 콘택이 형성된다. 셀 영역에 형성되는 비트라인 콘택과 주변 영역에서 형성되는 비트라인 콘택은 그 역할과 구조가 크게 상이하다. 셀 영역의 비트라인 콘택은 비트라인이 캐패시터보다 낮은 높이에 형성되기 때문에 높이가 높지않지만, 주변 영역의 비트라인 콘택은 캐패시터보다 높은 위치에 형성되는 금속배선과 트랜지스터의 게이트 등을 연결하기 위한 것으로 셀 영역의 비트라인 콘택보다 높고 크게 형성된다.
셀 영역 및 주변 영역에 비트라인 콘택을 형성한 후, 층간절연막을 증착하고 주변 영역에 형성된 비트라인 콘택의 높이에 맞추어 평탄화한다. 캐패시터를 형성하기 위해 저장노드 콘택을 노출시키는 콘택홀을 형성한 후, 저장노드 콘택 상부와 콘택홀의 측벽에 도전물질을 증착하여 원통형 하부전극을 형성한다. 이후, 딥아웃(Dip-Out) 공정을 수행하여 하부전극을 둘러싸는 산화막을 제거한다. 노출된 하부전극 상에 유전막을 증착하고, 유전막 상에 도전물질을 증착한다. 마지막으로, 도전물질이 캐패시터에 형성되는 셀 영역에만 남도록 셀 영역을 제외한 다른 영역에 증착된 도전물질은 제거하여 상부전극을 형성한다.
반도체 장치의 집적도가 높아지면서, 원통형 하부전극이 차지하는 평면적의 크기가 줄어든다. 반도체 장치에서 요구하는 캐패시터의 정전용량을 구현하기 위해서 원통형 하부전극의 높이는 계속 높아지고 있다. 이렇듯 하부전극의 평면적은 줄어든 반면 높이가 높아짐으로써 제조 과정에서 하부전극이 쓰러지거나 기울어지는 현상이 발생한다. 원통형 하부전극이 쓰러지거나 기울어지는 경우 이웃한 하부전극과 전기적으로 연결되기 때문에 반도체 장치의 결함이 발생한다. 따라서, 원통형 하부전극의 높이를 높이는 것으로 캐패시터의 정전용량을 확보하는 데에는 한계가 있다.
전술한 문제점을 해결하기 위해, 본 발명은 고집적 반도체 장치에서 캐패시터의 정전용량을 증가시킬 수 있으면서도 결함을 줄일 수 있도록 제조 공정을 안정화시킬 수 있도록 설계된 캐패시터와 캐패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 복수의 셀 트랜지스터들 및 상기 복수의 셀 트랜지스터들과 중첩되도록 상기 복수의 셀 트랜지스터들 상부에 형성되며, 중첩되는 셀 트랜지스터들 중 어느 하나와 연결되는 복수의 셀 캐패시터들을 포함한다.
본 발명에 따른 반도체 장치에서 상기 셀 캐패시터는 상기 셀 트랜지스터의 게이트와 수직한 방향으로 연장되는 라인 패턴의 형태로 형성되며, 예컨대, n개의 셀 트랜지스터들에 중첩되고 중첩되는 셀 트랜지스터들 중 어느 한 셀 트랜지스터의 저장전극 콘택 영역을 n 등분한 영역 중 어느 한 영역과 연결되도록 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 상기 셀 트랜지스터와 비트라인을 연결하는 제 1 콘택, 상기 저장전극 콘택 영역의 활성 영역 상에 형성된 제 2 콘택, 상기 제 2 콘택 상에 형성되며, 게이트 보다 상부에 형성되는 제 3 콘택 및 상기 제 3 콘택을 n 등분한 영역 중 어느 한 영역 상에 형성되어 상기 캐패시터와 연결되는 제 4 콘택을 더 포함할 수 있다. 이때, 제 3 콘택은 상기 제 2 콘택 보다 큰 상부면을 갖도록 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법은 복수의 활성 영역을 정의하는 소자분리구조를 형성하는 단계, 상기 복수의 활성 영역에 복수의 셀 트랜지스터들을 형성하는 단계 및 상기 복수의 셀 트랜지스터들 상부에 상기 복수의 셀 트랜지스터들과 중첩되며 중첩되는 셀 트랜지스터들 중 어느 하나와 연결되는 셀 캐패시터들을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에서 상기 셀 캐패시터들은 상기 셀 트랜지스터의 게이트와 수직한 방향으로 연장되는 라인 패턴의 형태로 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서 상기 셀 캐패시터를 형성하는 단계는 비트라인 영역 및 저장전극 콘택 영역의 활성 영역 상에 각각 제 1 콘택 및 제 2 콘택을 형성하는 단계, 상기 제 1 콘택 상에 비트라인을 형성하고, 상기 제 2 콘택 상에 제 3 콘택을 형성하는 단계, 상기 제 3 콘택을 n 등분한 영역 중 어느 한 영역 상에 제 4 콘택을 형성하는 단계 및 상기 제 4 콘택 상에 상기 캐패시터를 형성하는 단계를 포함할 수 있다. 이때, 제 3 콘택은 상기 제 2 콘택 보다 큰 상부면 갖도록 형성될 수 있다.
본 발명은 고집적 반도체 기억 장치에 포함되는 캐패시터의 전극 면적을 증가시켜 캐패시터의 정전용량을 증가시킬 수 있는 장점이 있다. 특히, 본 발명의 일 실시예에 따른 평면 형태의 전극을 포함하는 캐패시터의 정전용량을 증가시키기 위해서는 반도체 기억 장치 내 활성 영역 뿐만 아니라 소자분리 영역에까지 캐패시터의 전극을 형성할 수 있다.
또한, 본 발명의 일 실시예에 따른 캐패시터의 전극은 종래의 원통형 캐패시터와 달리 높이가 낮게 평면으로 형성되기 때문에 제조 과정 상에 패턴의 기울어짐이나 쓰러짐 현상이 나타나지 않아 반도체 장치의 결함 발생을 줄일 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 캐패시터의 전극의 면적을 늘려 캐패시터의 정전용량을 증가시키면서도 캐패시터이 높이를 낮추어 결함 발생을 억제할 수 있다. 이하에서는, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 기판 상에 소자분리구조(104)에 의해 활성 영역(102)이 정의되어 있다. 예를 들면, 타원형의 활성 영역(102)은 장축 방향으로 60~300 nm 정도를 가지고 단축 방향으로 20~100nm 정도의 크기를 가질 수 있다. 또한, 이웃한 활성 영역(102) 사이의 간격은 장축 방향 또는 단축 방향으로 동일하게 20~100nm 정도로 형성할 수 있다. 여기서, 활성 영역(102)의 크기 및 이웃한 활성 영역(102) 사이의 간격은 디자인 규칙에 따라 변경 가능하다.
도 2를 참조하면, 활성 영역(102)의 단축 방향으로 게이트(106)을 형성한다. 도 2는 단위셀의 크기가 8F2인 경우를 설명하고 있으며, 하나의 활성 영역(102)에는 두 개의 게이트(106)이 교차하도록 형성되어, 하나의 활성 영역(102)에 두 개의 셀 트랜지스터를 형성한다. 일례로, 게이트(106)은 20~100 nm 정도의 폭을 가지는 라인 형태의 패턴으로 형성할 수 있으며, 게이트(106)의 폭과 인접한 게이트(106) 사이의 간격을 동일하게 형성한다.
도 3을 참조하면, 활성 영역(102) 상에 제 1 및 제 2 콘택(108, 110)을 형성한다. 제 1 및 제 2 콘택(108, 110)은 게이트(106) 양측에 노출된 활성 영역(102)을 후속 공정에서 형성될 비트 라인 및 캐패시터와 전기적으로 연결하기 위한 것이다. 실시예에 따라 제 1 콘택(108)은 이웃한 게이트(106) 사이의 활성 영역(102)뿐만 아니라 소자분리구조(104) 상에도 형성될 수 있는데, 이는 후속 공정에서 형성되는 비트 라인이 활성 영역(102)의 상부가 아닌 소자분리구조(104)의 상부에 형성되기 때문이다. 반면, 제 2 콘택(110)은 비트 라인과 전기적으로 격리된 캐패시터와 연결하기 위한 것으로, 이웃한 게이트(106)의 사이가 아닌 외측의 저장전극 콘택 영역의 노출된 활성 영역(102) 상에 형성된다. 이때, 제 2 콘택(110)은 사각형 형태로 형성함으로써 후속 공정에서 형성되는 콘택 등의 구성 요소와의 중첩 마진(overlap margin)을 높일 수 있다.
본 발명의 일 실시예에서는 수직방향으로 이웃한 제 1 콘택(108) 사이의 간격을 20~200nm 정도로 형성할 수 있고, 수직방향으로 이웃한 제 2 콘택(110) 사이의 간격도 20~100nm 정도로 형성할 수 있다. 제 2 콘택(110)이 형성되는 위치를 기준으로 이웃한 활성 영역(102)의 수직 방향 간격은 20~100nm 이고 제 1 콘택(108)이 형성되는 위치를 기준으로 이웃한 활성 영역(102)의 수직 방향 간격은 약 3배정도 더 큰 60~300nm정도이다. 따라서, 수평 방향(즉, 활성 영역의 장축 방향)에서 제 1 콘택(108)은 제 2 콘택(110)은 동일한 폭을 가지지만, 수직 방향(즉, 활성 영역의 단축 방향)에서는 제 1 콘택(108)이 제 2 콘택(110)에 비하여 2~3배정도의 폭을 가질 수 있다.
도 4를 참조하면, 제 2 콘택(110) 상에 제 3 콘택(112)을 형성한다. 여기서, 제 3 콘택(112)은 제 2 콘택(110)과 후술되는 제 4 콘택(114)을 연결하기 위한 것으로, 제 3 콘택(112)은 게이트(106)보다 높은 위치에 형성되기 때문에 제 2 콘택(110)과 같거나 조금 더 큰 면적으로 형성될 수 있다. 따라서, 실시예에 따라, 제 3 콘택(112)은 20~100nm 정도의 폭을 가지거나 20~200nm 정도의 폭을 가질 수 있다.
도 5를 참조하면, 제 3 콘택(112) 상에 제 4 콘택(114)을 형성한다. 여기서, 제 4 콘택(114)은 제 3 콘택(112)을 활성 영역(102)의 단축 방향으로 4 등분하여 그 중 하나의 영역에 형성한다. 특히, 활성 영역(102)의 장축 방향으로 정렬된 다수의 제 3 콘택(112)을 각각 4 등분하여 순차적으로 다른 영역에 제 4 콘택(114)을 형성한다. 만약, 하나의 제 3 콘택(112)의 4 등분한 영역 중 가장 윗 영역 상에 제 4 콘택(114)을 형성하였다면, 옆의 인접한 제 3 콘택(112)의 4 등분한 영역 중 그보다 아래 영역 상에 제 4 콘택(114)을 형성한다. 결과적으로, 도 5에 도시된 바와 같이, 제 4 콘택(114)의 위치가 순차적으로 변경되며, 본 발명의 일 실시예에서는 제 4 콘택(114)의 폭이 20~50nm 정도로 형성되어 후속 공정에서 형성되는 인접한 캐패시터와 전기적으로 연결되지 않도록 한다.
도 6을 참조하면, 제 4 콘택(114) 상에 캐패시터의 하부전극(116)을 형성한다. 여기서 캐패시터의 하부전극(116)은 활성 영역(102)의 장축 방향으로 4개의 활성 영역(102)들과 중첩되도록 길게 형성되는 라인 패턴의 형태를 가진다. 특히, 본 발명의 일 실시예에 따른 캐패시터의 하부전극(116)은 활성 영역(102) 상에만 형성되는 것이 아니라, 이웃한 활성 영역(102)에까지 길게 형성되는 것이 특징이다. 제 4 콘택(114)이 제 3 콘택(112) 상의 1/4에 해당하는 영역에만 형성되기 때문에, 캐패시터의 하부전극(116)은 활성 영역(102)의 장축 방향으로 정렬된 4개의 제 3 콘택(112)과 중첩되게 그 상부에 형성될 수 있다. 즉, 4개의 캐패시터의 하부전극(116)이 두 개의 활성 영역(102) 상에 형성된 4개의 제 3 콘택(112) 상부에 형성되며, 제 4 콘택(114)은 각각의 4개의 캐패시터의 하부전극(116)과 각각의 4개의 제 3콘택(112)을 서로 다르게 연결한다.
본 발명의 일 실시예에 따르면, 캐패시터의 하부전극(116)은 약 60~700nm 정도의 길이를 가질 수 있으며, 이웃한 캐패시터의 하부전극(116) 사이의 간격은 10~30 nm 정도로 형성될 수 있다. 또한, 다른 실시예의 경우, 캐패시터의 하부전극(116)은 제 3 콘택(112)의 폭보다 7~8배정도로 길게 형성될 수도 있다.
캐패시터의 하부전극(116)의 길이가 길어지면서, 캐패시터의 정전용량도 증가한다. 따라서, 캐패시터의 하부전극(116)을 종래의 반도체 장치에 포함되었던 높은 높이를 원통형 패턴으로 형성할 필요가 없어져, 반도체 장치의 공정 마진이 크게 증가한다.
기존의 반도체 장치에서는 하나의 캐패시터가 형성될 수 있는 영역이 하나의 활성 영역의 면적의 1/3 정도로 한계가 있었지만, 본 발명에서는 하나의 캐패시터가 형성될 수 있는 영역이 두 개의 활성 영역과 소자분리영역 상으로 확대되면서 캐패시터의 평면적이 실질적으로 증가하였다. 따라서, 캐패시터가 형성되는 평면적이 증가한만큼 정전용량의 확보를 위해 캐패시터의 높이를 낮출수 있게 되었다. 캐패시터의 높이를 낮출 수 있게되면서, 캐패시터의 형성과정에서 발생하였던 패턴의 기울어짐이나 쓰러짐과 같은 현상을 감소시킬 수 있고 이는 공정마진의 증가를 가져온다. 또한, 패턴의 기울어짐이나 쓰러짐과 같은 현상을 방지하기 위해 사용된 NFC(nitride floating capacitor)에서 형성한 지지막과 같은 구성요소를 형성할 필요가 없어져 반도체 장치의 제조 공정을 단순화시킬 수 있다. 결과적으로, 반도체 장치의 생산성이 향상될 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시예에서는 각각의 제 3 콘택(112)을 4개의 영역으로 구분하여 그 중 어느 한 영역에 제 4 콘택(114)을 형성하고, 각 제 4 콘택(114)과 연결되는 하부전극(116)이 인접한 4개의 셀 트랜지스터와 중첩되도록 그 4개의 트랜지스터 상부에 길게 확장되게 형성하였으나, 그 구분되는 수에는 제한이 없다.
즉, 제 3 콘택(112)을 n(n은 2 이상의 자연수)개의 영역으로 구분하여 그 중 어느 한 영역에 제 4 콘택(114)을 형성하고, 각 제 4 콘택(114)과 연결되는 하부전극(116)이 인접한 n개의 셀 트랜지스터 영역까지 확장되도록 형성할 수 있다.

Claims (9)

  1. 복수의 셀 트랜지스터들; 및
    상기 복수의 셀 트랜지스터들의 복수의 저장전극 콘택들과 중첩되도록 상기 저장전극 콘택들 상부에 형성되며, 중첩되는 저장전극 콘택들 중 어느 하나와 연결되는 복수의 셀 캐패시터들을 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 셀 캐패시터는
    활성영역의 장축 방향으로 연장되는 라인 패턴의 형태로 형성되는 것을 특징으로 하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 캐패시터는
    중첩되는 저장전극 콘택 영역을 상기 중첩되는 저장전극 콘택들의 수만큼 등분한 영역 중 어느 한 영역과 연결되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    셀 트랜지스터와 비트라인을 연결하는 제 1 콘택;
    상기 저장전극 콘택 영역의 활성 영역 상에 형성된 제 2 콘택;
    상기 제 2 콘택 상에 형성되며, 게이트 보다 상부에 형성되는 제 3 콘택; 및
    상기 제 3 콘택의 상부를 상기 중첩되는 저장전극 콘택들의 수만큼 등분한 영역 중 어느 한 영역 상에 형성되어 상기 캐패시터와 연결되는 제 4 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서, 상기 제 3 콘택은
    상기 제 2 콘택 보다 큰 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 장치.
  6. 복수의 활성 영역을 정의하는 소자분리구조를 형성하는 단계;
    상기 복수의 활성 영역에 복수의 셀 트랜지스터들을 형성하는 단계; 및
    상기 복수의 셀 트랜지스터들 상부에 상기 복수의 셀 트랜지스터들의 저장전극 콘택들과 중첩되며 중첩되는 저장전극 콘택들 중 어느 하나와 연결되는 셀 캐패시터들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서, 상기 셀 캐패시터들은
    활성영역의 장축 방향으로 연장되는 라인 패턴의 형태로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서, 상기 셀 캐패시터를 형성하는 단계는
    비트라인 콘택 영역의 활성 영역 및 저장전극 콘택 영역의 활성 영역 상에 각각 제 1 콘택 및 제 2 콘택을 형성하는 단계;
    상기 제 1 콘택 상에 비트라인을 형성하고, 상기 제 2 콘택 상에 제 3 콘택을 형성하는 단계;
    상기 제 3 콘택을 상기 중첩되는 저장전극 콘택들의 수만큼 등분한 영역 중 어느 한 영역 상에 제 4 콘택을 형성하는 단계; 및
    상기 제 4 콘택 상에 상기 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서, 상기 제 3 콘택은
    상기 제 2 콘택 보다 큰 상부면 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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