KR20090052699A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 비트라인의 단축 방향 CD(Critical Dimension)를 감소시켜 상기 비트라인과 저장전극 콘택 간에 공간 마진을 확보함으로써, 상기 비트라인과 상기 저장전극 콘택 간의 쇼트 페일(short Fail)을 방지하고, 상기 비트라인은 상기 저장전극 콘택과 상기 비트라인 방향으로 이웃한 저장전극 콘택 사이에서 상기 비트라인과 수직한 방향으로 확장된 돌출부를 형성하여 비트라인의 면 저항(Rs : Sheet Resistance)을 감소시킴으로써, 비트 라인의 캐패시턴스(Capacitance)를 감소시켜 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 비트라인의 레이 아웃 변경에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory)은 필드 산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고 그 소자형성영역에 트랜지스터를 제조한 후, 트랜지스터의 드레인에 접속되는 캐패시터를 형성함과 동시에 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터를 포함하여 구성된다.
특히, 비트라인은 반도체 기판상에 게이트 전극 라인 주변에 형성되어 게이트 전극이 트랜지스터 기능을 하고 비트라인은 메모리 소자에서 데이터가 입출력되는 동작에 관여한다.
최근 반도체 소자의 크기가 감소됨에 따라 비트라인과 저장전극 콘택간의 거리가 가까워지게 되어 비트라인과 저장전극콘택 사이에 쇼트 페일(Short Fail)이 발생하는 문제가 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 것으로, 상기 '도 1a'는 비트라인이 형성된 후 레이아웃을 도시한 것이고, 상기 '도 1b'는 상기 '도 1a'의 A - A'에 따른 절단면을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(미도시)을 정의하는 복수 개의 활성영역(105)이 구비된다.
그리고, 활성 영역(105) 상에 2개의 게이트 라인(110)이 교차하며, 상기 2개의 게이트 라인(110) 사이의 활성 영역(105) 중앙부에 비트라인 콘택(130)이 위치한다.
그리고, 비트라인 콘택(130)과 접속되며, 게이트 라인(110)과 수직한 방향으로 비트라인(125)이 구비된다. 또한, 비트라인(125)은 활성영역(105)과 활성영역(105)의 단축방향을 따라 이웃한 활성영역(105) 사이에 형성되며, 활성영역(105)과 중첩되지 않도록 구비되는 것이 바람직하다.
그리고, 비트라인(125)은 'D1'의 CD(Critical Dimension)를 가지는 라인(Line) 형태로 구비된다.
그리고, 상기 2개의 게이트 라인(110) 외곽의 활성 영역(105) 에지부 양측에 2개의 저장전극 콘택(140)이 각각 위치한다.
도 1b를 참조하면, 상기 '도 1a'의 A - A'에 따른 절단면을 도시한 단면도로서, 활성영역(105)을 정의하는 소자분리막(107)이 구비된 반도체 기판(100) 상부에 랜딩 플러그 콘택(117)이 구비된 제 1 층간 절연막(115)을 형성한다.
다음에, 랜딩 플러그 콘택(117)을 포함하는 제 1 층간 절연막(115) 상부에 제 2 층간 절연막(120)을 형성하고, 제 2 층간 절연막(120) 상부에 비트라인(125)을 형성한다.
이때, 비트라인(125)은 비트라인 배리어층(125a), 비트라인 도전층(125b) 및 비트라인 하드마스크층(125c)의 적층 구조로 이루어진다.
그 다음, 비트라인(125)을 포함하는 전체 상부에 제 3 층간 절연막(130)을 형성한다.
그리고, 제 3 층간 절연막(130) 및 제 2 층간 절연막(120)을 식각하여 랜딩 플러그 콘택(117)을 노출시키는 저장전극 콘택홀(미도시)을 형성한다.
그 다음, 상기 저장전극 콘택홀(미도시) 측벽에 스페이서(135)를 형성하고, 상기 저장전극 콘택홀(미도시)을 도전물질로 매립하여 저장전극 콘택(140)을 형성한다.
상술한 종래 기술에 따른 반도체 소자 및 그 제조 방법에서, 반도체 소자의 크기가 감소함에 따라, 비트라인(125)과 저장전극 콘택(140) 거리가 더욱 가까워지게 된다. 그러나, 인 라인(In-Line) 공정상 비트라인(125)의 CD(Critical Dimension) 및 저장전극 콘택의 오정렬(Mis-Align)을 조절하는데 한계가 있으므로, 비트라인과 저장전극 콘택 간의 쇼트 페일(Short Fail)이 발생하고, 비트라인의 캐패시턴스(Capacitance)가 증가되는 문제가 발생한다.
본 발명은 비트라인의 단축 방향 CD(Critical Dimension)를 감소시켜 상기 비트라인과 저장전극 콘택 간에 공간 마진을 확보함으로써, 상기 비트라인과 상기 저장전극 콘택 간의 쇼트 페일(short Fail)을 방지할 수 있다.
또한, 상기 비트라인은 상기 저장전극 콘택과 상기 비트라인 방향으로 이웃한 저장전극 콘택 사이에서 상기 비트라인과 수직한 방향으로 확장된 돌출부를 형성하여 비트라인의 면 저항(Rs : Sheet Resistance)을 감소시킴으로써, 비트 라인의 캐패시턴스(Capacitance)를 감소시켜 소자의 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는
활성영역 및 소자분리막이 구비된 반도체 소자에 있어서,
상기 활성영역과 교차하는 두 개의 게이트 라인과,
상기 두 개의 게이트 라인 사이의 상기 활성영역의 중앙부에 위치한 비트라인 콘택과,
상기 두 개의 게이트 라인 외곽의 상기 활성영역 에지부 양측에 위치한 저장전극 콘택과,
상기 비트라인 콘택과 접속하며, 상기 게이트 라인과 수직한 방향으로 형성된 라인 형태의 비트라인을 포함하되, 상기 비트라인은 제 1 선폭 및 상기 제 1 선 폭보다 큰 제 2 선폭을 가지는 것을 특징으로 하고,
상기 비트라인은 활성 영역과 상기 활성영역의 단축 방향을 따라 이웃한 활성 영역 사이에 구비되는 것과,
상기 비트라인은 상기 저장전극 콘택과 상기 비트라인 방향으로 이웃한 저장전극 콘택 사이에서 상기 제 2 선폭을 가지는 것과,
상기 비트라인의 상기 제 2 선폭은 하나의 방향으로 돌출된 것과,
상기 비트라인은 상기 저장전극 콘택과 이격되어 구비되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은
게이트 라인, 랜딩 플러그 콘택 및 비트라인 콘택이 구비된 반도체 기판 상부에 비트라인 물질층을 형성하는 단계와,
상기 비트라인 물질층을 패터닝하여 비트라인을 형성하되, 상기 비트라인은 제 1 선폭 및 상기 제 1 선폭보다 큰 제 2 선폭을 가지도록 하는 단계와,
상기 비트라인을 포함하는 전체 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 식각하여 상기 랜딩 플러그 콘택을 노출시키는 저장전극 콘택홀을 형성하는 단계와,
도전 물질로 상기 저장전극 콘택홀을 매립하여 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 비트라인은 상기 저장전극 콘택과 상기 비트라인 방향을 따라 이웃한 저장전극 콘택 사이에서 제 2 선폭을 가지는 것과,
상기 비트라인은 비트라인 배리어층, 비트라인 도전층 및 비트라인 하드마스크층으로 구성된 것을 특징으로 한다.
본 발명은 비트라인의 단축 방향 CD(Critical Dimension)를 감소시켜 상기 비트라인과 저장전극 콘택 간에 공간 마진을 확보함으로써, 상기 비트라인과 상기 저장전극 콘택 간의 쇼트 페일(short Fail)이 방지되는 효과가 있다.
또한, 상기 비트라인은 상기 저장전극 콘택과 상기 비트라인 방향으로 이웃한 저장전극 콘택 사이에서 상기 비트라인과 수직한 방향으로 확장된 돌출부를 형성하여 비트라인의 면 저항(Rs : Sheet Resistance)을 감소시킴으로써, 비트 라인의 캐패시턴스(Capacitance)를 감소시켜 소자의 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 것으로, 비트라인이 형성된 레이아웃을 도시한 것이다.
도 2를 참조하면, 소자분리막(미도시)을 정의하는 복수 개의 활성영역(205) 이 구비된다.
그리고, 활성 영역(205) 상에 2개의 게이트 라인(210)이 교차하며, 상기 2개의 게이트 라인(210) 사이의 활성 영역(205) 중앙부에 비트라인 콘택(230)이 위치한다.
그리고, 상기 2개의 게이트 라인(210) 외곽의 활성영역(205) 에지부 양측에 2개의 저장전극 콘택(240)이 각각 위치한다.
이때, 비트라인 콘택(230)은 활성영역(205) 및 활성영역(205)과 이웃한 소자분리막(미도시) 상에 걸쳐서 형성되는 것이 바람직하다.
그리고, 비트라인 콘택(230)과 접속되며, 게이트 라인(210)과 수직한 방향으로 비트라인(225)이 구비된다. 또한, 비트라인(225)은 활성영역(205)과 활성영역(205)의 단축방향을 따라 이웃한 활성영역(205) 사이에 라인(Line)형으로 형성되며, 활성영역(205)과 중첩되지 않도록 구비되는 것이 바람직하다.
여기서, 비트라인(225)의 단축 방향 CD(Critical Dimension, D2)는 종래 기술에 따른 비트라인(상기 '도 1a'의 '125')의 단축 방향 CD(D1)에 비해 작게 형성하는 것이 바람직하다.
또한, 비트라인(225)은 저장전극 콘택(240)과 비트라인(225)과 평행한 방향을 따라 이웃한 저장전극 콘택(240) 사이에 'D3'의 CD를 가지는 돌출부가 구비되도록 한다. 이때, 상기 'D3'는 상기 'D2'에 비해 큰 것이 바람직하다.
여기서, 비트라인(225)은 단축 방향의 CD를 감소시켰으므로, 저장전극 콘택(240)과 이격되어 구비되므로, 공간 마진이 확보된다.
여기서, 라인형 비트라인(225)에 돌출부를 추가하여 비트라인(225)의 면적이 증가되었으므로, 면저항은 종래보다 감소된다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것이며, 상기 '도 2'의 A - A'에 따른 절단면을 도시한 단면도이다.
도 3a를 참조하면, 활성 영역(305)을 정의하는 소자분리막(307)이 구비된 반도체 기판(300) 상부에 게이트 라인(미도시)을 형성한다.
다음에, 상기 게이트 라인(미도시)이 구비된 반도체 기판(100) 상부에 제 1 층간 절연막(315)을 형성한 후 제 1 층간 절연막(315)을 식각하여 반도체 기판(300)을 노출시키는 랜딩 플러그 콘택홀(미도시)을 형성한다.
그 다음, 폴리실리콘층으로 상기 랜딩 플러그 콘택홀(미도시)을 매립하여 랜딩 플러그 콘택(317)을 형성한다.
다음에, 랜딩 플러그 콘택(317)을 포함하는 제 1 층간 절연막(315) 상부에 제 2 층간 절연막(320)을 형성하고, 제 2 층간 절연막(320) 상부에 비트라인 배리어막(325a), 비트라인 도전층(325b) 및 비트라인 하드마스크층(325c)의 적층구조를 순차적으로 형성한다.
그 다음, 상기 적층구조를 패터닝하여 비트라인(325)을 형성한다.
이때, 비트라인(325)의 CD(D2)는 후속 저장전극 콘택 형성 공정 시 공간 마진을 확보하기 위해 종래의 비트라인 CD(D1)에 비해 작게 형성하는 것이 바람직하다.
도 3b를 참조하면, 비트라인(325)을 포함하는 전체 상부에 제 3 층간 절연 막(330)을 형성한다.
도 3c를 참조하면, 제 3 층간 절연막(330) 및 제 2 층간 절연막(320)을 식각하여 랜딩 플러그 콘택(317)을 노출시키는 저장전극 콘택홀(미도시)을 형성한다.
그 다음, 상기 저장전극 콘택홀(미도시) 측벽에 스페이서(335)를 형성하고, 상기 저장전극 콘택홀(미도시)을 도전물질로 매립하여 저장전극 콘택(340)을 형성한다.
상기와 같이 비트라인의 단축방향 CD를 감소시킴으로써, 저장전극 콘택과의 거리를 충분히 확보하여 상기 비트라인과 상기 저장전극 콘택 간의 쇼트 페일(Short Fail)을 방지할 수 있다. 또한, 활성영역과 상기 활성영역의 장축 방향을 따라 이웃한 활성영역 사이의 비트라인의 CD를 확장하여 면저항을 감소시킬 수 있다.
도 1a는 종래 기술에 따른 반도체 소자를 도시한 레이아웃.
도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 레이아웃.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 활성 영역
210 : 게이트 라인 225 : 비트라인
230 : 비트라인 콘택 240 : 저장전극 콘택
300 : 반도체 기판 305 : 활성 영역
307 : 소자분리막 315 : 제 1 층간 절연막
317 : 랜딩 플러그 콘택 320 : 제 2 층간 절연막
325 : 비트라인 330 : 제 3 층간 절연막
335 : 스페이서 340 : 저장전극 콘택

Claims (6)

  1. 활성영역 및 소자분리막이 구비된 반도체 소자에 있어서,
    상기 활성영역과 교차하는 두 개의 게이트 라인;
    상기 두 개의 게이트 라인 사이의 상기 활성영역의 중앙부에 위치한 비트라인 콘택;
    상기 두 개의 게이트 라인 외곽의 상기 활성영역 에지부 양측에 위치한 저장전극 콘택; 및
    상기 비트라인 콘택과 접속하며, 상기 게이트 라인과 수직한 방향으로 형성된 라인 형태의 비트라인을 포함하되, 상기 비트라인은 제 1 선폭을 가지며, 상기 저장전극 콘택과 상기 비트라인 방향으로 이웃한 저장전극 콘택 사이에서 상기 제 1 선폭보다 큰 제 2 선폭을 가지는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비트라인은 활성 영역과 상기 활성영역의 단축 방향을 따라 이웃한 활성 영역 사이에 구비되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 비트라인의 상기 제 2 선폭은 하나의 방향으로 돌출된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 비트라인은 상기 저장전극 콘택과 이격되어 구비되는 것을 특징으로 하는 반도체 소자.
  5. 게이트 라인, 랜딩 플러그 콘택 및 비트라인 콘택이 구비된 반도체 기판 상부에 비트라인 물질층을 형성하는 단계;
    상기 비트라인 물질층을 패터닝하여 비트라인을 형성하되, 상기 비트라인은 제 1 선폭을 가지도록 형성하는 단계;
    상기 비트라인을 포함하는 전체 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 랜딩 플러그 콘택을 노출시키는 저장전극 콘택홀을 형성하는 단계; 및
    도전 물질로 상기 저장전극 콘택홀을 매립하여 저장전극 콘택을 형성하는 단계를 포함하되, 상기 저장전극 콘택과 상기 비트라인 방향을 따라 이웃한 저장전극 콘택 사이에서 및 상기 제 1 선폭보다 큰 제 2 선폭을 가지도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 비트라인은 비트라인 배리어층, 비트라인 도전층 및 비트라인 하드마스크층으로 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
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