KR20100028790A - 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 트랜지스터를 구비하는 반도체 소자는, 중앙부 및 중앙부로부터 돌출되는 네개의 돌출부로 이루어지는 엑스자형의 활성영역을 구비하는 반도체 기판; 상기 중앙부 상에 섬형으로 위치하면서 자신의 중앙을 관통하는 구멍을 갖는 제1 게이트 패턴 및 상기 돌출부와 중첩되지 않는 일 방향으로 연장되면서 인접하는 상기 제1 게이트 패턴을 상호 연결시키는 제2 게이트 패턴으로 이루어지는 게이트 라인; 및 상기 게이트 라인에 의하여 드러나는 상기 활성영역에 구비되는 소스/드레인 영역을 포함하고, 상술한 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법은 반도체 소자의 트랜지스터를 형성함에 있어서 새로운 활성영역 및 게이트 라인의 형상을 제안함으로써, 트랜지스터의 채널을 통한 전류 흐름을 증가시키면서 반도체 소자의 집적도를 더욱 향상시킬 수 있다.
트랜지스터, 활성영역, 게이트 라인, 엑스자형

Description

트랜지스터를 구비하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
DRAM 등과 같은 반도체 소자에 있어서, 일반적으로 셀 영역에는 반복적인 형태로 활성 영역 및 게이트 라인이 형성되어 다수의 셀 트랜지스터가 행렬을 이루며 존재하게 된다.
도1은 종래 기술에 따른 셀 트랜지스터가 형성된 반도체 소자를 나타내는 도면으로서, (a)는 평면도를 나타내고 (b)는 (a)의 X-X´ 단면도를 나타낸다.
도1에 도시된 바와 같이, 반도체 기판에는 소자분리막(11)이 형성되어 활성영역(10)이 한정된다. 여기서, 활성영역(10)은 일반적으로 I자형을 가지며 상호간에 대각선으로 반복하여 정렬된다. 또한, 활성영역(10)은 소자분리막(11)에 의하여 둘러싸임으로써 상호 고립된다.
반도체 기판 상에는 활성영역(10)을 단축 방향으로 가로지르는 복수개의 게이트 라인(12)이 평행하게 구비된다. 여기서, 일반적으로 하나의 활성영역(10)을 두개의 게이트 라인(12)이 가로지르게 되고, 그에 따라 하나의 활성영역(10)은 세개의 부분으로 나누어진다.
두 개의 게이트 라인(12)에 의하여 세개의 부분으로 나누어진 활성영역(10) 내에는 소스/드레인 이온주입 공정에 의한 소스/드레인 영역(S/D)이 구비된다. 이때, 세개의 부분으로 나누어진 활성영역(10) 중 가장자리의 두개 부분은 후속 스토리지 노드와 접속되는 영역(예컨대, 소스 영역)이 되고 가운데 한개 부분은 후속 비트라인과 접속되는 영역(예컨대, 드레인 영역)이 되는 것이 일반적이다.
이와 같은 종래 기술에 따르면, 하나의 활성영역에는 두개의 트랜지스터가 구비되고 이 트랜지스터의 소스 영역에 접하는 스토리지 노드가 두개 구비된다. 일반적인 DRAM 소자에서 하나의 메모리 셀은 한개의 트랜지스터 및 한개의 스토리지 노드로 구성되므로, 결국 하나의 활성영역에는 두개의 메모리 셀이 형성된다고 할 수 있다.
그러나, 반도체 소자의 집적도가 크게 증가하고 있는 최근의 상황에서 이와 같이 하나의 활성영역에 두개의 메모리 셀을 형성하는 것만으로는 요구되는 집적도를 만족시키기 어렵다.
또한, 반도체 소자의 집적도 증가에 따라 활성영역의 면적이 감소하면서 게이트 라인과 활성영역의 접촉 면적이 감소하여 셀 트랜지스터의 채널을 통한 전류(예를 들어, 드레인 포화전류(Idsat))의 흐름이 감소하는 문제도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 트랜지스터를 형성함에 있어서 새로운 활성영역 및 게이트 라인의 형상을 제안함으로써, 트랜지스터의 채널을 통한 전류 흐름을 증가시키면서 반도체 소자의 집적도를 더욱 향상시킬 수 있는 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 트랜지스터를 구비하는 반도체 소자는, 중앙부 및 중앙부로부터 돌출되는 네개의 돌출부로 이루어지는 엑스자형의 활성영역을 구비하는 반도체 기판; 상기 중앙부 상에 섬형으로 위치하면서 자신의 중앙을 관통하는 구멍을 갖는 제1 게이트 패턴 및 상기 돌출부와 중첩되지 않는 일 방향으로 연장되면서 인접하는 상기 제1 게이트 패턴을 상호 연결시키는 제2 게이트 패턴으로 이루어지는 게이트 라인; 및 상기 게이트 라인에 의하여 드러나는 상기 활성영역에 구비되는 소스/드레인 영역을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 트랜지스터를 구비하는 반도체 소자의 제조 방법은, 반도체 기판에 소자분리막을 형성하여 중앙부 및 중앙부로부터 돌출되는 네개의 돌출부로 이루어지는 엑스자형의 활성영역을 형성하는 단계; 상기 반도체 기판 상에 게이트 라인 형성을 위한 물질층을 형성하는 단계; 상기 물 질층을 패터닝하여, 상기 중앙부 상에 섬형으로 위치하면서 자신의 중앙을 관통하는 구멍을 갖는 제1 게이트 패턴 및 상기 돌출부와 중첩되지 않는 일 방향으로 연장되면서 인접하는 상기 제1 게이트 패턴을 상호 연결시키는 제2 게이트 패턴으로 이루어지는 상기 게이트 라인을 형성하는 단계; 및 상기 게이트 라인에 의하여 드러나는 상기 활성영역에 소스/드레인 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법은, 반도체 소자의 트랜지스터를 형성함에 있어서 새로운 활성영역 및 게이트 라인의 형상을 제안함으로써, 트랜지스터의 채널을 통한 전류 흐름을 증가시키면서 반도체 소자의 집적도를 더욱 향상시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 및 도2b는 본 발명의 일실시예에 따른 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법을 설명하기 위한 도면으로서, 각 도면의 (a)는 평면도를 나타내고 (b)는 (a)의 A-A´ 단면도 및 B-B´ 단면도를 나타낸다. 여기서, A-A´ 단 면도와 B-B´ 단면도는 서로 대칭되어 실질적으로 동일하게 나타내어지므로 하나의 도면으로 나타내었다.
도2a에 도시된 바와 같이, 반도체 기판에 소자분리막(21)에 의하여 한정되는 엑스자(x) 형의 활성영역(20)을 복수개 형성한다. 좀더 상세하게는, 반도체 기판 상에 엑스자형의 마스크 패턴(미도시됨)을 복수개 형성하고 이 마스크 패턴을 식각 베리어로 반도체 기판을 소정 깊이 식각하여 트렌치(t)를 형성한 후 이 트렌치(t)에 HDP(high density plasma) 산화막 등과 같은 절연막을 매립함으로써 소자분리막(21)을 형성한다. 이와 같은 소자분리막(21)의 형성에 따라 엑스자형의 활성영역(20)이 한정된다.
이와 같은 활성영역(20)은 상호간에 대각선으로 반복하여 정렬되며 소자분리막(21)에 의하여 고립된다.
여기서, 엑스자형의 활성영역(20)은, 중앙부(20a) 및 중앙부(20a)로부터 돌출되는 네개의 돌출부(20b)로 이루어진다. 네개의 돌출부(20b) 중 마주보는 한쌍의 돌출부(예를 들어, 20b1 및 20b3)와 다른 한쌍의 돌출부(예를 들어, 20b2 및 20b4)는 대각선으로 서로 교차하는 방향을 가지며, 바람직하게는 서로 직교하는 방향(즉, θ=90°)을 갖는다.
도2b에 도시된 바와 같이, 반도체 기판 상에 게이트 전극용 물질층(예컨대, 게이트 전극용 도전층 및 게이트 하드마스크용 절연층)을 형성한 후 이를 패터닝하여 게이트 라인(22)을 형성한다.
여기서, 게이트 라인(22)은, 전술한 엑스자형의 활성영역(20)의 중앙부(20a) 상에 섬형(island type)으로 위치하면서 자신의 중앙을 관통하는 구멍("h" 참조)을 갖는 제1 게이트 패턴(22a)과, 네개의 돌출부(20b)와 중첩되지 않는 일 방향으로 연장되면서 인접하는 제1 게이트 패턴(22a)을 상호 연결시키는 제2 게이트 패턴(22b)으로 이루어진다.
좀더 상세히 설명하면, 섬형의 제1 게이트 패턴(22a) 및 그 중앙을 관통하는 구멍(h)은 각각 사각형, 원형 등으로 다양한 형상을 가질 수 있다. 본 도면에서와 같이 섬형의 제1 게이트 패턴(22a)이 원형이고 그 중앙을 관통하는 구멍(h) 역시 원형인 경우에 제1 게이트 패턴(22a)의 평면 형상은 링(◎) 형상이 되나, 이에 한정되는 것은 아니다. 이때, 제1 게이트 패턴(22a)의 폭(W2)은 적어도 중앙부(20a)의 폭(도1의 "W1" 참조)과 같은 값을 갖거나 그보다 더 큰 값을 갖고 제1 게이트 패턴(22) 중앙의 구멍(h)의 폭(W3)은 중앙부(20a)의 폭(W1)보다 작은 값을 갖는다.
또한, 제2 게이트 패턴(22b)은 라인형으로서 대각선 방향의 돌출부(20b)와 중첩되지 않는 방향에서 인접하는 제1 게이트 패턴(22a)을 상호 연결시킨다. 본 도면에서는 제2 게이트 패턴(22b)이 세로 방향으로 연장되면서 인접하는 제1 게이트 패턴(22a)을 상호 연결시키고 있으나 이에 한정되는 것은 아니며 제2 게이트 패턴(22b)이 가로 방향으로 연장될 수도 있다.
이와 같은 제1 게이트 패턴(22a) 및 제2 게이트 패턴(22b)이 함께 게이트 라인(22)을 구성한다.
이와 같은 게이트 라인(22)이 형성되는 경우에, 하나의 활성영역(20)은 다섯개의 부분으로 나누어진다. 즉, 제1 게이트 패턴(22a) 중앙의 구멍(h)에 의하여 드 러나는 중앙부(20a) 부분과 제1 게이트 패턴(22a) 바깥쪽에 드러나는 돌출부(20b) 부분으로 나누어진다.
이어서, 게이트 라인(22)에 의하여 드러나는 활성영역(20)에 소스/드레인 이온주입을 수행하여 소스/드레인 영역(S/D)을 형성한다. 소스/드레인 영역(S/D) 중에서 제1 게이트 패턴(22a)의 바깥쪽에 위치하는 네개의 소스/드레인 영역(S/D)은 후속 스토리지 노드와 접속되는 영역(예컨대, 소스 영역)이 되고, 제1 게이트 패턴(22a) 중앙의 구멍(h)에 위치하는 하나의 소스/드레인 영역(S/D)은 후속 비트라인과 접속되는 영역(예컨대, 드레인 영역)이 된다.
결과적으로, 본 발명의 일실시예에 따르면, 즉, 하나의 활성영역(20)에 네개의 트랜지스터가 형성되고, 각 트랜지스터의 소스 영역에 접속되는 네개의 스토리지 노드(미도시됨)가 구비된다. 결국 하나의 활성영역에는 한개의 트랜지스터 및 한개의 스토리지 노드로 구성되는 메모리 셀이 네개 형성될 수 있다.
따라서, 본 발명의 일실시예에 따르면 반도체 소자의 집적도가 크게 증가할 수 있다. 또한, 게이트 라인을 일자형으로 하는 종래 기술에 비하여 게이트 라인(22)과 활성영역(20)의 접촉 면적이 증가하므로 트랜지스터의 채널을 통한 전류 흐름을 증가시킬 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 공지의 후속 공정을 수행한다. 즉, 상기 드레인 영역에 접속되는 비트라인 형성 공정과, 상기 소스 영역에 접속되는 스토리지 노드 형성 공정을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 셀 트랜지스터가 형성된 반도체 소자를 나타내는 도면.
도2a 및 도2b는 본 발명의 일실시예에 따른 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 활성영역 21 : 소자분리막
22 : 게이트 라인 S/D : 소스/드레인 영역

Claims (9)

  1. 중앙부 및 중앙부로부터 돌출되는 네개의 돌출부로 이루어지는 엑스자형의 활성영역을 구비하는 반도체 기판;
    상기 중앙부 상에 섬형으로 위치하면서 자신의 중앙을 관통하는 구멍을 갖는 제1 게이트 패턴 및 상기 돌출부와 중첩되지 않는 일 방향으로 연장되면서 인접하는 상기 제1 게이트 패턴을 상호 연결시키는 제2 게이트 패턴으로 이루어지는 게이트 라인; 및
    상기 게이트 라인에 의하여 드러나는 상기 활성영역에 구비되는 소스/드레인 영역
    을 포함하는 트랜지스터를 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 활성영역은,
    상호간에 대각선으로 반복하여 정렬되는
    트랜지스터를 구비하는 반도체 소자.
  3. 제1항에 있어서,
    상기 네개의 돌출부 중, 마주보는 한 쌍의 돌출부와 마주보는 다른 한쌍의 돌출부는 서로 직교하는 방향을 갖는
    트랜지스터를 구비하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 게이트 패턴의 폭은 상기 중앙부의 폭보다 크거나 같은 값을 갖고,
    상기 구멍의 폭은 상기 중앙부의 폭보다 작은 값을 갖는
    트랜지스터를 구비하는 반도체 소자.
  5. 제1항에 있어서,
    상기 구멍에 의하여 드러나는 활성영역에 형성되는 제1 소스/드레인 영역과, 상기 네개의 돌출부 중 선택되는 하나에 형성되는 제2 소스/드레인 영역과, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 사이에 위치하는 제1 게이트 패턴이 하나의 트랜지스터를 구성하여, 하나의 활성영역에 네개의 트랜지스터가 구비되는
    트랜지스터를 구비하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 소스/드레인 영역은, 스토리지 노드와 접속되는 영역이고,
    상기 제2 소스/드레인 영역은, 비트라인이 접속되는 영역인
    트랜지스터를 구비하는 반도체 소자.
  7. 반도체 기판에 소자분리막을 형성하여 중앙부 및 중앙부로부터 돌출되는 네개의 돌출부로 이루어지는 엑스자형의 활성영역을 형성하는 단계;
    상기 반도체 기판 상에 게이트 라인 형성을 위한 물질층을 형성하는 단계;
    상기 물질층을 패터닝하여, 상기 중앙부 상에 섬형으로 위치하면서 자신의 중앙을 관통하는 구멍을 갖는 제1 게이트 패턴 및 상기 돌출부와 중첩되지 않는 일 방향으로 연장되면서 인접하는 상기 제1 게이트 패턴을 상호 연결시키는 제2 게이트 패턴으로 이루어지는 상기 게이트 라인을 형성하는 단계; 및
    상기 게이트 라인에 의하여 드러나는 상기 활성영역에 소스/드레인 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계
    를 포함하는 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 활성영역 형성 단계는,
    상기 엑스자형과 실질적으로 동일한 형상을 갖는 마스크 패턴을 이용한 식각 공정으로 수행되는
    트랜지스터를 구비하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 소스/드레인 영역은, 상기 구멍에 의하여 드러나는 활성영역에 형성되는 제1 소스/드레인 영역과, 상기 네개의 돌출부 중 선택되는 하나에 형성되는 제2 소스/드레인 영역으로 구분되고,
    상기 소스/드레인 영역 형성 단계 후에,
    상기 제1 소스/드레인 영역과 접속되는 비트라인을 형성하는 단계; 및
    상기 제2 소스/드레인 영역과 접속되는 스토리지 노드를 형성하는 단계
    를 더 포함하는 트랜지스터를 구비하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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