CN102655113A - 互连结构的制作方法 - Google Patents

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Abstract

本发明涉及一种互连结构的制作方法，包括以下步骤：提供一衬底，在所述衬底上依次沉积形成阻挡层、低介电常数的介质层以及硬掩膜层，所述介质层中分布有致孔剂；刻蚀形成至少一通槽；对所述衬底进行第一次紫外线辐射；沉积扩散阻挡层并沉积导电材料；进行化学机械研磨，直至去除所述硬掩膜层；对所述衬底进行第二次紫外线辐射。本发明所述互连结构的制作方法，在形成通槽后对所述衬底进行第一次紫外线辐射，去除所述第二通槽下方介质层中的致孔剂，包括介质层中其余致孔剂，以在后续沉积导电材料及进行化学机械研磨过程中分担机械压力，从而提高所述介质层的机械强度，降低介质层的损坏率，提高性能。

Description

互连结构的制作方法
技术领域
本发明涉及一种集成电路器件制造工艺，尤其涉及一种互连线结构的制作方法。
背景技术
低介电常数(Low-K)的电介质被广泛地被用于超大规模集成电路中，以减小寄生电容，多孔型Low-K材料被认为是应用45nm及以下集成电路的最有前景的材料。然而，超低介电常数(Ultra Low-K，ULK)具有压强小于3GPa的弹性模量，这一特性极大地影响了ULK/Cu互连的集成电路的性能。
致孔剂(Porous Generator，Porogens)是用于在电介质中增加多孔率的物质，致孔剂经过一系列的去除工艺后在电介质中形成孔洞，从而降低电介质总的介电常数。含有致孔剂的ULK材质沉积于衬底上，继续以紫外线(UV)照射工艺去除大部分致孔剂，从而形成多孔介质层。
最近，具有高弹性模量的Low-K材料已经初步研制成功，然而随着Low-K材料的孔隙率不断提高，甚至高于50％时，其K值的降低不可避免地导致机械强度随之降低。
在制作互连结构过程中，在电介质层上方沉积导电材料以及进行化学机械研磨过程中，低介质常数的电介质层的机械强度低，常常因机械压力导致坍塌、损坏，从而影响互连结构的性能。
发明内容
本发明要解决的技术问题是，提供一种提高互连结构中电介质层机械强度的方法，从而达到减小在制作过程中电介质层损坏率，提高互连结构性能的目的。
为解决上述问题，本发明提供一种互连结构的制作方法，包括以下步骤：
提供一衬底，在所述衬底上依次沉积形成阻挡层、低介电常数的介质层以及硬掩膜层，所述介质层中分布有致孔剂；
刻蚀形成至少一通槽，所述通槽包括第一通槽和第二通槽，所述第一通槽贯穿所述阻挡层和部分介质层，所述第二通槽贯穿部分介质层和硬掩膜层，所述第二通槽的截面宽度大于第一通槽的截面宽度；
对所述衬底进行第一次紫外线辐射，以去除所述介质层中第二通槽下方的介质层中的致孔剂；
沉积扩散阻挡层于所述通槽内表面及所述硬掩膜层表面，并沉积导电材料填充所述通槽中；
进行化学机械研磨，直至去除所述硬掩膜层；
对所述衬底进行第二次紫外线辐射，以去除所述介质层中剩余的致孔剂。
进一步的，所述第一次紫外线辐射的时间为1min～5min，温度为200℃～300℃。所述第二次紫外线辐射的时间为1min～5min，温度为200℃～300℃。
进一步的，所述阻挡层的材料为氮化硅、碳化硅、氮碳化硅其中一种或其组合。所述介质层的材料为碳掺杂氧化硅、介孔硅或有机聚合物多孔介质。所述硬掩膜层的材料为氧化硅。所述扩散阻挡层的材料为钽，氮化钽、钛、氮化钛其中一种或其组合。所述导电材料为铜、铝、钨其中一种或其组合。
综上所述，本发明所述互连结构的制作方法，在形成通槽后对所述衬底进行第一次紫外线辐射，去除所述第二通槽下方介质层中的致孔剂，包括介质层中其余致孔剂，以在后续沉积导电材料及进行化学机械研磨过程中分担机械压力，从而提高所述介质层的机械强度，降低介质层的损坏率，提高性能。
附图说明
图1为本发明一实施例中所述互连结构制作方法的简要流程示意图。
图2～图8为本发明一实施例中所述互连结构制作方法的流程结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
在下面的说明中，描述了很多具体细节，诸如特定结构、部件、材料、尺寸、处理步骤和技术，以提供对本发明的理解。然而，本领域技术人员应该理解，可以在没有这些具体细节的情况下实施本发明。在其他情况中，为了避免模糊本发明，没有详细描述公知的结构或处理步骤。应当理解为，当作为层、区域或衬底元件成为在另一元件“上”或“上方”时，其可以直接在另一元件上或者也可以存在中间元件。
在本发明中，所述互连结构的制作方法应用于后端(BEOL)工艺的单镶嵌结构或双镶嵌结构。
图1为本发明一实施例中所述互连结构制作方法的简要流程示意图。图2～图8为本发明一实施例中所述互连结构制作方法的流程结构示意图。结合图1，在本实施例中，所述互连结构的制造方法包括以下步骤：
步骤S01：如图2所示，提供一衬底100，在所述衬底100上依次沉积形成阻挡层101、低介电常数的介质层103以及硬掩膜层105，所述介质层103中分布有致孔剂107。
其中，所述衬底100可以为：绝缘材料，例如有机绝缘体、无机绝缘体或包括上述材料的多层组合；导电材料，例如多晶硅、金属、金属合金、金属硅化物、金属氮化物或包括上述材料的多层组合；当所述衬底100包括绝缘材料和导电材料的组合时，衬底可以代表多层互连结构的前一互连层；半导体材料，可以为例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其他III/V或II/VI族化合物半导体均可使用等，所述衬底100为半导体材料时，衬底100上可制造一个或多个例如CMOS器件(互补金属氧化物半导体器件)的半导体器件。所述阻挡层101的材料为氮化硅、碳化硅、氮碳化硅其中一种或其组合，用于层间绝缘。所述介质层103的材料为碳掺杂氧化硅、介孔硅或有机聚合物多孔介质，所述低介电常数(Low-K)的介质层的介电常数通常小于4，在本实施例中以介电常数小于2.5的超低介电常数(Ultra Low-K)的介质层为佳。所述硬掩膜层105的材料为氧化硅。所述致孔剂可以为例如硅油致孔剂等材料，当紫外线辐射时，致孔剂分解后在介质层103中形成分布的空隙，提高介质层103的孔隙率，进而降低介质层103的介电常数。此外，所述阻挡层101、介质层103和硬掩膜层105的厚度依据器件需求及所使用的沉积工艺而变化。
步骤S02：如图3所示，刻蚀形成至少一通槽201，所述通槽201包括第一通槽201a和第二通槽201b，所述第一通槽201a贯穿所述阻挡层101和部分介质层103，所述第二通槽201b贯穿部分介质层103和硬掩膜层105，所述第二通槽201b的截面宽度大于第一通槽201a的截面宽度；所述通槽201在横截面呈T字形，在后续填充导体材料后，在第一通槽201a中形成通孔插塞，在第二通槽201b中形成导线段。
步骤S03：如图4所示，对所述衬底100进行第一次紫外线辐射301，以去除所述介质层103中第二通槽201b下方的致孔剂，致孔剂107去除处形成孔洞203；所述第一次紫外线辐射301的时间为1min～5min，温度为200℃～300℃。由于介质层通槽201以外处上方覆盖有硬掩膜层105，故第一次紫外线辐射照射到第二通槽201b下方的介质层103，并使该处介质层中的致孔剂107分解，在该处形成孔洞203，位于硬掩膜层105下方的介质层103中的致孔剂107依然保留，从而在后续沉积形成导电材料及化学机械研磨步骤中，分担机械压力，从而提高介质层103的机械强度，降低介质层103损坏率，提高性能。
步骤S04：如图5所示，沉积扩散阻挡层材料109于所述通槽201内表面及所述硬掩膜层105表面，所述扩散阻挡层109的材料可以为钽(Ta)，氮化钽(TaN)、钛(Ti)、氮化钛(TiN)其中一种或其组合，其中较佳的为钽与氮化钽的组合：钽具有良好的防导电材料扩散的性能，形成于靠近导电材料的内层，氮化钽具有与介质材料良好的结合性，形成于靠近介质层103的外层，此外其他可以用作防止导电材料经扩散进入介质层103的材料都在本发明的思想范围内，所述扩散阻挡层109的厚度依据器件需求及所使用的沉积工艺而变化。
接着，如图6所示，沉积导电材料111填充所述通槽201中；所述导电材料111为铜、铝、钨其中一种或其组合。在本实施例中较佳的为铜与铜合金(例如AlCu)，上述沉积过程采用常用的沉积工艺，例如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)、溅射、化学溶液沉积或镀工艺等，其中较佳的为镀工艺。
步骤S05：如图7所示，进行化学机械研磨，直至去除所述硬掩膜层105；在通槽201中形成导电连线113及位于导电连线113和介质层103之间的扩散阻挡层115，所述导电连线113包括垂向设置的通孔插塞和其上横向的导电线段。
步骤S06：如图8所示，对所述衬底100进行第二次紫外线辐射302，以去除所述介质层103剩余的致孔剂107，致孔剂107去除处形成孔洞203。所述第二次紫外线辐射的时间为1min～5min，温度为200℃～300℃。从而将介质层103中致孔剂完全去除，形成分布的孔洞203，提高介质层103的孔隙率，降低介质层103的介质常数。
综上所述，本发明所述互连结构的制作方法，在形成通槽后对所述衬底进行第一次紫外线辐射，去除所述第二通槽下方介质层中的致孔剂，包括介质层中剩余的致孔剂，以在后续沉积导电材料及进行化学机械研磨过程中分担机械压力，从而提高所述介质层的机械强度，降低介质层的损坏率，提高性能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (8)

1.一种互连结构的制作方法，其特征在于，包括以下步骤：
提供一衬底，在所述衬底上依次沉积形成阻挡层、低介电常数的介质层以及硬掩膜层，所述介质层中分布有致孔剂；
刻蚀形成至少一通槽，所述通槽包括第一通槽和第二通槽，所述第一通槽贯穿所述阻挡层和部分介质层，所述第二通槽贯穿部分介质层和硬掩膜层，所述第二通槽的截面宽度大于第一通槽的截面宽度；
对所述衬底进行第一次紫外线辐射，以去除所述第二通槽下方的介质层中的致孔剂；
沉积扩散阻挡层于所述通槽内表面及所述硬掩膜层表面，并沉积导电材料填充所述通槽中；
进行化学机械研磨，直至去除所述硬掩膜层；
对所述衬底进行第二次紫外线辐射，以去除所述介质层中剩余的致孔剂。
2.如权利要求1所述的互连结构的制作方法，其特征在于，所述第一次紫外线辐射的时间为1min～5min，温度为200℃～300℃。
3.如权利要求1或2所述的互连结构的制作方法，其特征在于，所述第二次紫外线辐射的时间为1min～5min，温度为200℃～300℃。
4.如权利要求1所述的互连结构的制作方法，其特征在于，所述阻挡层的材料为氮化硅、碳化硅、氮碳化硅其中一种或其组合。
5.如权利要求1所述的互连结构的制作方法，其特征在于，所述介质层的材料为碳掺杂氧化硅、介孔硅或有机聚合物多孔介质。
6.如权利要求1所述的互连结构的制作方法，其特征在于，所述硬掩膜层的材料为氧化硅。
7.如权利要求1所述的互连结构的制作方法，其特征在于，所述扩散阻挡层的材料为钽，氮化钽、钛、氮化钛其中一种或其组合。
8.如权利要求1所述的互连结构的制作方法，其特征在于，所述导电材料为铜、铝、钨其中一种或其组合。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103646914A (zh) * 2013-11-26 2014-03-19 上海华力微电子有限公司 一种低介电常数薄膜的紫外线处理方法
CN103928370A (zh) * 2014-04-08 2014-07-16 上海华力微电子有限公司 用于多孔低k介质的紫外线照射装置和照射方法
CN104051322A (zh) * 2013-03-11 2014-09-17 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104319259A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 一种超低介电常数薄膜的制作方法
CN104505344A (zh) * 2014-08-20 2015-04-08 上海华力微电子有限公司 形成多孔超低介电材料的方法
CN104752317A (zh) * 2013-12-26 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105336677A (zh) * 2014-08-01 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104134612B (zh) * 2014-08-20 2017-11-10 上海华力微电子有限公司 一种修复超低介质常数薄膜侧壁损伤的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1537330A (zh) * 2000-12-20 2004-10-13 ض� 利用铜扩散阻挡结构的高多孔低k电介质膜的结构加强
US20060121721A1 (en) * 2004-12-08 2006-06-08 Samsung Electronics Co., Ltd. Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
CN101231950A (zh) * 2007-01-23 2008-07-30 联华电子股份有限公司 固化多孔低介电常数层的方法
US20080182379A1 (en) * 2005-03-31 2008-07-31 Freescale Semiconductor, Inc. Semiconductor Wafer With Low-K Dielectric Layer and Process For Fabrication Thereof
CN101330039A (zh) * 2007-06-18 2008-12-24 中芯国际集成电路制造(上海)有限公司 利用通孔塞消除负载效应的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1537330A (zh) * 2000-12-20 2004-10-13 ض� 利用铜扩散阻挡结构的高多孔低k电介质膜的结构加强
US20060121721A1 (en) * 2004-12-08 2006-06-08 Samsung Electronics Co., Ltd. Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
US20080182379A1 (en) * 2005-03-31 2008-07-31 Freescale Semiconductor, Inc. Semiconductor Wafer With Low-K Dielectric Layer and Process For Fabrication Thereof
CN101231950A (zh) * 2007-01-23 2008-07-30 联华电子股份有限公司 固化多孔低介电常数层的方法
CN101330039A (zh) * 2007-06-18 2008-12-24 中芯国际集成电路制造(上海)有限公司 利用通孔塞消除负载效应的方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051322A (zh) * 2013-03-11 2014-09-17 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104051322B (zh) * 2013-03-11 2019-01-18 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN103646914A (zh) * 2013-11-26 2014-03-19 上海华力微电子有限公司 一种低介电常数薄膜的紫外线处理方法
CN103646914B (zh) * 2013-11-26 2016-01-27 上海华力微电子有限公司 一种低介电常数薄膜的紫外线处理方法
CN104752317A (zh) * 2013-12-26 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104752317B (zh) * 2013-12-26 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103928370A (zh) * 2014-04-08 2014-07-16 上海华力微电子有限公司 用于多孔低k介质的紫外线照射装置和照射方法
CN105336677B (zh) * 2014-08-01 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105336677A (zh) * 2014-08-01 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104134612B (zh) * 2014-08-20 2017-11-10 上海华力微电子有限公司 一种修复超低介质常数薄膜侧壁损伤的方法
CN104505344B (zh) * 2014-08-20 2017-12-15 上海华力微电子有限公司 形成多孔超低介电材料的方法
CN104505344A (zh) * 2014-08-20 2015-04-08 上海华力微电子有限公司 形成多孔超低介电材料的方法
CN104319259A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 一种超低介电常数薄膜的制作方法
CN104319259B (zh) * 2014-10-29 2019-01-18 上海集成电路研发中心有限公司 一种超低介电常数薄膜的制作方法

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