JPH0323649A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0323649A JPH0323649A JP15689789A JP15689789A JPH0323649A JP H0323649 A JPH0323649 A JP H0323649A JP 15689789 A JP15689789 A JP 15689789A JP 15689789 A JP15689789 A JP 15689789A JP H0323649 A JPH0323649 A JP H0323649A
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- oxide film
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- grooves
- groove
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法に係り、特に溝埋め込み
による素子分Ｉｌｌ 領域の形成方法に関する．〔従来
の技術〕 従来、この種の素子分離領域の形成方法について第２図
に従い説明する′．尚、第２図は工程図を示す． 先ず、Ｓｔ基板２ｌ上に酸化Ｗ！４２２を形成し、ホト
リソグラフィ技術を以て素子分１１０１ ６Ｎ域上の酸
化１１！２２を除去する（第２図ａ）ｅ 次に、上記酸化膜２２をマスクとして、基板２１表面を
エッチングして溝２３を形成する（第２図ｂ）． その後、上記酸化Ｍ２２を除去した後、ＣＶＤ法により
酸化ｌｌ１１２４を生威し、溝２３を埋め込む（第２図
ｃ）ｓ しかる後、全面に図示略すＳ Ｏ Ｇ （−Ｓｐｉｎ
ＯｎＧｌａｓｓ）を塗布して、このＳＯＧ’と上記酸化
膜２４とを全面エッチングし、溝２３内にのみ残し、素
子分離領域２５を形成していた（第２図ｄ）．〔発明が
解決しようとする課題〕 然し乍ら、上述した従来方法においては、開口面積が大
きく且つ深い素子分離用溝２３を形成した場合、当該溝
２３が酸化膜２４及びＳＯＧにより完全に平坦化されな
いため、素子領域迄酸化膜２４をエッチングすると、溝
２３内の残存酸化膜２４が薄くなり、極端な場合には酸
化膜２４がなくなってしまう．このため、深い溝２４の
形成を困難にし、素子分離性能の向上ができなくなると
いう問題点があった． 本発明の目的は大面積且つ深い素子分離用溝によって素
子分離性能の良好な素子分離領域が形成できる半導体素
子の製造方法を提供するものである． 〔課題を解決するための手段〕 本発明は上述した目的を達成するため、半導体基板上に
第ｌの酸化膜を形戊する工程と、上記第１の酸化膜を選
択的にエッチングし、開口部を形成する工程と、全面に
窒化膜を形成する工程と、上記窒化膜を、エッチングし
、上記開口部の側壁にのみ残存させる工程と、上記開口
部における上記半導体基板を熱酸化し、第２の酸化膜を
形成する工程と、上記第１及び第２の酸化膜をマスクと
して、上記窒化膜及び上記半導体基板を連続してエッチ
ングし、上記半導体基板に溝を形成する工程と、全面に
第３の酸化膜を形成し、上記溝を埋め込み平坦化する工
程と、上記第１．第２及び第３の酸化膜をエッチングし
、上記開口部内に上記第２の酸化膜を残すと共に、上記
溝内に上記第３の酸化膜を残す工程とを含むものである
．〔作 用〕 本発明においては、第１の酸化膜の開口部における半導
体基板を熱酸化して形成した第２の酸化膜及び第１の酸
化膜をマスクとして窒化膜及び半導体基板をエッチング
し、大面積の素子分Ｉｉ１１領城の周辺部のみに分離用
溝を形成するので、大面積の素子分離領域における段差
は、分離用溝の深さに関係なく小さくなり、平坦化が容
易となる．〔実施例〕 以下、本発明方法に係わる一実施例を第１図に基づいて
説明する．尚、第１図は製造工程図を示す． 先ず、Ｓｉ基板ｌ上に、５０００ 〜１００００人厚の
酸化Ｍ２をＨｚ／Ｏｘ雰囲気中で形成した後、ホトリソ
グラフィ技術によってＳｉ基板１の素子分離領域上の酸
化１１２をエッチング除去し、狭い幅及び広い幅の開口
部２ａ，２ｂを形成する（第１図ａ）．次に、ＣＶＤ法
により全面に窒化Ｍ３を３０００〜１００００人厚威長
させる（第１図ｂ）．続いて、異方性エフチングによっ
て窒化膜３をエッチングし、上記酸化膜２の側面、即ち
開口部２ａ， ２ｂの側面に窒化膜３を残す．この場
合、狭い幅の開口部２ａは窒化１１３により完全に埋め
込まれる（第ｌ図Ｃ）６ その後、１０００℃のＨｚ／Ｏｇ雰囲気で熱酸化を行な
い、広い幅の開口部２ｂに選択的に５０００〜１０００
０Ａ厚の酸化膜４を形成する（第１図ｄ）．そして、上
記酸化１１Ａ２．４をマスクとして、窒化膜３及びＳｉ
基４ｉ１を連続してエッチングし、Ｓｉ基板ｌに０．５
〜２八の溝５を形成する（第１＠６）．その後、減圧Ｃ
ＶＤ法又はプラズマ励起により全面に酸化膜６を堆積さ
せ、溝５を完全に埋め込む．このとき、広い幅の開口部
２ｂにおける酸化膜６の段差は、溝５の深さに関係なく
、酸化Ｍ２と酸化膜４とで決定される．例えば、酸化Ｗ
Ｉ４２，４が６０００人厚の場合、段差は０．４ ｎ程
度となる（第ｌ図ｆ）． 次いで、全面に、３０００〜１００００ 人厚のＳＯＧ
７を塗布し、広い幅の開口部２ｂを平坦化する（第１図
ｇ）． 最後に、上記ＳＯＧ７と酸化膜６とのエッチングレート
が概ね等しくなるような条件下でエッチバックし、周辺
を溝５で囲まれた大面積の素子分離領域８及び狭い素子
分離領域９が同時に得られる．このとき、大面積の素子
分離領域８内部に残っている酸化膜４は、上記酸化膜２
．４が共に６０００人厚の場合で１５００人厚程度とな
る（第ｌ図ｈ〉．〔発明の効果〕 以上説明したように本発明によれば、大面積の素子分離
領域の周辺部のみに分離用溝を形成するので、大面積の
素子分離領域における段差は、分離用溝の深さに関係な
く小さくでき、平坦化が容易にできる．従って、深い分
離用溝による大面積の素子分Ｍ領域が形成でき、素子分
離性能が向上できる等の効果により上述の課題を解決し
得る．
による素子分Ｉｌｌ 領域の形成方法に関する．〔従来
の技術〕 従来、この種の素子分離領域の形成方法について第２図
に従い説明する′．尚、第２図は工程図を示す． 先ず、Ｓｔ基板２ｌ上に酸化Ｗ！４２２を形成し、ホト
リソグラフィ技術を以て素子分１１０１ ６Ｎ域上の酸
化１１！２２を除去する（第２図ａ）ｅ 次に、上記酸化膜２２をマスクとして、基板２１表面を
エッチングして溝２３を形成する（第２図ｂ）． その後、上記酸化Ｍ２２を除去した後、ＣＶＤ法により
酸化ｌｌ１１２４を生威し、溝２３を埋め込む（第２図
ｃ）ｓ しかる後、全面に図示略すＳ Ｏ Ｇ （−Ｓｐｉｎ
ＯｎＧｌａｓｓ）を塗布して、このＳＯＧ’と上記酸化
膜２４とを全面エッチングし、溝２３内にのみ残し、素
子分離領域２５を形成していた（第２図ｄ）．〔発明が
解決しようとする課題〕 然し乍ら、上述した従来方法においては、開口面積が大
きく且つ深い素子分離用溝２３を形成した場合、当該溝
２３が酸化膜２４及びＳＯＧにより完全に平坦化されな
いため、素子領域迄酸化膜２４をエッチングすると、溝
２３内の残存酸化膜２４が薄くなり、極端な場合には酸
化膜２４がなくなってしまう．このため、深い溝２４の
形成を困難にし、素子分離性能の向上ができなくなると
いう問題点があった． 本発明の目的は大面積且つ深い素子分離用溝によって素
子分離性能の良好な素子分離領域が形成できる半導体素
子の製造方法を提供するものである． 〔課題を解決するための手段〕 本発明は上述した目的を達成するため、半導体基板上に
第ｌの酸化膜を形戊する工程と、上記第１の酸化膜を選
択的にエッチングし、開口部を形成する工程と、全面に
窒化膜を形成する工程と、上記窒化膜を、エッチングし
、上記開口部の側壁にのみ残存させる工程と、上記開口
部における上記半導体基板を熱酸化し、第２の酸化膜を
形成する工程と、上記第１及び第２の酸化膜をマスクと
して、上記窒化膜及び上記半導体基板を連続してエッチ
ングし、上記半導体基板に溝を形成する工程と、全面に
第３の酸化膜を形成し、上記溝を埋め込み平坦化する工
程と、上記第１．第２及び第３の酸化膜をエッチングし
、上記開口部内に上記第２の酸化膜を残すと共に、上記
溝内に上記第３の酸化膜を残す工程とを含むものである
．〔作 用〕 本発明においては、第１の酸化膜の開口部における半導
体基板を熱酸化して形成した第２の酸化膜及び第１の酸
化膜をマスクとして窒化膜及び半導体基板をエッチング
し、大面積の素子分Ｉｉ１１領城の周辺部のみに分離用
溝を形成するので、大面積の素子分離領域における段差
は、分離用溝の深さに関係なく小さくなり、平坦化が容
易となる．〔実施例〕 以下、本発明方法に係わる一実施例を第１図に基づいて
説明する．尚、第１図は製造工程図を示す． 先ず、Ｓｉ基板ｌ上に、５０００ 〜１００００人厚の
酸化Ｍ２をＨｚ／Ｏｘ雰囲気中で形成した後、ホトリソ
グラフィ技術によってＳｉ基板１の素子分離領域上の酸
化１１２をエッチング除去し、狭い幅及び広い幅の開口
部２ａ，２ｂを形成する（第１図ａ）．次に、ＣＶＤ法
により全面に窒化Ｍ３を３０００〜１００００人厚威長
させる（第１図ｂ）．続いて、異方性エフチングによっ
て窒化膜３をエッチングし、上記酸化膜２の側面、即ち
開口部２ａ， ２ｂの側面に窒化膜３を残す．この場
合、狭い幅の開口部２ａは窒化１１３により完全に埋め
込まれる（第ｌ図Ｃ）６ その後、１０００℃のＨｚ／Ｏｇ雰囲気で熱酸化を行な
い、広い幅の開口部２ｂに選択的に５０００〜１０００
０Ａ厚の酸化膜４を形成する（第１図ｄ）．そして、上
記酸化１１Ａ２．４をマスクとして、窒化膜３及びＳｉ
基４ｉ１を連続してエッチングし、Ｓｉ基板ｌに０．５
〜２八の溝５を形成する（第１＠６）．その後、減圧Ｃ
ＶＤ法又はプラズマ励起により全面に酸化膜６を堆積さ
せ、溝５を完全に埋め込む．このとき、広い幅の開口部
２ｂにおける酸化膜６の段差は、溝５の深さに関係なく
、酸化Ｍ２と酸化膜４とで決定される．例えば、酸化Ｗ
Ｉ４２，４が６０００人厚の場合、段差は０．４ ｎ程
度となる（第ｌ図ｆ）． 次いで、全面に、３０００〜１００００ 人厚のＳＯＧ
７を塗布し、広い幅の開口部２ｂを平坦化する（第１図
ｇ）． 最後に、上記ＳＯＧ７と酸化膜６とのエッチングレート
が概ね等しくなるような条件下でエッチバックし、周辺
を溝５で囲まれた大面積の素子分離領域８及び狭い素子
分離領域９が同時に得られる．このとき、大面積の素子
分離領域８内部に残っている酸化膜４は、上記酸化膜２
．４が共に６０００人厚の場合で１５００人厚程度とな
る（第ｌ図ｈ〉．〔発明の効果〕 以上説明したように本発明によれば、大面積の素子分離
領域の周辺部のみに分離用溝を形成するので、大面積の
素子分離領域における段差は、分離用溝の深さに関係な
く小さくでき、平坦化が容易にできる．従って、深い分
離用溝による大面積の素子分Ｍ領域が形成でき、素子分
離性能が向上できる等の効果により上述の課題を解決し
得る．
Claims (1)
- 【特許請求の範囲】 半導体基板上に第１の酸化膜を形成する工程と、上記第
１の酸化膜を選択的にエッチングし、開口部を形成する
工程と、 全面に窒化膜を形成する工程と、 上記窒化膜を、エッチングし、上記開口部の側壁にのみ
残存させる工程と、 上記開口部における上記半導体基板を熱酸化し、第２の
酸化膜を形成する工程と、 上記第１及び第２の酸化膜をマスクとして、上記窒化膜
及び上記半導体基板を連続してエッチングし、上記半導
体基板に溝を形成する工程と、全面に第３の酸化膜を形
成し、上記溝を埋め込み平坦化する工程と、 上記第１、第２及び第３の酸化膜をエッチングし、上記
開口部内に上記第２の酸化膜を残すと共に、上記溝内に
上記第３の酸化膜を残す工程とを含むことを特徴とする
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156897A JP2786259B2 (ja) | 1989-06-21 | 1989-06-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156897A JP2786259B2 (ja) | 1989-06-21 | 1989-06-21 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323649A true JPH0323649A (ja) | 1991-01-31 |
| JP2786259B2 JP2786259B2 (ja) | 1998-08-13 |
Family
ID=15637785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156897A Expired - Lifetime JP2786259B2 (ja) | 1989-06-21 | 1989-06-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786259B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653314A (ja) * | 1991-10-02 | 1994-02-25 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| KR100389031B1 (ko) * | 2001-06-19 | 2003-06-25 | 삼성전자주식회사 | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241231A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製法 |
| JPS63128642A (ja) * | 1986-11-18 | 1988-06-01 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6449261A (en) * | 1987-08-19 | 1989-02-23 | Sony Corp | Manufacture of bipolar transistor |
-
1989
- 1989-06-21 JP JP1156897A patent/JP2786259B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241231A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製法 |
| JPS63128642A (ja) * | 1986-11-18 | 1988-06-01 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6449261A (en) * | 1987-08-19 | 1989-02-23 | Sony Corp | Manufacture of bipolar transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653314A (ja) * | 1991-10-02 | 1994-02-25 | Samsung Electron Co Ltd | 半導体装置およびその製造方法 |
| US5308784A (en) * | 1991-10-02 | 1994-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device and method for making the same |
| KR100389031B1 (ko) * | 2001-06-19 | 2003-06-25 | 삼성전자주식회사 | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2786259B2 (ja) | 1998-08-13 |
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