JPH04354126A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04354126A
JPH04354126A JP3129492A JP12949291A JPH04354126A JP H04354126 A JPH04354126 A JP H04354126A JP 3129492 A JP3129492 A JP 3129492A JP 12949291 A JP12949291 A JP 12949291A JP H04354126 A JPH04354126 A JP H04354126A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】（目次） ・産業上の利用分野 ・従来の技術（図７〜図９） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図３，図６）（２）第２の
実施例（図４，図５） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、薄い膜、或いは埋め込まれ
た膜を用いて位置合わせマークを形成する工程を含む半
導体装置の製造方法に関する。
【０００３】近年、半導体装置の性能向上特にＣＭＯＳ
ラッチアップ等の素子間干渉を抑えるため、絶縁分離に
よる半導体装置が作成されるようになっている。その一
例として張り合わせ法によるＳＯＩ基板を用いて作成さ
れる半導体装置がある。
【０００４】
【従来の技術】図７（ａ）〜（ｄ），図８（ｅ）〜（ｇ
），図９（ｈ）は、従来例のＳＯＩ基板の作成方法及び
このＳＯＩ基板を用いた半導体装置の製造方法について
説明する断面図である。
【０００５】まず、図７（ａ）に示すように、素子領域
層となるべき領域のみを残して第１の半導体基板９をエ
ッチングし、素子領域層となるべき凸部９ａ，９ｂを形
成する。
【０００６】次に、図７（ｂ）に示すように、凸部９ａ
，９ｂを被覆して分離絶縁膜となる絶縁膜１１を第１の
半導体基板９全面に形成する。
【０００７】次いで、図７（ｃ）に示すように、凸部９
ａ，９ｂ上に絶縁膜１１が残存するように絶縁膜１１を
研磨して、絶縁膜１１の表面を平坦にする。
【０００８】次に、図７（ｄ）に示すように、上記の第
１の半導体基板１１上の分離絶縁膜１１ａを介して第１
の半導体基板１１を別の第２の半導体基板１２上に重ね
、電圧及び熱を印加して張り合わせる。
【０００９】次いで、図８（ｅ）に示すように、素子領
域層となるべき凸部９ａ，９ｂが島状に残存し、互いに
分離絶縁膜１１ａにより絶縁分離されるように第１の半
導体基板９の裏面をエッチング及び研磨し、素子領域層
９ａ，９ｂを形成して、ＳＯＩ基板５２が完成する。
【００１０】次に、素子領域層９ａ，９ｂの表面にゲー
ト絶縁膜となる絶縁膜１３ａ，１３ｂを形成した後、こ
の絶縁膜１３ａ，１３ｂを被覆してゲート電極となるポ
リシリコン膜１４を形成する。続いて、ポリシリコン膜
１４上にレジスト膜１５を形成し、露光法によりマスク
１６上のパターンを転写した（図８（ｆ））後、現像し
、レジストパターン１５ａ，１５ｂを形成する。次いで
、レジストパターン１５ａ，１５ｂをマスクとして下地
のポリシリコン膜１４を選択的にエッチングし、ゲート
電極１４ａ，１４ｂを形成する（図８（ｇ））。
【００１１】次に、ゲート電極１４ａ，１４ｂの両側に
Ｓ／Ｄ領域層１７ａ／１７ｂ，１７ｃ／１７ｄを形成し
た後、ゲート電極１４ａ，１４ｂを被覆して絶縁膜１０
ａ，１０ｂを形成する。その後、Ｓ／Ｄ領域層１７ａ〜
１７ｄに接続してＳ／Ｄ電極１８ａ〜１８ｄを形成する
と、半導体装置が完成する（図９（ｈ））。
【００１２】
【発明が解決しようとする課題】ところで、ＳＯＩ基板
５２の作成後、図８（ｆ）に示すように、ゲート電極１
４ａ，１４ｂを形成するためポリシリコン膜１４等をパ
ターニングする際、素子領域層９ａ，９ｂを形成すると
きに形成された不図示の位置合わせマークは分離絶縁膜
１１ａに埋め込まれているため、位置合わせマークを、
垂直の段差が作るコントラストとして読み取るという通
常のパターン検出ができない。
【００１３】また、同様に不図示のＳＩＭＯＸ等のＳＯ
Ｉ基板上に素子を形成する場合でも絶縁膜上の半導体層
が薄い時にはこの膜中に位置合わせマークを形成しても
段差のコントラストが不十分でパターン検出が困難にな
る。
【００１４】本発明はかかる従来の問題点に鑑みてなさ
れたもので、直前の工程で作成された位置合わせマーク
に直接位置合わせする、所謂直接方による位置合わせが
可能な位置合わせが可能な位置合わせマークを形成する
ことができる半導体装置の製造方法を提供することを目
的とする。
【００１５】
【課題を解決するための手段】上記課題は、第１に、第
１の半導体基板をエッチングして素子形成領域となるべ
き凸部，及び位置合わせマークとなるべき凸部を残して
溝を形成する工程と、前記溝を埋め、かつ前記凸部を被
覆して第１の半導体基板上に絶縁膜を形成する工程と、
前記凸部上に前記絶縁膜が残存するように該絶縁膜を研
磨又はエッチングして該絶縁膜の表面を平坦化する工程
と、前記絶縁膜を介して第１の半導体基板と別の第２の
半導体基板を張り合わせる工程と、前記張り合わされた
第１の半導体基板の裏面から該第１の半導体基板を研磨
又はエッチングして、前記凸部を残存し、前記絶縁膜に
埋め込まれた島状の領域を形成する工程と、前記位置合
わせマークとなるべき島状の領域をマスクとして該島状
の領域の周辺部の絶縁膜をエッチングし、前記位置合わ
せマークとなるべき島状の領域の形状の凸部が形成され
るように該位置合わせマークとなるべき島状の領域に対
応する周辺部に溝を形成する工程とを有する半導体装置
の製造方法によって達成され、第２に、前記半導体基板
をエッチングして、素子形成領域となるべき凸部、及び
位置合わせマークとなるべき凸部を残して溝を形成する
第１の発明に記載の工程の代わりに、前記素子形成領域
及び前記位置合わせマーク形成部を耐酸化膜で選択的に
被覆した後、前記第１の半導体基板を選択的に酸化して
、前記凸部及び溝を形成する工程を有することを特徴と
する第１の発明に記載の半導体装置の製造方法によって
達成され、第３に、半導体基板上に形成されてなる絶縁
膜を被覆して半導体膜を形成する工程と、前記半導体基
板の位置合わせマーク形成領域上の半導体膜をパターニ
ングして位置合わせマークを形成する工程と、前記半導
体膜により選択的に形成された位置合わせマークをマス
クとして下地の絶縁膜をエッチングし、前記位置合わせ
マーク対応する形状の凸部が形成されるように該位置合
わせマークの周辺部に溝を形成する工程とを有する半導
体装置の製造方法によって達成される。
【００１６】
【作用】本発明の半導体装置の製造方法においては、第
１に、張り合わせにより半導体膜を絶縁膜に埋め込み、
絶縁分離された素子形成領域とともに位置合わせマーク
となるべき島状の領域を形成し、更に、位置合わせマー
クとなるべき島状の領域をマスクとしてこの島状の領域
の周辺部の絶縁膜をエッチングし、島状の領域の形状の
凸部が形成されるように島状の領域の周辺部に溝を形成
している。
【００１７】従って、張り合わせにより形成された半導
体基板の表面が平坦であっても、位置合わせマークには
アライメントに必要な段差を得ることができる。これに
より、直接法によるアライメントが可能になり、位置合
わせ精度を向上することができる。
【００１８】また第２に、直前に形成された半導体膜か
ら位置合わせマークを形成し、更に、この位置合わせマ
ークをマスクとして下地の絶縁膜をエッチングし、位置
合わせマークの形状の凸部が形成されるように位置合わ
せマークの周辺部に溝を形成している。
【００１９】従って、たとえ半導体膜の膜厚が薄く、半
導体膜のみの段差ではアライメントが難しい場合でも、
位置合わせマークにはアライメントに必要な段差を得る
ことができる。これにより、直接法によるアライメント
が可能になり、位置合わせ精度を向上することができる
。
【００２０】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。
【００２１】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｇ），図３（ｈ）
，（ｉ）は、本発明の第１の実施例の、ＳＯＩ基板の作
成方法及びこのＳＯＩ基板を用いた半導体装置の製造方
法について説明する断面図である。
【００２２】まず、図１（ａ）に示すように、ＢＣｌ３
／Ｃｌ２　ガスを用いたＲＩＥ（反応性イオンエッチン
グ）法により、不図示のレジスト膜をマスクとして第１
のＳｉ基板（第１の半導体基板）３８を選択的にエッチ
ングし、素子領域層となるべき、一辺が約３μｍの正方
形状の凸部３８ａ，及び位置合わせマークとなるべき、
幅約３μｍ，長さ約５μｍの長方形状の凸部３８ｂを残
して深さ約０．１　μｍの溝３９を形成する。
【００２３】次に、図１（ｂ）に示すように、この溝３
９を埋め、かつ素子領域層となるべき凸部３８ａ及び位
置合わせマークとなるべき凸部３８ｂを被覆して第１の
Ｓｉ基板３８上に膜厚約１μｍのＳｉＯ２膜（絶縁膜）
４０をＣＶＤ法により形成する。
【００２４】次いで、図１（ｃ）に示すように、凸部３
８ａ，３８ｂ上にＳｉＯ２膜４０が残存するようにＳｉ
Ｏ２膜４０を研磨してＳｉＯ２膜（分離絶縁膜）４０ａ
の表面を平坦化する。
【００２５】次に、ＳｉＯ２膜４０ａを介して第１のＳ
ｉ基板３８と別の第２のＳｉ基板（第２の半導体基板）
４１を重ね合わせた後に、両端からパルス電圧を印加す
る。その結果、第１のＳｉ基板３８と第２のＳｉ基板４
１とが張り合わされる（図１（ｄ））。　　次いで、図
２（ｅ）に示すように、張り合わされた第１のＳｉ基板
３８の裏面から第１のＳｉ基板３８を研磨して、凸部３
８ａ，３８ｂを残存し、ＳｉＯ２膜４０ａに埋め込まれ
た島状の領域層３８ａ，３８ｂを形成すると、ＳＯＩ基
板（半導体基板）４２が形成される。 なお、上記の島状の領域層３８ａは素子領域層となり、
島状の領域層３８ｂは位置合わせマークとなる。
【００２６】続いて、レジスト膜４３を全面に形成した
後、パターニングし、位置合わせマーク３８ｂ及びその
周辺部を幅約１０μｍの領域のレジスト膜４３を選択的
に除去する。続いて、ＣＦ４　／ＣＨＦ３ガスを用いた
ＲＩＥ　法により、ＣＦ４　／ＣＨＦ３ガス流量比１／
１，ガス圧約１．８Ｔｏｒｒ　，パワー３００Ｗの条件
で、残存するレジスト膜４３及び位置合わせマーク３８
ｂをマスクとしてこの位置合わせマーク３８ｂの周辺部
のＳｉＯ２膜４０ａを選択的にエッチングし、位置合わ
せマーク３８ｂの形状の凸部が形成されるように位置合
わせマーク３８ｂの周辺部に深さ約０．５　μｍの溝４
４を形成する。これにより、位置合わせマーク３８ｂに
はアライメントに必要な段差が形成される（図２（ｆ）
）。 なお、平面図を図６（ｂ）に示す。図６（ｂ）のＢ−Ｂ
線断面図が図２（ｆ）となっている。
【００２７】次に、残存するレジスト膜４３を除去した
後、素子領域層３８ａにゲート絶縁膜となるＳｉＯ２膜
４９ａを熱酸化により形成し、その上に厚さ約０．３　
μｍのポリシリコン膜４６を形成する。続いて、新たな
レジスト膜４７を形成した後、位置合わせマーク３８ｂ
に基づいて露光マスク４８上のマスクパターン４８ａを
ゲート電極を形成すべき領域に位置合わせする。このと
き、位置合わせマーク３８ｂにはアライメントに必要な
段差が形成されているので、直前に形成された位置合わ
せマーク３８ｂに基づく、所謂直接法によるアライメン
トが可能になり、位置合わせ精度を向上することができ
る。次いで、露光法によりこのマスクパターン４８ａを
レジスト膜４７に転写する（図２（ｇ））。
【００２８】次に、レジスト膜４７を現像した後、残存
するレジスト膜４７ａをマスクとしてポリシリコン膜４
６を選択的にエッチングし、素子領域層３８ａ上のゲー
ト絶縁膜４９ａの上にゲート電極４６ａを形成する（図
３（ｈ））。
【００２９】その後、図３（ｉ）に示すように、ゲート
電極４６ａの両側の素子領域層３８ａにＳ／Ｄ領域層５
０ａ，５０ｂ及びこれらのＳ／Ｄ領域層５０ａ，５０ｂ
にそれぞれ接続してＳ／Ｄ電極５１ａ，５１ｂを形成し
て半導体装置が完成する。
【００３０】以上のように、本発明の第２の実施例の半
導体装置の製造方法においては、張り合わせにより第１
のＳｉ基板３８の凸部３８ａ，３８ｂをＳｉＯ２膜４０
ａに埋め込み、絶縁分離された素子領域層３８ａととも
に位置合わせマーク３８ｂを形成し（図２（ｅ））、更
に、位置合わせマーク３８ｂをマスクとしてこの位置合
わせマーク３８ｂの周辺部のＳｉＯ２膜４０ａをエッチ
ングし、位置合わせマーク３８ｂの形状の凸部４５が形
成されるように溝４４を形成している（図２（ｆ））。
【００３１】従って、張り合わせにより形成されたＳＯ
Ｉ基板４２の表面が平坦であっても、位置合わせマーク
３８ｂにはアライメントに必要な段差を得ることができ
る。これにより、直接法によるアライメントが可能にな
り、位置合わせ精度を向上することができる。 （２）第２の実施例 図４（ａ）〜（ｄ），図５（ｅ），（ｆ）は、本発明の
第２の実施例の半導体装置の製造方法について説明する
断面図である。
【００３２】まず、Ｓｉ基板（半導体基板）２１上に膜
厚約０．７　μｍのＳｉＯ２膜（絶縁膜）２２を形成し
た後、膜厚約０．１　μｍのポリシリコン膜（半導体膜
）２３を形成する（図４（ｂ））。
【００３３】次いで、レーザアニールによりポリシリコ
ン膜２３を溶融、再結晶化し、単結晶のＳｉ層（半導体
膜）２３ａを形成する（図４（ｂ））。
【００３４】次に、Ｓｉ層２３ａ上のパターニングされ
たレジスト膜２４ａ，２４ｂをマスクとしてＳｉ層２３
ａをパターニングし、素子形成領域１９に素子領域層２
５を形成するとともに、位置合わせマーク形成領域２０
に位置合わせマーク２６を形成する（図４（ｃ））。
【００３５】次いで、レジスト膜２４ａ，２４ｂを除去
した後、別のレジスト膜２７を全面に形成する。続いて
、レジスト膜２７をパターニングし、位置合わせマーク
２６及びその周辺部の幅約１０μｍの領域のレジスト膜
２７を選択的に除去する。
【００３６】次いで、ＣＦ４　／ＣＨＦ３ガスを用いた
ＲＩＥ　法により、残存するレジスト膜２７及び位置合
わせマーク２６をマスクとしてこの位置合わせマーク２
６の周辺部のＳｉＯ２膜２２を選択的にエッチングし、
位置合わせマーク２６の形状の凸部２９が形成されるよ
うに位置合わせマーク２６の周辺部に深さ約０．５　μ
ｍの溝２８を形成する。これにより、位置合わせマーク
２６にはアライメントに必要な段差が形成される（図４
（ｄ））。なお、平面図を図６（ｂ）に示す。図６（ｂ
）のＢ−Ｂ線断面図が図４（ｄ）となっている。
【００３７】次いで、残存するレジスト膜２７を除去し
た後、素子領域層２５にゲート絶縁膜となるＳｉＯ２膜
３０ａを形成し、その上に厚さ約０．３　μｍのポリシ
リコン膜３１を形成する。続いて、新たなレジスト膜３
２を形成した後、位置合わせマーク２６に基づいて露光
マスク３３上のマスクパターン３３ａをゲート電極を形
成すべき領域に位置合わせする。このとき、位置合わせ
マーク２６にはアライメントに必要な段差が形成されて
いるので、直前に形成された位置合わせマーク２６に基
づく、所謂直接法によるアライメントが可能になり、位
置合わせ精度を向上することができる。次いで、露光法
によりこのマスクパターン３３ａをレジスト膜３２に転
写する（図５（ｅ））。
【００３８】次に、レジスト膜３２を現像した後、残存
するレジスト膜３２ａをマスクとしてポリシリコン膜３
１を選択的にエッチングし、ゲート電極３１ａを形成す
る（図５（ｆ））。
【００３９】その後、図５（ｇ）に示すように、素子領
域層２５のゲート電極３１ａの両側にＳ／Ｄ領域３５ａ
，３５ｂを形成した後、ゲート電極３１ａを被覆して絶
縁膜３６を形成する。その後、Ｓ／Ｄ領域３５ａ，３５
ｂと接続してＳ／Ｄ電極３７ａ，３７ｂを形成すると、
半導体装置が完成する。
【００４０】以上のように、本発明の第２の実施例の半
導体装置の製造方法においては、直前に形成されたポリ
シリコン膜２３から位置合わせマーク２６を形成し（図
４（ｃ））、更に、この位置合わせマーク２６をマスク
として下地のＳｉＯ２膜２２をエッチングし、位置合わ
せマーク２６の形状の凸部２９が形成されるように位置
合わせマーク２６の周辺部に溝２８を形成している（図
４（ｄ））。
【００４１】従って、たとえＳｉ層２３ａの膜厚が薄く
、Ｓｉ層２３ａのみの段差ではアライメントが難しい場
合でも、位置合わせマーク２６にはアライメントに必要
な段差を得ることができる。これにより、直接法による
アライメントが可能になり、位置合わせ精度を向上する
ことができる。
【００４２】
【発明の効果】以上のように、本発明の半導体装置の製
造方法においては、第１に、張り合わせにより半導体膜
を絶縁膜に埋め込み、絶縁分離された素子形成領域とと
もに位置合わせマークとなるべき島状の領域を形成し、
更に、位置合わせマークとなるべき島状の領域をマスク
としてこの島状の領域の周辺部の絶縁膜をエッチングし
、島状の領域の形状の凸部が形成されるように島状の領
域の周辺部に溝を形成している。
【００４３】また、第２に、直前に形成された半導体膜
から位置合わせマークを形成し、更に、この位置合わせ
マークをマスクとして下地の絶縁膜をエッチングし、位
置合わせマークの形状の凸部が形成されるように位置合
わせマークの周辺部に溝を形成している。
【００４４】従って、上記２つの製造方法によれば、ア
ライメントに必要な段差を得ることができ、直接法によ
るアライメントが可能になるので、位置合わせ精度を向
上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
【図２】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
【図３】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図（その３）である。
【図４】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その１）である。
【図５】本発明の第２の実施例の半導体装置の製造方法
について説明する断面図（その２）である。
【図６】本発明の第１及び第２の実施例の半導体装置の
製造方法について説明する平面図である。
【図７】従来例の半導体装置の製造方法について説明す
る断面図（その１）である。
【図８】従来例の半導体装置の製造方法について説明す
る断面図（その２）である。
【図９】従来例の半導体装置の製造方法について説明す
る断面図（その３）である。
【符号の説明】
７　　凸部、 ９　　第１の半導体基板、 ９ａ，９ｂ　　凸部（素子領域層）、 １１　　絶縁膜、 １１ａ　　分離絶縁膜、 １２　　第２の半導体基板、 １３ａ，１３ｂ，１０ａ，１０ｂ，３６　　絶縁膜、１
４　　ポリシリコン膜、 １４ａ，１４ｂ，３１ａ，４６ａ　　ゲート電極、１５
，２４ａ，２４ｂ，２７，３２，３２ａ，４７，４７ａ
　　レジスト膜、 １５ａ，１５ｂ　　レジストパターン、１７ａ〜１７ｄ
，３５ａ，３５ｂ，５０ａ，５０ｂ　　Ｓ／Ｄ領域層、
１８ａ〜１８ｄ，３７ａ，３７ｂ，５１ａ，５１ｂ　　
Ｓ／Ｄ電極、４２，５２　　ＳＯＩ基板（半導体基板）
、１９　　素子形成領域、 ２０　　位置合わせマーク形成領域、 ２１　　Ｓｉ基板（半導体基板）、 ２２，２２ａ，３０ｂ，４０，４９ｂ　　ＳｉＯ２膜（
絶縁膜）、２３　　ポリシリコン膜（半導体膜）、２３
ａ　　Ｓｉ層（半導体膜）、 ２５　　素子領域層、 ２６　　位置合わせマーク、 ２８，３９，４４　　溝、 ２９，４５　　凸部、 ３０ａ，４９ａ　　ＳｉＯ２膜（ゲート絶縁膜）、３１
，４６　　ポリシリコン膜、 ３３，４８　　露光マスク、 ３３ａ，４８ａ　　マスクパターン、 ３８　　第１のＳｉ基板（第１の半導体基板）、３８ａ
　　凸部（島状の領域層；素子領域層）、３８ｂ　　凸
部（島状の領域層；位置合わせマーク）、４０ａ，４０
ｂ　　ＳｉＯ２膜（分離絶縁膜）、４１　　第２のＳｉ
基板（第２の半導体基板）。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　第１の半導体基板をエッチングして素
    子形成領域となるべき凸部，及び位置合わせマークとな
    るべき凸部を残して溝を形成する工程と、前記溝を埋め
    、かつ前記凸部を被覆して第１の半導体基板上に絶縁膜
    を形成する工程と、前記凸部上に前記絶縁膜が残存する
    ように該絶縁膜を研磨又はエッチングして該絶縁膜の表
    面を平坦化する工程と、前記絶縁膜を介して第１の半導
    体基板と別の第２の半導体基板を張り合わせる工程と、
    前記張り合わされた第１の半導体基板の裏面から該第１
    の半導体基板を研磨又はエッチングして、前記凸部を残
    存し、前記絶縁膜に埋め込まれた島状の領域を形成する
    工程と、前記位置合わせマークとなるべき島状の領域を
    マスクとして該島状の領域の周辺部の絶縁膜をエッチン
    グし、前記位置合わせマークとなるべき島状の領域の形
    状の凸部が形成されるように該位置合わせマークとなる
    べき島状の領域に対応する周辺部に溝を形成する工程と
    を有する半導体装置の製造方法。
  2. 【請求項２】　　前記半導体基板をエッチングして、素
    子形成領域となるべき凸部、及び位置合わせマークとな
    るべき凸部を残して溝を形成する請求項１記載の工程の
    代わりに、前記素子形成領域及び前記位置合わせマーク
    形成部を耐酸化膜で選択的に被覆した後、前記第１の半
    導体基板を選択的に酸化して、前記凸部及び溝を形成す
    る工程を有することを特徴とする請求項１記載の半導体
    装置の製造方法。
  3. 【請求項３】　　半導体基板上に形成されてなる絶縁膜
    を被覆して半導体膜を形成する工程と、前記半導体基板
    の位置合わせマーク形成領域上の半導体膜をパターニン
    グして位置合わせマークを形成する工程と、前記半導体
    膜により選択的に形成された位置合わせマークをマスク
    として下地の絶縁膜をエッチングし、前記位置合わせマ
    ーク対応する形状の凸部が形成されるように該位置合わ
    せマークの周辺部に溝を形成する工程とを有する半導体
    装置の製造方法。
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