JPH026227B2 - - Google Patents
Info
- Publication number
- JPH026227B2 JPH026227B2 JP4976582A JP4976582A JPH026227B2 JP H026227 B2 JPH026227 B2 JP H026227B2 JP 4976582 A JP4976582 A JP 4976582A JP 4976582 A JP4976582 A JP 4976582A JP H026227 B2 JPH026227 B2 JP H026227B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- semiconductor layer
- sapphire substrate
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 229910052594 sapphire Inorganic materials 0.000 description 14
- 239000010980 sapphire Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- MUJOIMFVNIBMKC-UHFFFAOYSA-N fludioxonil Chemical compound C=12OC(F)(F)OC2=CC=CC=1C1=CNC=C1C#N MUJOIMFVNIBMKC-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はサフアイア基板のような絶縁基板上に
形成する半導体装置の特に素子間分離用絶縁膜の
形成方法の改良に関するものである。
形成する半導体装置の特に素子間分離用絶縁膜の
形成方法の改良に関するものである。
(b) 技術の背景
サフアイア基板上にシリコン膜をヘテロエピタ
キシヤル成長させ、該シリコン膜中にＮ型または
Ｐ型の不純物を導入して、該サフアイア基板上に
MOS（Metal Oxide Semiconductor）型の半導
体装置を形成したSOS（Silicon On Saphire）型
トランジスタは、基板がサフアイアの絶縁体で形
成されているので素子間を結合する配線間の浮遊
容量が少ないので広く用いられている。
キシヤル成長させ、該シリコン膜中にＮ型または
Ｐ型の不純物を導入して、該サフアイア基板上に
MOS（Metal Oxide Semiconductor）型の半導
体装置を形成したSOS（Silicon On Saphire）型
トランジスタは、基板がサフアイアの絶縁体で形
成されているので素子間を結合する配線間の浮遊
容量が少ないので広く用いられている。
(c) 従来技術と問題点
このようにサフアイア基板上にシリコン膜をエ
ピタキシヤル成長させ、該シリコン膜中にＰ型あ
るいはＮ型の不純物を導入し、該不純物が添加さ
れたシリコン膜を用いてＮチヤンネルおよびＰチ
ヤンネルのMOSトランジスタを形成する際、該
それぞれのトランジスタ間の素子間分離用絶縁膜
を基板上に形成することが必要となる。
ピタキシヤル成長させ、該シリコン膜中にＰ型あ
るいはＮ型の不純物を導入し、該不純物が添加さ
れたシリコン膜を用いてＮチヤンネルおよびＰチ
ヤンネルのMOSトランジスタを形成する際、該
それぞれのトランジスタ間の素子間分離用絶縁膜
を基板上に形成することが必要となる。
従来のこのような素子間分離用絶縁膜を例えば
ゲート酸化膜の厚さの300Å程まで薄くしてサフ
アイア基板上に形成する場合について第１図より
第４図までと従来法で形成した平面図である第５
図を用いて説明する。
ゲート酸化膜の厚さの300Å程まで薄くしてサフ
アイア基板上に形成する場合について第１図より
第４図までと従来法で形成した平面図である第５
図を用いて説明する。
まず第１図に示すようにサフアイア基板１上に
単結晶のシリコン膜をCVD法によつて形成する。
このシリコン膜上に窒化シリコン膜（Si3N4）膜
をCVD法によつて形成する。そして該窒化シリ
コン膜上にホトレジスト膜を塗布したのちホトリ
ソグラフイ法で該ホトレジスト膜を所定のパター
ンに形成後、該ホトレジスト膜をマスクとして下
部のSi3N4膜を所定パターンにりん酸（H3Po4）
等を用いてエツチングして形成する。図で２はこ
のようにしてパターニングされたSi3N4膜であ
る。その後該Si3N4膜２をマスクとして下部のSi
膜を所定のパターンに四弗化炭素（CF4）等を用
いてエツチングする。図で３はこのようにしてパ
ターニングされたSi膜である。
単結晶のシリコン膜をCVD法によつて形成する。
このシリコン膜上に窒化シリコン膜（Si3N4）膜
をCVD法によつて形成する。そして該窒化シリ
コン膜上にホトレジスト膜を塗布したのちホトリ
ソグラフイ法で該ホトレジスト膜を所定のパター
ンに形成後、該ホトレジスト膜をマスクとして下
部のSi3N4膜を所定パターンにりん酸（H3Po4）
等を用いてエツチングして形成する。図で２はこ
のようにしてパターニングされたSi3N4膜であ
る。その後該Si3N4膜２をマスクとして下部のSi
膜を所定のパターンに四弗化炭素（CF4）等を用
いてエツチングする。図で３はこのようにしてパ
ターニングされたSi膜である。
次いで第２図に示すように前記パターニングさ
れたSi3N4膜２をマスクとして用いて該基板を加
熱することでパターニングされたSi膜３の周囲に
熱酸化によりSiO2膜４を約300Åの厚さで薄く形
成する。
れたSi3N4膜２をマスクとして用いて該基板を加
熱することでパターニングされたSi膜３の周囲に
熱酸化によりSiO2膜４を約300Åの厚さで薄く形
成する。
その後Si3N4膜２をH3Po4にてエツチングして
除去した後、CF4ガスを用いてSi3N4膜２の下部
のSi膜３をプラズマエツチングして除去する。第
３図はこのようにしてSiO2膜４が所定のパター
ンでサフアイア基板１上に形成された状態を示
す。
除去した後、CF4ガスを用いてSi3N4膜２の下部
のSi膜３をプラズマエツチングして除去する。第
３図はこのようにしてSiO2膜４が所定のパター
ンでサフアイア基板１上に形成された状態を示
す。
その後第４図に示すようにSiO2膜４にて画定
された領域内にCVD法によつて単結晶Si層５を
形成したのち該単結晶Si層５の表面を研磨して平
坦にする。このようにすればSiO2膜４によつて
画定された領域内へSi層が埋設された形になつて
このSi層に半導体素子を形成していた。
された領域内にCVD法によつて単結晶Si層５を
形成したのち該単結晶Si層５の表面を研磨して平
坦にする。このようにすればSiO2膜４によつて
画定された領域内へSi層が埋設された形になつて
このSi層に半導体素子を形成していた。
ところでこの従来の方法による素子間分離用
SiO2膜４は300Åといつた極めて幅のせまいもの
が一様に形成されるので多数のデバイスを狭い領
域に高集積化できるが、例えば基板の周辺部の配
線領域やボンデイグパツドの形成領域のように大
面積の絶縁膜が必要な場合、従来の方法では形成
できない欠点を生じる。第５図はこの状態の平面
図で枠状の巾の一定な絶縁膜４が形成されている
状態を示す。
SiO2膜４は300Åといつた極めて幅のせまいもの
が一様に形成されるので多数のデバイスを狭い領
域に高集積化できるが、例えば基板の周辺部の配
線領域やボンデイグパツドの形成領域のように大
面積の絶縁膜が必要な場合、従来の方法では形成
できない欠点を生じる。第５図はこの状態の平面
図で枠状の巾の一定な絶縁膜４が形成されている
状態を示す。
(d) 発明の目的
本発明は上述した欠点を除去し、サフアイア基
板上に絶縁膜を形成する際、その絶縁膜の面積寸
法が任意に形成でき得るような半導体装置の特に
素子間分離用の絶縁膜の形成方法の提供を目的と
するものである。
板上に絶縁膜を形成する際、その絶縁膜の面積寸
法が任意に形成でき得るような半導体装置の特に
素子間分離用の絶縁膜の形成方法の提供を目的と
するものである。
(e) 発明の構成
かかる目的を達成するための本発明の半導体装
置の製造方法は、絶縁基板に表面が耐酸化マスク
膜で覆われた第１の半導体層領域と、該第１の半
導体層領域より薄く表面が耐酸化マスク膜で覆わ
れない第２の半導体層領域を形成し、酸化を行つ
て酸化物領域を形成する工程と、該第１の半導体
層領域を除去する工程と、該絶縁基板上に半導体
層を形成する工程を含むことを特徴とするもので
ある。
置の製造方法は、絶縁基板に表面が耐酸化マスク
膜で覆われた第１の半導体層領域と、該第１の半
導体層領域より薄く表面が耐酸化マスク膜で覆わ
れない第２の半導体層領域を形成し、酸化を行つ
て酸化物領域を形成する工程と、該第１の半導体
層領域を除去する工程と、該絶縁基板上に半導体
層を形成する工程を含むことを特徴とするもので
ある。
(f) 発明の実施例
以下図面を用いて本発明の一実施例につき詳細
に説明する。図で第６図より第９図までは本発明
の半導体装置を製造する場合の工程を示す斜視図
である。
に説明する。図で第６図より第９図までは本発明
の半導体装置を製造する場合の工程を示す斜視図
である。
まず第６図に示すようにサフアイア基板１１上
に厚さ0.6μm程度の単結晶Si膜１２をCVD法によ
つてエピタキシヤル成長させる。その後該Si膜上
にSi3N4膜１３をCVD法によつて2000〜3000Åの
厚さで形成する。その後該Si3N4膜１３上にホト
レジスト膜を塗布後、該ホトレジスト膜をホトリ
ソグラフイ法で所定のパターンに形成後、該パタ
ーニングされたレジスト膜をマスクとして下部の
Si3N4膜１３を所定のパターンにCF4ガスを用い
てプラズマエツチングして形成した後、該パター
ニングされたSi3N4膜１３をマスクとして下部の
Si膜１２を所定のパターンに形成する。図はこの
ようにしてサフアイア基板１１上にパターニング
されたSi3N4膜１３とSi膜１２とが積層して形成
されている状態を示している。
に厚さ0.6μm程度の単結晶Si膜１２をCVD法によ
つてエピタキシヤル成長させる。その後該Si膜上
にSi3N4膜１３をCVD法によつて2000〜3000Åの
厚さで形成する。その後該Si3N4膜１３上にホト
レジスト膜を塗布後、該ホトレジスト膜をホトリ
ソグラフイ法で所定のパターンに形成後、該パタ
ーニングされたレジスト膜をマスクとして下部の
Si3N4膜１３を所定のパターンにCF4ガスを用い
てプラズマエツチングして形成した後、該パター
ニングされたSi3N4膜１３をマスクとして下部の
Si膜１２を所定のパターンに形成する。図はこの
ようにしてサフアイア基板１１上にパターニング
されたSi3N4膜１３とSi膜１２とが積層して形成
されている状態を示している。
その後一旦全面にホトレジスト膜を塗布後、該
ホトレジスト膜を所定のパターンにホトリソグラ
フイ法およびプラズマエツチング法を用いて形成
したのち、該パターニングせるホトレジスト膜を
マスクとして大面積の素子間分離用SiO2膜の形
成予定領域上のSi3N4膜１３Ａ，１３Ｂをプラズ
マエツチングして除去してから、その下のSi膜を
もプラズマエツチングして該Si膜の厚さが始めの
約1/2の厚さとなるようにエツチングして除去す
る。第７図はこのようにして形成した状態を示す
もので、大面積の素子間分離用SiO2膜が必要な
部分でSi膜１２Ａ，１２Ｂが選択的に始めの厚さ
の1/2となつている。
ホトレジスト膜を所定のパターンにホトリソグラ
フイ法およびプラズマエツチング法を用いて形成
したのち、該パターニングせるホトレジスト膜を
マスクとして大面積の素子間分離用SiO2膜の形
成予定領域上のSi3N4膜１３Ａ，１３Ｂをプラズ
マエツチングして除去してから、その下のSi膜を
もプラズマエツチングして該Si膜の厚さが始めの
約1/2の厚さとなるようにエツチングして除去す
る。第７図はこのようにして形成した状態を示す
もので、大面積の素子間分離用SiO2膜が必要な
部分でSi膜１２Ａ，１２Ｂが選択的に始めの厚さ
の1/2となつている。
その後この状態でSi3N4膜１３をマスクとして
基板を加熱し、Si膜１２，１２Ａ，１２Ｂを熱酸
化する。すると選択的に露出されているSi膜１２
Ａ，１２Ｂの表面が酸化され、Si3N4膜１３で覆
われている部分のSi膜１２の側面のみ酸化膜が形
成される。
基板を加熱し、Si膜１２，１２Ａ，１２Ｂを熱酸
化する。すると選択的に露出されているSi膜１２
Ａ，１２Ｂの表面が酸化され、Si3N4膜１３で覆
われている部分のSi膜１２の側面のみ酸化膜が形
成される。
次にSi3N4膜１３をCF4ガスを用いてプラズマ
エツチングして除去した後、そのSi3N4膜１３の
下部のSi膜１２を硝酸（HNo3）と弗化水素酸
（HF）との混合したエツチング液を用いてウエ
ツトエツチングにより除去する。この場合Si膜１
２の側面が形成されているSiO2膜およびSi膜１
２Ａ，１２Ｂが酸化されたSiO3膜は殆んどこの
エツチング液でエツチングされない。このように
して形成された状態を第８図に示す。図で１４は
このようにして形成された厚さ約μmで巾300Å程
度の寸法の小さい素子間分離用SiO2膜で、１４
Ａ，１４Ｂは大面積の素子間分離用SiO2膜であ
る。
エツチングして除去した後、そのSi3N4膜１３の
下部のSi膜１２を硝酸（HNo3）と弗化水素酸
（HF）との混合したエツチング液を用いてウエ
ツトエツチングにより除去する。この場合Si膜１
２の側面が形成されているSiO2膜およびSi膜１
２Ａ，１２Ｂが酸化されたSiO3膜は殆んどこの
エツチング液でエツチングされない。このように
して形成された状態を第８図に示す。図で１４は
このようにして形成された厚さ約μmで巾300Å程
度の寸法の小さい素子間分離用SiO2膜で、１４
Ａ，１４Ｂは大面積の素子間分離用SiO2膜であ
る。
このようにした状態でCVD法によつて単結晶
のSi膜１５をSiO2膜１４，１４Ａ，１４Ｂで画
定された領域内へ埋設するようにしてCVD法に
よりエピタキシヤル成長させる。このようにして
形成した状態を第９図に示す。図示するようにサ
フアイア基板１１上には面積の異なる素子間分離
用SiO2膜１４，１４Ａ，１４Ｂで画成された領
域内に単結晶Si膜１５が埋設され、このようにす
ることで大面積のSiO2膜が必要な素子のボンデ
イングパツド領域が容易に形成され、従来の方法
に比して半導体装置のパターン設計の自由度が大
巾に増大する利点を生じる。
のSi膜１５をSiO2膜１４，１４Ａ，１４Ｂで画
定された領域内へ埋設するようにしてCVD法に
よりエピタキシヤル成長させる。このようにして
形成した状態を第９図に示す。図示するようにサ
フアイア基板１１上には面積の異なる素子間分離
用SiO2膜１４，１４Ａ，１４Ｂで画成された領
域内に単結晶Si膜１５が埋設され、このようにす
ることで大面積のSiO2膜が必要な素子のボンデ
イングパツド領域が容易に形成され、従来の方法
に比して半導体装置のパターン設計の自由度が大
巾に増大する利点を生じる。
(g) 発明の効果
以上述べたように本発明の方法によればサフア
イア基板上に素子間分離用のSiO2膜が定のパタ
ーンで好みの位置に容易に形成することができる
ので半導体装置の設計の自由度が大巾に向上する
利点を生じる。
イア基板上に素子間分離用のSiO2膜が定のパタ
ーンで好みの位置に容易に形成することができる
ので半導体装置の設計の自由度が大巾に向上する
利点を生じる。
第１図より第４図までは従来の半導体装置の製
造方法の工程を示す断面図、第５図は従来の方法
で形成した半導体装置の平面図、第６図より第９
図までは本発明の半導体装置の製造方法の工程を
示す斜視図である。 図において、１，１１はサフアイア基板、２，
１３，１３Ａ，１３ＢはSi3N4膜、３，５，１
２，１２Ａ，１２Ｂ，１５はシリコン膜、４，１
４，１４Ａ，１４ＢはSiO2膜を示す。
造方法の工程を示す断面図、第５図は従来の方法
で形成した半導体装置の平面図、第６図より第９
図までは本発明の半導体装置の製造方法の工程を
示す斜視図である。 図において、１，１１はサフアイア基板、２，
１３，１３Ａ，１３ＢはSi3N4膜、３，５，１
２，１２Ａ，１２Ｂ，１５はシリコン膜、４，１
４，１４Ａ，１４ＢはSiO2膜を示す。
Claims (1)
- １ 絶縁基板に表面が耐酸化マスク膜で覆われた
第１の半導体層領域と、該第１の半導体層領域よ
り薄く表面が耐酸化マスク膜で覆われない第２の
半導体層領域を形成し、酸化を行つて酸化物領域
を形成する工程と、該第１の半導体層領域を除去
する工程と、該絶縁基板上に半導体層を形成する
工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4976582A JPS58166761A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
| EP83301696A EP0090624B1 (en) | 1982-03-26 | 1983-03-25 | Mos semiconductor device and method of producing the same |
| DE8383301696T DE3380285D1 (en) | 1982-03-26 | 1983-03-25 | Mos semiconductor device and method of producing the same |
| US06/846,486 US4665419A (en) | 1982-03-26 | 1986-04-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4976582A JPS58166761A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166761A JPS58166761A (ja) | 1983-10-01 |
| JPH026227B2 true JPH026227B2 (ja) | 1990-02-08 |
Family
ID=12840266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4976582A Granted JPS58166761A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166761A (ja) |
-
1982
- 1982-03-26 JP JP4976582A patent/JPS58166761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166761A (ja) | 1983-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01315159A (ja) | 誘電体分離半導体基板とその製造方法 | |
| GB1381602A (en) | Integrated circuit structure and method for making integrated circuit structure | |
| JPH026227B2 (ja) | ||
| JP2779659B2 (ja) | 半導体装置の製造方法 | |
| JPH02219252A (ja) | 半導体装置の製造方法 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JPH01259546A (ja) | 半導体装置の製造方法 | |
| JPS60258957A (ja) | Ｓｏｉ型半導体装置の製造方法 | |
| JPH06163528A (ja) | 半導体装置の製造方法 | |
| JPH0511668B2 (ja) | ||
| JPS6359531B2 (ja) | ||
| JPH03268444A (ja) | 半導体装置の製造方法 | |
| JP3189320B2 (ja) | 半導体装置の製造方法 | |
| JPH0547993B2 (ja) | ||
| JPS58213444A (ja) | 半導体装置の製造方法 | |
| JP3402843B2 (ja) | 半導体集積回路とその製造方法 | |
| JPS58158928A (ja) | 絶縁基板上半導体装置の製造方法 | |
| JP2520944B2 (ja) | 半導体基板の製造方法 | |
| JPH1174491A (ja) | 半導体装置の製造方法 | |
| JPH1126572A (ja) | 半導体装置の製造方法 | |
| JPH0117246B2 (ja) | ||
| JPH0463432A (ja) | 半導体装置の製造方法 | |
| JPS6387750A (ja) | 半導体装置の製造方法 | |
| JPH0478168A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH03265145A (ja) | たて型ｍｏｓトランジスタの製造方法 |