JPH0117246B2 - - Google Patents
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- JPH0117246B2 JPH0117246B2 JP16379480A JP16379480A JPH0117246B2 JP H0117246 B2 JPH0117246 B2 JP H0117246B2 JP 16379480 A JP16379480 A JP 16379480A JP 16379480 A JP16379480 A JP 16379480A JP H0117246 B2 JPH0117246 B2 JP H0117246B2
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
この発明は、半導体スイツチング素子と液晶と
を一体化する場合等、各種薄膜を選択してエツチ
ングできるようにした半導体装置の製造方法に関
する。
を一体化する場合等、各種薄膜を選択してエツチ
ングできるようにした半導体装置の製造方法に関
する。
従来、半導体薄膜の製造においては、SiO2，
Si3N4、多結晶シリコン、アルミ等が、絶縁膜あ
るいは導体膜として使用され、各膜のエツチング
方法も各種発明されている。
Si3N4、多結晶シリコン、アルミ等が、絶縁膜あ
るいは導体膜として使用され、各膜のエツチング
方法も各種発明されている。
一方、最近、液晶と半導体回路とを一体化して
使用することが考えられ、従来からの前記薄膜と
透明導電膜とを重ねて使用する要望が生じてい
る。
使用することが考えられ、従来からの前記薄膜と
透明導電膜とを重ねて使用する要望が生じてい
る。
しかし、たとえば透明導電膜であるIn2O3の上
にSi3N4の膜をつけ、このSi3N4を選択的にエツ
チングしようとすれば、Si3N4の一般的なエツチ
ヤントである熱燐酸では、下層のIn2O3も侵され
てしまい、Si3N4のみをエツチングしてIn2O3を
露出することが不可能である。また、Al等の破
棄マスクを使用することも考えられるが、この場
合、Si3N4の面が汚染され、好ましくない。
にSi3N4の膜をつけ、このSi3N4を選択的にエツ
チングしようとすれば、Si3N4の一般的なエツチ
ヤントである熱燐酸では、下層のIn2O3も侵され
てしまい、Si3N4のみをエツチングしてIn2O3を
露出することが不可能である。また、Al等の破
棄マスクを使用することも考えられるが、この場
合、Si3N4の面が汚染され、好ましくない。
この発明は、前記の点に留意し、同一のエツチ
ヤントでエツチングされる上下２層の薄膜のう
ち、下層の薄膜を侵すことなく、上層のみの薄膜
をエツチング可能とするものであり、つぎにこの
発明を、その１実施例を示した図面とともに、詳
細に説明する。
ヤントでエツチングされる上下２層の薄膜のう
ち、下層の薄膜を侵すことなく、上層のみの薄膜
をエツチング可能とするものであり、つぎにこの
発明を、その１実施例を示した図面とともに、詳
細に説明する。
第１図に示すように、ガラス等の透明基板１上
に、透明導電膜のIn2O3膜２をつけ、このIn2O3膜
２を選択エツチングして所定のパターンにする。
に、透明導電膜のIn2O3膜２をつけ、このIn2O3膜
２を選択エツチングして所定のパターンにする。
つぎに、In2O3膜２の上に、SiO2膜３をCVD
（気相反応）その他の方法によりつける。この
SiO2膜３の領域は、SiO2膜３の上につけるSi3N4
膜４をエツチングする領域より、やや広く残して
エツチングする。このSiO2膜３のエツチングは、
通常のSiO2のエツチヤントで行なえるため、下
層のIn2O3膜２を侵すことなく、エツチングする
ことができる。
（気相反応）その他の方法によりつける。この
SiO2膜３の領域は、SiO2膜３の上につけるSi3N4
膜４をエツチングする領域より、やや広く残して
エツチングする。このSiO2膜３のエツチングは、
通常のSiO2のエツチヤントで行なえるため、下
層のIn2O3膜２を侵すことなく、エツチングする
ことができる。
つぎに、SiO2膜３の上に、Si3N4膜４をスパツ
タまたはCVDでつけ、熱燐酸等を用いた通常の
方法で、Si3N4膜４をエツチングする。この時、
Si3N4膜４の下層のSiO2膜３は、熱燐酸等では侵
されないため、SiO2膜３の下層のIn2O3膜２を保
護する。この状態が第１図に示す状態である。
タまたはCVDでつけ、熱燐酸等を用いた通常の
方法で、Si3N4膜４をエツチングする。この時、
Si3N4膜４の下層のSiO2膜３は、熱燐酸等では侵
されないため、SiO2膜３の下層のIn2O3膜２を保
護する。この状態が第１図に示す状態である。
つぎに、SiO2膜３をエツチングし、下層の
In2O3膜２の面を露出し、初期の目的を達する。
この状態が第２図に示す状態である。
In2O3膜２の面を露出し、初期の目的を達する。
この状態が第２図に示す状態である。
以上のように、この発明の半導体装置の製造方
法によると、同一のエツチヤントでエツチングさ
れる上下２層の薄膜の間に、前記エツチヤントに
は侵されず前記薄膜を侵さずにエツチングできる
保護膜を介在し、前記上層の薄膜を前記エツチヤ
ントでエツチングしたのち、前記保護膜をエツチ
ングすることにより、各種薄膜を選択してエツチ
ングすることができる。
法によると、同一のエツチヤントでエツチングさ
れる上下２層の薄膜の間に、前記エツチヤントに
は侵されず前記薄膜を侵さずにエツチングできる
保護膜を介在し、前記上層の薄膜を前記エツチヤ
ントでエツチングしたのち、前記保護膜をエツチ
ングすることにより、各種薄膜を選択してエツチ
ングすることができる。
第１図および第２図は、この発明の半導体装置
の製造方法の１実施例の過程を示す断面図であ
る。 １……透明基板、２……In2O3膜、３……SiO2
膜、４……Si3N4膜。
の製造方法の１実施例の過程を示す断面図であ
る。 １……透明基板、２……In2O3膜、３……SiO2
膜、４……Si3N4膜。
Claims (1)
- １ 同一のエツチヤントでエツチングされる上下
２層の薄膜の間に、前記エツチヤントには侵され
ず前記薄膜を侵さずにエツチングできる保護膜を
介在し、前記上層の薄膜を前記エツチヤントでエ
ツチングしたのち、前記保護膜をエツチングする
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16379480A JPS5787135A (en) | 1980-11-20 | 1980-11-20 | Manufacture of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16379480A JPS5787135A (en) | 1980-11-20 | 1980-11-20 | Manufacture of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5787135A JPS5787135A (en) | 1982-05-31 |
| JPH0117246B2 true JPH0117246B2 (ja) | 1989-03-29 |
Family
ID=15780821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16379480A Granted JPS5787135A (en) | 1980-11-20 | 1980-11-20 | Manufacture of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5787135A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134070A (ja) * | 1984-12-05 | 1986-06-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JP4947654B2 (ja) * | 2007-09-28 | 2012-06-06 | シャープ株式会社 | 誘電体膜のパターニング方法 |
-
1980
- 1980-11-20 JP JP16379480A patent/JPS5787135A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5787135A (en) | 1982-05-31 |
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