JPH0634403B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0634403B2 JPH0634403B2 JP1195175A JP19517589A JPH0634403B2 JP H0634403 B2 JPH0634403 B2 JP H0634403B2 JP 1195175 A JP1195175 A JP 1195175A JP 19517589 A JP19517589 A JP 19517589A JP H0634403 B2 JPH0634403 B2 JP H0634403B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関するものである。
［従来の技術］ 集積回路等の半導体装置において、抵抗素子を形成する
場合、低抗体薄膜をシリコン薄膜で挟んだものがある。
シリコン薄膜は抵抗体薄膜を保護するためのものであ
る。
場合、低抗体薄膜をシリコン薄膜で挟んだものがある。
シリコン薄膜は抵抗体薄膜を保護するためのものであ
る。
第４図は、上記構造を有した抵抗素子を集積回路に用い
たときの一例を示したものである。
たときの一例を示したものである。
同図において、１１は絶縁層であり、半導体基板（図示
せず。）上に形成されたものである。１２は薄膜状に形
成されたシリコン膜、１３はこのシリコン膜１２上に薄
膜状に形成された低抗体層、１４はこの低抗体層１３上
に形成されたシリコン層である。１６はシリコン層１４
を被覆する保護絶縁層であり、通常は酸化シリコンが用
いられる。１８は金属層であり、コンタクトホール１７
を介して抵抗体層１３に接続されるものである。
せず。）上に形成されたものである。１２は薄膜状に形
成されたシリコン膜、１３はこのシリコン膜１２上に薄
膜状に形成された低抗体層、１４はこの低抗体層１３上
に形成されたシリコン層である。１６はシリコン層１４
を被覆する保護絶縁層であり、通常は酸化シリコンが用
いられる。１８は金属層であり、コンタクトホール１７
を介して抵抗体層１３に接続されるものである。
［解決しようとする課題］ 上記従来の抵抗素子では、シリコン層１２および１４の
膜厚は、以下の理由により制限されていた。膜厚が薄す
ぎると、シリコン層１２および１４の抵抗体層１３を十
分に保護することができない。一方、膜圧が厚すぎる
と、シリコン層１４と金属層１８との間で共晶反応が生
じ、抵抗値が変動する。これらのことから、シリコン層
１４の膜厚は３ナノメータ程度に限定され、シリコン層
１４の膜厚の制御が難しかった。
膜厚は、以下の理由により制限されていた。膜厚が薄す
ぎると、シリコン層１２および１４の抵抗体層１３を十
分に保護することができない。一方、膜圧が厚すぎる
と、シリコン層１４と金属層１８との間で共晶反応が生
じ、抵抗値が変動する。これらのことから、シリコン層
１４の膜厚は３ナノメータ程度に限定され、シリコン層
１４の膜厚の制御が難しかった。
また、上記従来の抵抗素子では、製造工程の途中でシリ
コン層１４の表面が大気に晒されるため、シリコン層１
４が酸化されて酸化シリコンが形成される。そのため、
保護絶縁層１６をエッチングしてコンタクトホールを形
成する際、本来エッチングのストッパーとして機能する
ばすのシリコン層１４も同時にエッチングされてしま
う。その結果、低抗体層１３までもエッチング作用を受
け、コンタクト不良や抵抗値の変動が生じるという問題
があった。
コン層１４の表面が大気に晒されるため、シリコン層１
４が酸化されて酸化シリコンが形成される。そのため、
保護絶縁層１６をエッチングしてコンタクトホールを形
成する際、本来エッチングのストッパーとして機能する
ばすのシリコン層１４も同時にエッチングされてしま
う。その結果、低抗体層１３までもエッチング作用を受
け、コンタクト不良や抵抗値の変動が生じるという問題
があった。
本発明の目的は、シリコン層の膜厚の制御が容易であ
り、またコンタクト不良や抵抗値の変動が生じ難い半導
体装置の製造方法を提供することである。
り、またコンタクト不良や抵抗値の変動が生じ難い半導
体装置の製造方法を提供することである。
［課題を解決するための手段］ 本発明にける半導体装置の製造方法は、半導体基板の主
面側に、シリコンを主成分とする薄膜状の下層シリコン
層、上記下層シリコン層上の薄膜状の抵抗体層、上記抵
抗体層上のシリコンを主成分とする薄膜状の上層シリコ
ン層および上記上層シリコン層上の薄膜状の酸化シリコ
ン層を真空を破らずに順次形成することにより薄膜抵抗
素子を形成する工程と、上記酸化シリコン層上に保護絶
縁層を形成する工程と、上記保護絶縁層および上記酸化
シリコン層の一部を除去して上記上層シリコン層の一部
を露出させてコンタクト部を形成する工程と、露出した
上記上層シリコン層のコンタクト部に接するように電極
層を形成する工程とを有する。
面側に、シリコンを主成分とする薄膜状の下層シリコン
層、上記下層シリコン層上の薄膜状の抵抗体層、上記抵
抗体層上のシリコンを主成分とする薄膜状の上層シリコ
ン層および上記上層シリコン層上の薄膜状の酸化シリコ
ン層を真空を破らずに順次形成することにより薄膜抵抗
素子を形成する工程と、上記酸化シリコン層上に保護絶
縁層を形成する工程と、上記保護絶縁層および上記酸化
シリコン層の一部を除去して上記上層シリコン層の一部
を露出させてコンタクト部を形成する工程と、露出した
上記上層シリコン層のコンタクト部に接するように電極
層を形成する工程とを有する。
［実施例］ 以下、添付図面に基いて本発明の一実施例の説明を行
う。
う。
第１図〜第３図は、本発明における製造工程の一実施例
を示したものである。
を示したものである。
まず、各構成要素の説明を行なう。
１は下部絶縁層であり、シリコン基板（図示せず。）上
に、酸化シリコン等の絶縁物を用いて形成されている。
に、酸化シリコン等の絶縁物を用いて形成されている。
２は下層シリコン層であり、真性シリコンまたはリンや
ボロン等をドーピングした不純物シリコンで形成されて
いる。
ボロン等をドーピングした不純物シリコンで形成されて
いる。
３は低抗体層であり、ＣｒＳｉ系やＮｉＣｒ系のものを
用いて形成されている。
用いて形成されている。
４は上層シリコン層であり、真性シリコンまたはリン
（Ｐ）やボロン（Ｂ）等をドーピングした不純物シリコ
ンで形成されている。
（Ｐ）やボロン（Ｂ）等をドーピングした不純物シリコ
ンで形成されている。
５は酸化シリコン層であり、一酸化シリコン（ＳｉＯ）
または二酸化シリコン（ＳｉＯ2）あるいはこれらの混
合物で形成されている。
または二酸化シリコン（ＳｉＯ2）あるいはこれらの混
合物で形成されている。
６は保護絶縁層であり、酸化シリコンを用いて形成され
ている。
ている。
７はコンタクト部であり、後述の金属層８と接する上層
シリコン層の表面を指す。
シリコン層の表面を指す。
８は金属層であり、アルミニウム（Ａｌ）またはアルミ
ニウムにシリコンを１パーセント程度混合したものが用
いられる。
ニウムにシリコンを１パーセント程度混合したものが用
いられる。
つぎに、製造工程の説明を行なう。
シリコン半導体基板（図示せず。）上に下部絶縁層１を
形成する。この下部絶縁層１上に、下層シリコン層２、
低抗体層３、上層シリコン層４および酸化シリコン層５
を、スパッタ蒸着法により、真空を破らずに順次形成す
る。上層シリコン層４は大気に晒されることがないの
で、酸化されることはない。そのため、上層シリコン層
４の膜厚を薄くする（３ナノメータ以下）ことが可能で
ある。引き続き、下層シリコン層２、抵抗体層３、上層
シリコン層４および酸化シリコン層５を所定の形状にパ
ターニングする。（第１図） 保護絶縁層６を、ＣＶＤ法を用いて、酸化シリコン層５
を覆うように形成する。引き続き、コンタクトホールを
形成するため、保護絶縁層６および酸化シリコン層５を
フッ酸を主成分とするエッチング液を用いてエッチング
する。上層シリコン層４は酸化作用を受けていないた
め、これがエッチングのストッパーとして働き、抵抗体
層３がエッチングされることはない。エッチングにより
露出した上層シリコン層４が表面がコンタクト部７とな
る。（第２図） 配線用の電極となる金属層８をコンタクト部７に接する
ように形成する。（第３図） 以上の工程により、第３図に示す半導体装置が得られ
る。
形成する。この下部絶縁層１上に、下層シリコン層２、
低抗体層３、上層シリコン層４および酸化シリコン層５
を、スパッタ蒸着法により、真空を破らずに順次形成す
る。上層シリコン層４は大気に晒されることがないの
で、酸化されることはない。そのため、上層シリコン層
４の膜厚を薄くする（３ナノメータ以下）ことが可能で
ある。引き続き、下層シリコン層２、抵抗体層３、上層
シリコン層４および酸化シリコン層５を所定の形状にパ
ターニングする。（第１図） 保護絶縁層６を、ＣＶＤ法を用いて、酸化シリコン層５
を覆うように形成する。引き続き、コンタクトホールを
形成するため、保護絶縁層６および酸化シリコン層５を
フッ酸を主成分とするエッチング液を用いてエッチング
する。上層シリコン層４は酸化作用を受けていないた
め、これがエッチングのストッパーとして働き、抵抗体
層３がエッチングされることはない。エッチングにより
露出した上層シリコン層４が表面がコンタクト部７とな
る。（第２図） 配線用の電極となる金属層８をコンタクト部７に接する
ように形成する。（第３図） 以上の工程により、第３図に示す半導体装置が得られ
る。
［効果］ 本発明では、下層シリコン層、下層シリコン層上の薄膜
状の抵抗体層、抵抗体層上のシリコンを主成分とする薄
膜状の上層シリコン層および上記上層シリコン層上の薄
膜状の酸化シリコン層を真空を破らずに順次形成するこ
とにより薄膜抵抗素子を形成する。したがって、上層シ
リコン層の膜厚を薄くしても保護膜としての機能を果た
すことができ、上層シリコン層の膜厚の制御が容易にな
る。また、上層シリコン層が酸化作用を受けないため、
保護絶縁層および酸化シリコン層をエッチングする際に
上層シリコン層がエッチングのストッパーとして働き、
抵抗体層のエッチングを防止することができ、従来見ら
れたコンタクト不良や抵抗値の変動を低減することがで
きる。
状の抵抗体層、抵抗体層上のシリコンを主成分とする薄
膜状の上層シリコン層および上記上層シリコン層上の薄
膜状の酸化シリコン層を真空を破らずに順次形成するこ
とにより薄膜抵抗素子を形成する。したがって、上層シ
リコン層の膜厚を薄くしても保護膜としての機能を果た
すことができ、上層シリコン層の膜厚の制御が容易にな
る。また、上層シリコン層が酸化作用を受けないため、
保護絶縁層および酸化シリコン層をエッチングする際に
上層シリコン層がエッチングのストッパーとして働き、
抵抗体層のエッチングを防止することができ、従来見ら
れたコンタクト不良や抵抗値の変動を低減することがで
きる。
第１図〜第３図は本発明の一実施例を示した製造工程の
断面図である。第４図は従来例を示した断面図である。 ２……下層シリコン層 ３……抵抗体層 ４……上層シリコン層 ５……酸化シリコン層 ６……保護絶縁層 ７……コンタクト部 ８……金属層（電極層）
断面図である。第４図は従来例を示した断面図である。 ２……下層シリコン層 ３……抵抗体層 ４……上層シリコン層 ５……酸化シリコン層 ６……保護絶縁層 ７……コンタクト部 ８……金属層（電極層）
Claims (1)
- 【請求項１】半導体基板の主面側に、シリコンを主成分
とする薄膜状の下層シリコン層、上記下層シリコン層上
の薄膜状の抵抗体層、上記抵抗体層上のシリコンを主成
分とする薄膜状の上層シリコン層および上記上層シリコ
ン層上の薄膜状の酸化シリコン層を真空を破らずに順次
形成することにより薄膜抵抗素子を形成する工程と、 上記酸化シリコン層上に保護絶縁層を形成する工程と、 上記保護絶縁層および上記酸化シリコン層の一部を除去
して上記上層シリコン層の一部を露出させてコンタクト
部を形成する工程と、 露出した上記上層シリコン層のコンタクト部に接するよ
うに電極層を形成する工程と を有する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195175A JPH0634403B2 (ja) | 1989-07-27 | 1989-07-27 | 半導体装置の製造方法 |
| US07/554,235 US5083183A (en) | 1989-07-27 | 1990-07-17 | Semiconductor device and method for producing the same |
| KR1019900011397A KR930005499B1 (ko) | 1989-07-27 | 1990-07-26 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195175A JPH0634403B2 (ja) | 1989-07-27 | 1989-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360064A JPH0360064A (ja) | 1991-03-15 |
| JPH0634403B2 true JPH0634403B2 (ja) | 1994-05-02 |
Family
ID=16336693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195175A Expired - Lifetime JPH0634403B2 (ja) | 1989-07-27 | 1989-07-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5083183A (ja) |
| JP (1) | JPH0634403B2 (ja) |
| KR (1) | KR930005499B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008883B1 (ko) * | 1992-04-08 | 1994-09-28 | 삼성전자 주식회사 | 박막저항의 제조방법 |
| TW468271B (en) * | 1999-03-26 | 2001-12-11 | United Microelectronics Corp | Thin film resistor used in a semiconductor chip and its manufacturing method |
| US6701495B1 (en) * | 2002-09-23 | 2004-03-02 | Lsi Logic Corporation | Model of the contact region of integrated circuit resistors |
| US7239006B2 (en) * | 2004-04-14 | 2007-07-03 | International Business Machines Corporation | Resistor tuning |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143252A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置 |
| US4948747A (en) * | 1989-12-18 | 1990-08-14 | Motorola, Inc. | Method of making an integrated circuit resistor |
-
1989
- 1989-07-27 JP JP1195175A patent/JPH0634403B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-17 US US07/554,235 patent/US5083183A/en not_active Expired - Fee Related
- 1990-07-26 KR KR1019900011397A patent/KR930005499B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5083183A (en) | 1992-01-21 |
| KR910003802A (ko) | 1991-02-28 |
| KR930005499B1 (ko) | 1993-06-22 |
| JPH0360064A (ja) | 1991-03-15 |
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