CN114188271A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN114188271A
CN114188271A CN202010962083.8A CN202010962083A CN114188271A CN 114188271 A CN114188271 A CN 114188271A CN 202010962083 A CN202010962083 A CN 202010962083A CN 114188271 A CN114188271 A CN 114188271A
Authority
CN
China
Prior art keywords
dielectric layer
layer
forming
opening
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010962083.8A
Other languages
English (en)
Other versions
CN114188271B (zh
Inventor
陈卓凡
纪世良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010962083.8A priority Critical patent/CN114188271B/zh
Priority claimed from CN202010962083.8A external-priority patent/CN114188271B/zh
Publication of CN114188271A publication Critical patent/CN114188271A/zh
Application granted granted Critical
Publication of CN114188271B publication Critical patent/CN114188271B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：提供衬底，衬底包括隔离区；形成若干平行排列的栅极结构、源漏掺杂区和第一介质层；去除隔离区上的栅极结构和第一介质层，在栅极结构内形成沿垂直于栅极结构延伸方向贯穿栅极结构的第一开口，在第一介质层内形成暴露出源漏掺杂区表面的第二开口，第一开口和第二开口相连通；在第二开口内形成第二介质层；在第一开口内形成隔离结构；刻蚀源漏掺杂区上的第一介质层和第二介质层，在栅极结构之间形成第三开口，第二介质层的刻蚀速率与第一介质层的刻蚀速率之间具有第一差值，且第一介质层的刻蚀速率与隔离结构的刻蚀速率之间具有第二差值，第二差值大于第一差值。所形成的半导体结构性能得到提升。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度，在集成电路中的半导体器件的尺寸已经被不断减小，为了实现各个半导体器件的电连接，通常需要多层互连结构。
一般的，在半导体器件制造过程的后端互连工艺中，第一层金属层(M1)需要与下层的有源器件结构(包含源漏区域和栅极结构区域)之间形成电学连接。因此，在形成第一层金属层之前，通常需要预先形成半导体器件的局部互连结构(Local Interconnect)。所述局部互连结构包含：与下层的源漏区之间电连接的第零层金属层(M0)、以及与栅极结构之间电连接的第零层栅金属层(M0G)。
然而，现有技术中具有局部互连结构的半导体结构的制造工艺复杂，且形成的半导体结构的性能有待进一步提高。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提升半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括隔离区；形成若干平行排列的栅极结构、源漏掺杂区和第一介质层，所述栅极结构位于衬底上，若干所述栅极结构横跨所述隔离区，所述源漏掺杂区位于栅极结构两侧的衬底内，所述第一介质层位于栅极结构侧壁；去除隔离区上的栅极结构和第一介质层，在栅极结构内形成第一开口，所述第一开口沿垂直于栅极结构延伸方向贯穿所述栅极结构，在第一介质层内形成第二开口，所述第二开口暴露出所述源漏掺杂区表面，且所述第一开口和第二开口相连通；在第二开口内形成第二介质层；在第一开口内形成隔离结构；刻蚀源漏掺杂区上的第一介质层和第二介质层，在栅极结构之间形成第三开口，所述第二介质层的刻蚀速率与所述第一介质层的刻蚀速率之间具有第一差值，且第一介质层的刻蚀速率与所述隔离结构的刻蚀速率之间具有第二差值，所述第二差值大于第一差值。
可选的，所述第二介质层的材料与所述隔离结构的材料不同。
可选的，所述第二介质层的形成方法包括：在第一开口内形成牺牲结构，所述牺牲结构暴露出所述第二开口；在第二开口内和牺牲结构上形成介质材料层；平坦化所述介质材料层，直至暴露出所述牺牲结构，在第二开口内形成所述第二介质层。
可选的，所述牺牲结构包括单层结构或多层结构；所述单层结构的材料包括无定形材料，所述无定形材料包括无定形碳；所述多层结构包括无定形材料层和位于无定形材料层上的抗反射层。
可选的，所述牺牲结构的形成方法包括：在第一开口内、第二开口内和第一介质层上形成牺牲结构材料层；在牺牲结构材料层上形成图形化的光刻胶层，所述图形化的光刻胶层暴露出第二开口上的牺牲结构材料层；以所述图形化的光刻胶层为掩膜刻蚀所述牺牲结构材料层，直至暴露出第二开口的底部，形成所述牺牲结构。
可选的，所述隔离结构的形成方法包括：在所述第一开口内、第一介质层上和第二介质层上形成隔离材料层；平坦化所述隔离材料层和第二介质层，直至暴露出所述第一介质层表面，形成所述隔离结构。
可选的，所述隔离结构的材料包括氮化硅或氮氧化硅。
可选的，所述第一介质层的材料包括氧化硅；所述第二介质层的材料包括硅氧化物。
可选的，所述第二介质层的材料与所述隔离结构的材料相同。
可选的，所述第二介质层和隔离结构的形成方法包括：在第一开口内、第二开口内和第一介质层上形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述第一介质层，在第二开口内形成所述第二介质层，在第一开口内形成所述隔离结构。
可选的，去除隔离区上的栅极结构和第一介质层的方法包括：在衬底上形成第一掩膜层，所述第一掩膜层暴露出所述隔离区上的栅极结构表面和第一介质层表面；以所述第一掩膜层为掩膜，去除所述栅极结构和第一介质层。
可选的，去除所述栅极结构和第一介质层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种的组合。
可选的，所述衬底还包括有效区，所述隔离区位于相邻有效区之间；所述栅极结构横跨所述有效区和隔离区。
可选的，在形成第一介质层之前，还包括：在源漏掺杂区上形成停止层，所述第一介质层位于停止层上；所述第二开口暴露出所述源漏掺杂区表面的停止层。
可选的，刻蚀源漏掺杂区上的第一介质层和第二介质层之后，还包括：去除源漏掺杂区表面的停止层，直至暴露出源漏掺杂区表面；去除停止层之后，在第三开口内形成导电层，所述导电层与源漏掺杂区电连接。
可选的，在刻蚀第一介质层和第二介质层的过程中，所述刻蚀工艺对第一介质层的刻蚀速率大于对停止层的刻蚀速率，所述刻蚀工艺对第二介质层的刻蚀速率大于对停止层的刻蚀速率。
可选的，去除所述停止层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
可选的，所述停止层的材料包括氮化硅或氮氧化硅。
可选的，所述第三开口的形成方法包括：在隔离结构上、第一介质层上和第二介质层上形成图形化层，所述图形化层暴露出源漏掺杂区上的第一介质层和第二介质层；以所述图形化层为掩膜刻蚀所述第一介质层和第二介质层，直至暴露出所述源漏掺杂区表面，在栅极结构之间形成第三开口。
可选的，刻蚀所述第一介质层和第二介质层的工艺包括干法刻蚀工艺。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构的形成方法，通过在第二开口内形成第二介质层，在第一开口内形成隔离结构，然后刻蚀源漏掺杂区上的第一介质层和第二介质层，在栅极结构之间形成第三开口，由于所述第二介质层的刻蚀速率与所述第一介质层的刻蚀速率之间具有第一差值，且第一介质层的刻蚀速率与所述隔离结构的刻蚀速率之间具有第二差值，所述第二差值大于第一差值，从而刻蚀第一介质层和第二介质层时的工艺简单，后续在第三开口内形成的导电层结构均匀，从而有利于提升半导体结构的性能。
进一步，所述隔离结构的材料与所述第二介质层的材料不同，所述第二介质层和隔离结构能够不同时形成，一方面，所述第二介质层的材料能够选择容易刻蚀的材料，使得在刻蚀第一介质层和第二介质层时的工艺简单，从而有利于提升半导体结构的性能；另一方面，所述隔离结构能够选用结构致密、隔离效果较好的材料，使得所述隔离结构对栅极结构的隔离效果较好。
进一步，所述隔离结构的材料与所述第二介质层的材料相同，从而所述隔离结构和第二介质层能够在一道工艺形成，从而简化了工艺流程，提升了生产效率。
附图说明
图1至图4是一实施例中半导体结构形成过程的剖面结构示意图；
图5至图16是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术中具有局部互连结构的半导体结构的性能有待提高。现结合具体的实施例进行分析说明。
图1至图4是一实施例中半导体结构形成过程的剖面结构示意图。
请参考图1和图2，图1为图2的俯视图，图2为图1在AA’方向的剖面结构示意图，提供衬底100；在衬底100上形成若干平行排列的栅极结构101，所述栅极结构101侧壁具有侧墙(未标示)，在栅极结构101两侧的衬底内形成源漏掺杂区102；在源漏掺杂区102表面形成停止层105；在衬底100上形成介质层103，所述介质层103位于栅极结构101侧壁；去除部分栅极结构103，在介质层103内形成第一开口(未图示)，所述第一开口暴露出部分源漏掺杂区102上的介质层103，且所述第一开口沿垂直于所述栅极结构101延伸方向贯穿所述栅极结构101；在第一开口内形成隔离结构104。
请参考图3和图4，图3为图4的俯视图，图4为图3在BB’方向的剖面结构示意图，去除源漏掺杂区102上的介质层103和停止层105，在栅极结构101之间形成第二开口106，所述第二开口106暴露出所述源漏掺杂区102表面。
所述半导体结构的形成过程中，在去除部分所述栅极结构101时，需要形成暴露出部分栅极结构101的掩膜层，由于所述栅极结构101的宽度尺寸较小，受曝光精度和套刻精度的影响，所形成的掩膜图形也暴露出部分所述源漏掺杂区102上的介质层103以及侧墙，从而在去除暴露出的栅极结构101时，所述去除工艺也对暴露出的介质层103和侧墙造成一定损失，从而使得在第一开口内形成的隔离结构104也位于部分源漏掺杂区102上的介质层103上。
为了获得栅极结构101之间较好的隔离能力，所述隔离结构104的材料通常选用结构致密或材质较硬等隔离效果较好、且不易发生隧穿和导电的材料，比如氮化硅或氮氧化硅。另一方面，在形成第二开口106时，需要先去除源漏掺杂区102表面的介质层103，直至暴露出停止层105，然后再去除停止层105，直至暴露出源漏掺杂区102表面，所述停止层105用作介质层103的刻蚀停止层和源漏掺杂区102的保护层，以减小源漏掺杂区102受刻蚀工艺损伤的情况，因此，所述停止层105选用的材料也为结构致密且与氧化硅刻蚀选择比较大的材料。
然而，所述停止层105的材料和隔离结构104的材料由于结构致密因此较难刻蚀，从而去除介质层103的工艺对隔离结构104的刻蚀速率较慢，因此所形成的第二开口106在隔离结构104内的深度较浅，后续在第二开口106内形成与源漏掺杂区102电连接的导电层时，所述导电层的深度不均匀，从而使得位于隔离结构104上的导电层电阻较大，从而影响半导体结构的性能。
为了解决上述问题，本发明技术方案提供一种半导体结构的形成方法，通过在第二开口内形成第二介质层，在第一开口内形成隔离结构，然后刻蚀源漏掺杂区上的第一介质层和第二介质层，在栅极结构之间形成第三开口，所述第二介质层的刻蚀速率与所述第一介质层的刻蚀速率的差值在预设范围内，从而刻蚀第一介质层和第二介质层时的工艺简单，后续在第三开口内形成的导电层结构均匀，从而有利于提升半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图16是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图5和图6，图5为图6的俯视图，图6为图5沿剖面线CC’方向的剖面结构示意图，提供衬底200，所述衬底200包括隔离区I，所述隔离区I用于后续在隔离区I上的器件内形成隔离结构。
在本实施例中，所述衬底200还包括有效区II，所述隔离区I位于相邻有效区II之间。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请继续参考图5和图6，形成若干平行排列的栅极结构201、源漏掺杂区203和第一介质层205，所述栅极结构201位于衬底200上，若干所述栅极结构201横跨所述隔离区I和有效区II，所述源漏掺杂区203位于栅极结构201两侧的衬底200内，所述第一介质层205位于栅极结构201侧壁。
在本实施例中，所述栅极结构201侧壁还具有侧墙结构202。
在本实施例中，在形成第一介质层205之前，还包括：在源漏掺杂区203上形成停止层204，所述第一介质层205位于停止层204上。
所述停止层204用于后续刻蚀源漏掺杂区203上的第一介质层205的刻蚀停止层，避免直接刻蚀到源漏掺杂区203时对源漏掺杂区203造成损伤。
在本实施例中，所述停止层204的材料包括氮化硅或氮氧化硅。
所述栅极结构201、侧墙结构202、源漏掺杂区203、停止层204和第一介质层205的形成方法包括：在衬底200上形成伪栅极结构(未图示)，所述伪栅极结构在衬底上平行排列；在伪栅极结构侧壁形成侧墙结构202；在伪栅极结构两侧的衬底200内形成源漏掺杂区203；在源漏掺杂区203上形成停止层204；形成停止层204之后，在衬底200上形成第一介质层205，所述第一介质层205位于所述侧墙结构202侧壁；去除所述伪栅极结构，在第一介质层205内形成栅极开口(未图示)；在栅极开口内形成栅极结构201。
所述栅极结构201包括栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。在本实施例中，所述栅极结构201还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽。
所述侧墙结构202的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述侧墙结构202的材料包括氮化硅。
所述源漏掺杂区203内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。
所述第一介质层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。所述第一介质层205的材料包括氧化硅。
请参考图7和图8，图7为图8的俯视图，图8为图7沿剖面线DD’方向的剖面结构示意图，去除隔离区I上的栅极结构201和第一介质层205，在栅极结构201内形成第一开口206，所述第一开口206沿垂直于栅极结构201延伸方向贯穿所述栅极结构201，在第一介质层205内形成第二开口207，所述第二开口207暴露出所述源漏掺杂区203表面，且所述第一开口206和第二开口207相连通。
在本实施例中，所述第二开口207暴露出所述源漏掺杂区203表面的停止层204。
去除隔离区I上的栅极结构201和第一介质层205的方法包括：在栅极结构201上和第一介质层205上形成第一掩膜层(未图示)，所述第一掩膜层暴露出所述隔离区I上的栅极结构201表面和第一介质层205表面；以所述第一掩膜层为掩膜，去除所述栅极结构201和第一介质层205。
去除所述栅极结构201和第一介质层205的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种的组合。
在本实施例中，去除所述栅极结构201和第一介质层205的工艺也去除了部分或全部的侧墙结构202。
在本实施例中，去除所述栅极结构201和第一介质层205的工艺去除了第一掩膜层暴露出的全部第一介质层205，使得形成的第二开口2907暴露出停止层204表面。
在其他实施例中，去除所述栅极结构和第一介质层的工艺去除了第一掩膜层暴露出的部分第一介质层。
接下来，在第二开口207内形成第二介质层210。形成所述第二介质层210的过程请参考图9和图10。
请参考图9，图9为在图8基础上的结构示意图，在第一开口206内形成牺牲结构，所述牺牲结构暴露出所述第二开口207。
所述牺牲结构用于后续在第二开口207内形成第二介质层210的掩膜层。
所述牺牲结构包括单层结构或多层结构。
在本实施例中，所述牺牲结构为多层结构，所述多层结构包括无定形材料层208和位于无定形材料层208上的抗反射层209。
所述无定形材料层208的材料包括无定形碳；所述抗反射层209包括薄硅抗反射层(Si-ARC)、有机材料底部抗反射层(organic BARC)、介质抗反射层(DARC)或者有机底部抗反射层和介质抗反射层的组合。
在其他实施例中，所述单层结构的材料包括无定形材料，所述无定形材料包括无定形碳。
所述牺牲结构的形成方法包括：在第一开口206内、第二开口207内和第一介质层205上形成牺牲结构材料层(未图示)；在牺牲结构材料层上形成图形化的光刻胶层(未图示)，所述图形化的光刻胶层暴露出第二开口207上的牺牲结构材料层；以所述图形化的光刻胶层为掩膜刻蚀所述牺牲结构材料层，直至暴露出第二开口207的底部，形成所述牺牲结构。
请参考图10，在第二开口207内形成所述第二介质层210。
所述第二介质层210的形成方法包括：在第二开口207内和牺牲结构上形成介质材料层(未图示)；平坦化所述介质材料层，直至暴露出所述牺牲结构，在第二开口207内形成所述第二介质层210。
在本实施例中，所述第二介质层210的高度大于所述第一介质层205的高度。若所述第二介质层210的高度低于第一介质层205的高度，则后续在第一开口206内形成的隔离结构时，所形成的隔离结构材料层位于第一介质层205上和第二介质层210上，在平坦化所述隔离结构材料层直至暴露出第一介质层205表面时，所述第二介质层210上的隔离结构的材料去除不干净，从而使得后续刻蚀源漏掺杂区203上的第一介质层205和第二介质层210时，所述隔离结构的材料使得所述第二介质层210的刻蚀深度较浅，进而使得形成的导电层不均匀，影响半导体结构的性能。
所述第二介质层210的材料包括介电材料。在本实施例中，所述第二介质层210的材料包括硅氧化物。形成所述第二介质层210的工艺包括化学气相沉积工艺或原子层沉积工艺。
所述第二介质层210的材料与第一介质层205的材料具有较小的刻蚀选择比，从而后续在刻蚀源漏掺杂区203上的第二介质层210和第一介质层205时，所述刻蚀工艺能够同时刻蚀所述第二介质层210和第一介质层205，直至暴露出停止层204表面。
形成第二介质层210之后，去除所述牺牲结构。
在本实施例中，去除所述牺牲结构的工艺包括干法刻蚀工艺。
请参考图11和图12，图11为图12的俯视图，图12为图11沿剖面线EE’方向的剖面结构示意图，在第一开口206内形成隔离结构211。
在本实施例中，所述第二介质层210的材料与所述隔离结构211的材料不同。
所述隔离结构211的材料与所述第二介质层210的材料不同，所述第二介质层210和隔离结构211能够不同时形成，一方面，所述第二介质层210的材料能够选择容易刻蚀的材料，使得后续在刻蚀第一介质层205和第二介质层210时的工艺简单，从而有利于提升半导体结构的性能；另一方面，所述隔离结构211能够选用结构致密、隔离效果较好的材料，使得所述隔离结构211对栅极结构201的隔离效果较好。
所述隔离结构211的形成方法包括：在所述第一开口206内、第一介质层205上和第二介质层210上形成隔离材料层(未图示)；平坦化所述隔离材料层和第二介质层210，直至暴露出所述第一介质层205表面，形成所述隔离结构211。
所述隔离结构211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离结构211的材料包括氮化硅或氮氧化硅。
在其他实施例中，所述第二介质层的材料与所述隔离结构的材料能够相同。所述第二介质层和隔离结构能同时形成。
所述隔离结构的材料与所述第二介质层的材料相同，从而所述隔离结构和第二介质层能够在一道工艺形成，从而简化了工艺流程，提升了生产效率。
所述第二介质层和隔离结构的形成方法包括：在第一开口内、第二开口内和第一介质层上形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述第一介质层，在第二开口内形成所述第二介质层，在第一开口内形成所述隔离结构。
请参考图13和图14，图13为图14的俯视图，图14为图13沿剖面线FF’方向的剖面结构示意图，刻蚀源漏掺杂区203上的第一介质层205和第二介质层210，在栅极结构201之间形成第三开口212，所述第二介质层210的刻蚀速率与所述第一介质层205的刻蚀速率之间具有第一差值，且第一介质层205的刻蚀速率与所述隔离结构211的刻蚀速率之间具有第二差值，所述第二差值大于第一差值。
所述第三开口212的形成方法包括：在隔离结构211上、第一介质层205上和第二介质层210上形成图形化层(未图示)，所述图形化层暴露出源漏掺杂区203上的第一介质层205和第二介质层210；以所述图形化层为掩膜刻蚀所述第一介质层205和第二介质层210，直至暴露出停止层204表面，在栅极结构201之间形成初始第三开口(未图示)；去除源漏掺杂区203表面的停止层204，直至暴露出源漏掺杂区203表面，形成所述第三开口212。
在刻蚀第一介质层205和第二介质层210的过程中，所述刻蚀工艺对第一介质层205的刻蚀速率大于对停止层204的刻蚀速率，所述刻蚀工艺对第二介质层210的刻蚀速率大于对停止层204的刻蚀速率。从而刻蚀第一介质层205和第二介质层210的工艺能够停止在停止层204表面，避免所述刻蚀第一介质层205和第二介质层210的工艺过刻蚀从而对所述源漏掺杂区203造成损伤的情况。
刻蚀所述第一介质层205和第二介质层210的工艺包括干法刻蚀工艺或湿法刻蚀工艺；去除源漏掺杂区203表面的停止层204的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
在本实施例中，刻蚀所述第一介质层205和第二介质层210的工艺包括干法刻蚀工艺；去除源漏掺杂区203表面的停止层204的工艺包括湿法刻蚀工艺。
由于所述第二介质层210的刻蚀速率与所述第一介质层205的刻蚀速率之间具有第一差值，且第一介质层205的刻蚀速率与所述隔离结构211的刻蚀速率之间具有第二差值，所述第二差值大于第一差值，从而刻蚀第一介质层205和第二介质层210时的工艺简单，后续在第三开口212内形成的导电层结构均匀，从而有利于提升半导体结构的性能。
请参考图15和图16，图15为图16的俯视图，图16为图15沿剖面线GG’方向的剖面结构示意图，去除停止层204之后，在第三开口212内形成导电层213，所述导电层213与源漏掺杂区203电连接。
所述导电层213的材料包括金属，所述金属包括：铜、铝、钨、镍、钴和氮化钛中的一种或多种的组合。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括隔离区；
形成若干平行排列的栅极结构、源漏掺杂区和第一介质层，所述栅极结构位于衬底上，若干所述栅极结构横跨所述隔离区，所述源漏掺杂区位于栅极结构两侧的衬底内，所述第一介质层位于栅极结构侧壁；
去除隔离区上的栅极结构和第一介质层，在栅极结构内形成第一开口，所述第一开口沿垂直于栅极结构延伸方向贯穿所述栅极结构，在第一介质层内形成第二开口，所述第二开口暴露出所述源漏掺杂区表面，且所述第一开口和第二开口相连通；
在第二开口内形成第二介质层；
在第一开口内形成隔离结构；
刻蚀源漏掺杂区上的第一介质层和第二介质层，在栅极结构之间形成第三开口，所述第二介质层的刻蚀速率与所述第一介质层的刻蚀速率之间具有第一差值，且第一介质层的刻蚀速率与所述隔离结构的刻蚀速率之间具有第二差值，所述第二差值大于第一差值。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料与所述隔离结构的材料不同。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二介质层的形成方法包括：在第一开口内形成牺牲结构，所述牺牲结构暴露出所述第二开口；在第二开口内和牺牲结构上形成介质材料层；平坦化所述介质材料层，直至暴露出所述牺牲结构，在第二开口内形成所述第二介质层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲结构包括单层结构或多层结构；所述单层结构的材料包括无定形材料，所述无定形材料包括无定形碳；所述多层结构包括无定形材料层和位于无定形材料层上的抗反射层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲结构的形成方法包括：在第一开口内、第二开口内和第一介质层上形成牺牲结构材料层；在牺牲结构材料层上形成图形化的光刻胶层，所述图形化的光刻胶层暴露出第二开口上的牺牲结构材料层；以所述图形化的光刻胶层为掩膜刻蚀所述牺牲结构材料层，直至暴露出第二开口的底部，形成所述牺牲结构。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述第一开口内、第一介质层上和第二介质层上形成隔离材料层；平坦化所述隔离材料层和第二介质层，直至暴露出所述第一介质层表面，形成所述隔离结构。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括氮化硅或氮氧化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料包括氧化硅；所述第二介质层的材料包括硅氧化物。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料与所述隔离结构的材料相同。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二介质层和隔离结构的形成方法包括：在第一开口内、第二开口内和第一介质层上形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述第一介质层，在第二开口内形成所述第二介质层，在第一开口内形成所述隔离结构。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，去除隔离区上的栅极结构和第一介质层的方法包括：在衬底上形成第一掩膜层，所述第一掩膜层暴露出所述隔离区上的栅极结构表面和第一介质层表面；以所述第一掩膜层为掩膜，去除所述栅极结构和第一介质层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，去除所述栅极结构和第一介质层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种的组合。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括有效区，所述隔离区位于相邻有效区之间；所述栅极结构横跨所述有效区和隔离区。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成第一介质层之前，还包括：在源漏掺杂区上形成停止层，所述第一介质层位于停止层上；所述第二开口暴露出所述源漏掺杂区表面的停止层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，刻蚀源漏掺杂区上的第一介质层和第二介质层之后，还包括：去除源漏掺杂区表面的停止层，直至暴露出源漏掺杂区表面；去除停止层之后，在第三开口内形成导电层，所述导电层与源漏掺杂区电连接。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，在刻蚀第一介质层和第二介质层的过程中，所述刻蚀工艺对第一介质层的刻蚀速率大于对停止层的刻蚀速率，所述刻蚀工艺对第二介质层的刻蚀速率大于对停止层的刻蚀速率。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，去除所述停止层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
18.如权利要求14所述的半导体结构的形成方法，其特征在于，所述停止层的材料包括氮化硅或氮氧化硅。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三开口的形成方法包括：在隔离结构上、第一介质层上和第二介质层上形成图形化层，所述图形化层暴露出源漏掺杂区上的第一介质层和第二介质层；以所述图形化层为掩膜刻蚀所述第一介质层和第二介质层，直至暴露出所述源漏掺杂区表面，在栅极结构之间形成第三开口。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第一介质层和第二介质层的工艺包括干法刻蚀工艺。
CN202010962083.8A 2020-09-14 半导体结构的形成方法 Active CN114188271B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010962083.8A CN114188271B (zh) 2020-09-14 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010962083.8A CN114188271B (zh) 2020-09-14 半导体结构的形成方法

Publications (2)

Publication Number Publication Date
CN114188271A true CN114188271A (zh) 2022-03-15
CN114188271B CN114188271B (zh) 2024-10-22

Family

ID=

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097521A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106206440A (zh) * 2015-05-27 2016-12-07 格罗方德半导体公司 Cmos集成期间用密闭外延生长技术形成源/漏极接点的方法
CN108321083A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109585450A (zh) * 2017-09-28 2019-04-05 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097521A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106206440A (zh) * 2015-05-27 2016-12-07 格罗方德半导体公司 Cmos集成期间用密闭外延生长技术形成源/漏极接点的方法
CN108321083A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109585450A (zh) * 2017-09-28 2019-04-05 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法

Similar Documents

Publication Publication Date Title
US9852986B1 (en) Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
CN109545684B (zh) 半导体结构及其形成方法
CN109559978B (zh) 半导体结构及其形成方法
TW202029339A (zh) 積體電路結構及其形成方法
US7666800B2 (en) Feature patterning methods
CN111199880B (zh) 一种半导体器件的制造方法和半导体器件
CN114373712A (zh) 半导体结构及其形成方法
CN112786701A (zh) 半导体结构的形成方法
CN114188271B (zh) 半导体结构的形成方法
CN114188271A (zh) 半导体结构的形成方法
KR20150066196A (ko) 불순물 영역 형성 방법 및 반도체 소자의 제조 방법
CN114664727A (zh) 半导体结构的形成方法
CN114496981B (zh) 半导体结构及半导体结构的形成方法
CN112786535A (zh) 半导体结构的形成方法
US11929280B2 (en) Contact window structure and method for forming contact window structure
CN113690137B (zh) 半导体结构的形成方法
CN113903811B (zh) 半导体结构及半导体结构的形成方法
CN114068710B (zh) 半导体结构及半导体结构的形成方法
CN114188319A (zh) 半导体结构及其形成方法
CN114446770A (zh) 半导体结构及其形成方法
CN114823487A (zh) 半导体结构及半导体结构的形成方法
CN115132842A (zh) 半导体结构及半导体结构的形成方法
CN114068400A (zh) 半导体结构的形成方法
CN117096095A (zh) 半导体结构的形成方法
CN113808998A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant