DE60105873T2 - Halbleiterspeicher-Herstellungssystem und Halbleiterspeicher-Herstellungsverfahren - Google Patents

Halbleiterspeicher-Herstellungssystem und Halbleiterspeicher-Herstellungsverfahren Download PDF

Info

Publication number
DE60105873T2
DE60105873T2 DE60105873T DE60105873T DE60105873T2 DE 60105873 T2 DE60105873 T2 DE 60105873T2 DE 60105873 T DE60105873 T DE 60105873T DE 60105873 T DE60105873 T DE 60105873T DE 60105873 T2 DE60105873 T2 DE 60105873T2
Authority
DE
Germany
Prior art keywords
wafer
semiconductor memory
addresses
address
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60105873T
Other languages
English (en)
Other versions
DE60105873D1 (de
Inventor
Sumio Higashihiroshima-shi Ogawa
Shinichi Shimonoseki-shi Hara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Publication of DE60105873D1 publication Critical patent/DE60105873D1/de
Application granted granted Critical
Publication of DE60105873T2 publication Critical patent/DE60105873T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Description

  • HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleiterspeicher-Herstellungssystem, sowie ein Halbleiterspeicher-Herstellungsverfahren, welches auf den Schritt in einem Waferprozess schließen lässt, der eine fehlerhafte Halbleiterspeicherzelle verursacht hat.
  • Beschreibung des verwandten Standes der Technik
  • In den letzten Jahren wurden erhebliche Anstrengungen zur Miniaturisierung von auf Chips ausgebildeten Speicherzellen unternommen, um die Speicherkapazität eines Halbleiterspeichers zu verbessern.
  • Wenn die Entwicklung einer Vielzahl von Prozessschritten (Waferprozess), die für die Herstellung dieser miniaturisierten Halbleiterspeicher und für die Stabilisierung dieser Prozessschritte erforderlich sind, nicht rasch ausgeführt werden, ist es schwierig, die erforderlichen Halbleiterspeicher dann bereitzustellen, wenn sie benötigt werden.
  • Daher ist es für die Entwicklung und Stabilisierung eines jeden Prozessschrittes zur Herstellung eines Halbleiterspeichers sehr wichtig, eine Versagensanalyse des Halbleiterspeichers durchzuführen und die aus dieser Versagensanalyse gewonnenen Erkenntnisse zum Beheben des Fehlers in dem das Versagen verursachenden Prozessschritt zu verwenden.
  • Im Allgemeinen erfolgt die Beurteilung, ob die Speicherzellen eines Halbleiterspeichers gut oder schlecht sind, derart, dass vorbestimmte Daten ("0", "1") in jedes Speicherzellenbit mit Hilfe einer hochintegrierten Prüfvorrichtung geschrieben werden, dann anschließend Daten aus der Speicherzelle ausgelesen werden, und die beiden Datenbestände miteinander verglichen werden, um zu bestimmen, ob sie miteinander übereinstimmen. Der Fall, bei dem sie übereinstimmen, wird als "pass bit" (= Zulässigkeitsbit), und der Fall keiner Übereinstimmung wird als "fail bit" (= Unzulässigkeitsbit) bezeichnet.
  • Es werden unterschiedliche Arten von Versagensanalysen in Bezug auf jeden einzelnen Halbleiterspeicher durchgeführt, wobei der Verteilungszustand für "fail bits" oder Unzulässigkeitsbits entsprechend der Anordnung des Speicherzellenfeldes erzeugt und angezeigt wird. Diese Anordnung wird als Unzulässigkeits-Bitmap oder nur Bitmap bezeichnet.
  • Die geprüfte japanische Patentanmeldung, zweite Veröffentlichungsnummer 6–18230 (nachfolgend als erste Druckschrift des Standes der Technik bezeichnet), offenbart einen Funktionstest, der automatisch für alle Chips auf einem Wafer durchgeführt wird, und das Testergebnis wird in einem Fehlerbitspeicher gespeichert und/oder auf einem Bildschirm angezeigt und/ oder ausgedruckt. Zu diesem Zeitpunkt wird der Unzulässigkeitsbitspeicher zur Anzeige in einem begrenzten Bereich in n x n Blöcke geteilt, und jeder Block zeigt das Vorhandensein eines Unzulässigkeitsbits an. Weiter enspricht ein Bit in einem Wort (Byte) einem Speicherbit, wenn die Inhalte des Unzulässigkkeitsbitspeichers zum Sparen von Speicherkapazität auf einer externen Speichervorrichtung gespeichert werden.
  • Bei einem 128M-Bit-Halbleiterspeicher beträgt beispielsweise die Bitmap 16 MByte für einen Chip. Für einen Wafer (200 Chips) werden 3,2 GByte an Speicherkapaziät benötigt, und für ein Waferlos (50 Wafer) werden 160 GByte benötigt. Darüber hinaus beträgt die Speicherkapazität bei Teilung in 88 Blöcke 2,5 GByte für ein Los, und die Speicherkapazität kann auf ein 1/64-tel reduziert werden.
  • Die ungeprüfte japanische Patentanmeldung, erste Veröffentlichungsnummer 7–85697 (nachfolgend als zweite Druckschrift des Standes der Technik bezeichnet), offenbart ein Verfahren zur Durchführung einer raschen Versagensanalyse. In einem Speicherabbild eines herkömmlichen Halbleiterspeichers sind Unzulässigkeitsbits mit unterschiedlichen Versagensarten, welche durch unterschiedliche Versagensursachen bewirkt worden sind, vermischt. Als Ergebnis werden die Adressen als Unzulässigkeitsbit mit unterschiedlichen Versagensursachen in der vorstehend erwähnten Unzulässigkeits-Bitmap vermischt angezeigt, wodurch es für einen Konstrukteur schwierig ist, die Art des Versagens, die basierend auf dieser Unzulässigkeits-Bitmap erzeugt worden ist, zu identifizieren, und weiter die Ursache des Fehlers daraus zu schließen.
  • Hier bedeutet "Art des Versagens" einen eindeutigen Unzulässigkeitsbit-Verteilungszustand, der in dem Fall auftritt, in dem ein ein spezifisches Versagen, wie beispielsweise ein einen Fehler usw., aufweisender Halbleiterspeicher in einem vorbestimmten Zustand geprüft wird, und erfahrungsgemäß ist bekannt, dass er unterschiedliche Verteilungszustände abhängig von der Ursache des Versagens aufweist. Beispielsweise weist er ein Einzelbitversagen, bei dem vor und nach einem Ziel-Unzulässigkeitsbit kein Unzulässigkeitsbit existiert, weiter ein Bitpaarversagen, bei dem eine Reihe von zwei Unzulässigkeitsbits existiert, ein Leitungsversagen (Datenleitungsversagen, oder Wortleitungsversagen), an dem mehr als drei aufeinanderfolgende Bits beteiligt sind, und dergleichen auf. Weiter ist die vorstehend erwähnte Unzulässigkeits-Bitmap als eine der Vorrichtungen bekannt, die zur Identifizierung des Verteilungszustands der Unzulässigkeitsbits geeignet sind.
  • Darüber hinaus entwickelt sich diese Unzulässigkeits-Bitmap aufgrund der Entwicklung von Massenspeicherung im neuen Halbleiterspeicher zu riesigen Datenmengen. Folglich wird es sogar bei Anwendung der ersten Druckschrift des Standes der Technik schwierig, den gesamten Halbleiterspeicher gleichzeitig als Unzulässigkeits-Bitmap auszugeben (auzudrucken, mit einer Kathodenstrahlröhre, CRT, anzuzeigen), wodurch der Vorgang zur Identifizierung der Art des Versagens verkompliziert wird. Weiter müssen, wenn die Ursache der Art des Versagens analysiert wird, die Bedingungen des Auftretens für jedes einzelne Unzulässigkeitsbit analysiert werden. Daher treten auch Probleme insofern auf, als bei Zunahme der Größe der vorstehend erwähnten Unzulässigkeits-Bitmap, die Bitmap-Verarbeitungszeit in diesem Analysevorgang erheblich erhöht und die Analyseeffizienz verringert werden.
  • Andererseits wird als einfaches Verfahren zur Anzeige des gesamten Speichers ein Anzeigeverfahren einer sogenannten "komprimierten Bitmap", bei dem die Unzulässigkeits-Bitmap zusammengefasst wird, in der ersten Druckschrift des Standes der Technik vorgeschlagen. In dieser komprimierten Bitmap wird eine Vielzahl von Bits im Speicher in eine Einheit eines komprimierten Bit umgewandelt, und die gegenständliche Unzulässigkeits-Bitmap wird um ein vorbestimmtes Verhältnis kompri miert. Das diese komprimierte Bitmap verwendende Verfahren kann den Verteilungszustand der Unzulässigkeitsbits des gesamten betreffenden Speicherabbildes anzeigen. Jedoch können keine Einzelheiten die Bedingungen des Auftretens betreffend erfasst werden (beispielsweise kann nicht beurteilt werden, ob das zusammengefasste Bit ein Unzulässigkeitsbit oder eine Vielzahl von Unzulässigkeitsbits anzeigt). Folglich ist zur Analyse der Ursache eines Versagens eine Eins-zu-Eins-Anzeige der Unzulässigkeits-Bitmap erforderlich, so dass der Versagensart-Analysevorgang durch einen Konstrukteur weiterhin kompliziert bleibt.
  • Zur Lösung dieser Probleme wird bei der zweiten Druckschrift des Standes der Technik zunächst ein Test unter festgelegten Messvoraussetzungen durchgeführt. Bei dem Fall, dass ein Fehler festgestellt wird, werden Unzulässigkeitsbitdaten erhalten. Hierbei handelt es sich bei den erhaltenen Unzulässigkeits-Bitdaten in den meisten Fällen um Unzulässigkeits-Bitdaten von zusammengesetzten Versagensarten, bei denen eine Vielzahl von Versagensursachen vermischt sind. Daher wird ein Algorithmus, welcher eine spezifische "Art des Versagens" als Ziel erfasst, durch Kombination von Adressentheorie und dergleichen erzeugt, wobei spezifische Daten der Art des Versagens extrahiert werden, und Unzulässigkeitsbitdaten, welche der spezifischen Versagensart entsprechen, aus den anfänglich erhaltenen Unzulässigkeitsbitdaten erhalten werden.
  • Aus den Unzulässigkeitsbitdaten, in denen unterschiedliche Arten von Versagensarten vermischt sind, wird zunächst eine Bitpaar-Versagensart extrahiert, welche dann weiter als geradzahlig-ungeradzahlige Fehleradressenpaare oder ungeradzahlig-geradzahlige Paare klassifiziert wird. Dann, falls kein Bitpaarfehler vorliegt, wird der Fehler als eine Einzelbit-Versagensadresse klassifiziert. Falls eine Reihe von fehlerhaften Bits existiert, wird diese als Leitungsversagensart klassifiziert. Durch Klassifizierung auf diese Weise kann ein Versagen, das einer spezifischen Versagensart entspricht, extrahiert werden, wodurch es folglich einfach ist, die Bedingungen für ein Auftreten des spezifischen Versagens zu identifizieren. Des Weiteren kann die Unzulässigkeits-Bitmap durch die Art des Versagens für die Anzeige im Wafermaßstab klassifiziert werden.
  • Bei der zweiten Druckschrift des Standes der Technik kann die Speicherkapazität im Vergleich mit der Bitmap klein sein. Jedoch verändert sich die Speicherkapazität erheblich durch die Versagensart. Beispielsweise sind bei einem Halbleiterspeicher mit 128 MBit 27 Byte zum Anzeigen einer Bitadresse erforderlich. In einen angenommenen Fall, dass ein KByte an Unzulässigkeitsbits in einem Chip verstreut sind, ist eine Speicherkapazität von 27 KByte erforderlich. Für einen Wafer (260 Chips) sind 675 KByte und für ein Los (50 Wafer) sind 33 MByte Speicherkapazität erforderlich. Des Weiteren beträgt in dem Fall, dass die Unzulässigkeitsbits alle paardefekt sind, die Speicherkapazität die Hälfte, so dass eine Speicherkapazität von 17 MByte notwendig ist.
  • Darüber hinaus, ist bei der zweiten Druckschrift des Standes der Technik ein erheblicher Zeitaufwand nötig, um die Versagensart zu extrahieren. Beispielsweise muss in dem Fall, dass ein KByte an Unzulässigkeitsbits existiert, der in der Zeichnung in der Veröffentlichung gezeigte Algorithmus tausende Male wiederholt werden.
  • Die nachfolgende Veröffentlichung beschreibt ein Verfahren zum Bewerten eines defekten Prozessschritts in einem Herstellungsvorgang durch die Verwendung defekter Informationen und dergleichen, die durch das vorstehend beschriebene Verfahren erfasst werden.
  • Die japanische ungeprüfte Patentanmeldung mit der ersten Veröffentlichungsnummer 11–45919 (nachfolgend als dritte Druckschrift des Standes der Technik bezeichnet) offenbart für den Fall, dass ein Halbleitersubstrat (Wafer) von einer Fertigungsstraße mit einer Vielzahl von Fertigungseinrichtungen und erforderlichen Herstellungsprozessen (Prozessschritten) hergestellt wird, ein Verfahren, das auf den folgenden Schritten beruht: einem Prüfschritt zum Prüfen der Stellen, an denen Defekte auf jedem Halbleitersubstrat hinsichtlich einer Vielzahl von hergestellten Halbleitersubstraten auftreten; einem Versagensverteilungs-Bilddaten-Erzeugungsschritt zum Erzeugen von Versagensverteilungs-Bilddaten, in denen die auf jedem Halbleitersubstrat durch den Prüfschritt geprüften Versagens-Lokalisierungsdaten einer Koordinate auf den Bilddaten, die sich aus gitterähnlichen, auf dem Halbleitersubstrat gesetzten Bildelementen zusammensetzen, zugeordnet werden, und die Auftrittsanzahl von Versagen für jedes gitterähnliche Bildelement auf den Bilddaten für eine Vielzahl von Halbleitersubstraten addiert wird; einem Versagens-Analyseschritt, der die durch den Versagensverteilungs-Bilddaten-Erzeugungsschritt erzeugten Versagensverteilungs-Bilddaten mit einer Fall-Datenbank einer Vielzahl von vorbereiteten Versagen vergleicht und die Ursache des Auftretens eines Versagens untersuchen und bewerten kann.
  • Falls beispielsweise die Versagensverteilung eines Wafers 100 wie in 23 gezeigt in einem Muster 311 auftritt, kann durch Datenabgleich mit einer in der Vergangenheit für Analysezwecke geschaffenen History-Datenbank bewertet werden, dass in Schritt A eine Versagensursache vorliegt, und falls die Versagensverteilung in einem Muster 313 vorliegt, eine Ursache in Schritt C vorliegt.
  • Weiter kann in dem Fall, dass es einen Schritt gibt, bei dem ein Los durch Einzelwaferverarbeitung in einer Vielzahl der selben Art von Herstellungseinrichtungen verarbeitet wird, wie es in 24 gezeigt ist, wenn die Versagensverteilung des Musters 315 größer als das Muster 314 ist, abhängig von der Fertigungsmaschine bewertet werden, dass eine Ursache in einer Fertigungsmaschine B vorliegt.
  • Auf diese Weise ist es durch Kenntnis der Verteilung der defekten Zellen auf dem Wafer, sowie die Verteilung der Wafer in diesem Los möglich, den Prozessschritt, bei dem eine Speicherzelle defekt wird, zu folgern.
  • Die japanische ungeprüfte Patentanmeldung, erste Veröffentlichungsnummer 10–339943 (nachfolgend als vierte Druckschrift des Standes der Technik bezeichnet) offenbart ein Halbleiterspeicher-Herstellungsverfahren, welches einen Schritt zur Durchführung einer schrittweisen Projektionsbelichtung unter Verwendung von Masken und Maskenvorlagen aufweist, wobei die Chip-Koordinaten dazu verwendet werden, die Chipanordnung auf dem freigelegten Halbleiter-Wafer zu identifizieren, und es von den Chip-Koordinatendaten der auf dem freigelegten Halbleiterwafer verteilten defekten Chips beurteilt wird, ob der betreffende Fehler von einer Maske oder einer Maskenvorlage verursacht wird oder nicht, so dass die Anordnung eines Fehlers auf der Maske oder der Maskenvorlage leicht in kurzer Zeit erfasst werden kann.
  • Die Einrichtung zur schrittweisen Belichtung arbeitet durch Ausdrucken des Musters auf eine Maskenvorlage 101 auf den Wafer 100. Zu diesem Zeitpunkt wird zur Reduzierung der Anzahl von Belichtungen, wie es in 25 gezeigt ist, eine Vielzahl von Chips (4 Chips in der Figur) reduziert und gleichzeitig belichtet. Durch Belichtung der Maskenvorlage 101 auf dem Wafer 100 nacheinander, wird auf dem gesamten Wafer ein Muster gebildet.
  • Beispielsweise wird wie in 25 gezeigt in dem Fall, dass periodisch beurteilt wird, dass der Halbleiterspeicher auf dem Wafer 100 defekt ist, bewertet, dass der Fehler von der Maske oder der Maskenvorlage 101 verursacht wird, wobei davon ausgegangen wird, dass vier Halbleiterspeichermuster (Belichtungseinheiten) auf der Maskenvorlage 101 ausgebildet sind, und dass ein Fehler in einem bestimmten Bereich 101a vorliegt.
  • Beim Aufdrucken des Fotolacks auf einem Wafer durch ein diese Maskenvorlage 101 verwendendes Schrittschaltwerk wie in 25 gezeigt wird periodisch eine spezifische Stelle in jeder Belichtungseinheit auf dem Wafer beschädigt. Dabei zeigt in 25 ein mit "x" bezeichneter Chip einen defekten Chip an.
  • Weiter wird in einem Los, das gleichzeitig verarbeitet wird, in dem Fall, dass defekte Halbleiterspeicher im unteren Abschnitt 102 des Wafers 100 auf allen in diesem Los enthaltenen Wafern wie in 26 gezeigt konzentriert sind, bewertet, dass die Ursache ein Eintauch-Nassätzschritt ist, bei dem Wafer senkrecht stehen. Als Grund hierfür wird Folgendes angesehen.
  • Beim Nassätzen während der Beseitigung des Fotolacks oder des Oxids wird, wenn ein Wafer in eine Ätzflüssigkeit eingetaucht wird, der Wafer zuerst mit seinem unteren Abschnitt 102 eingetaucht, und der obere Abschnitt wird am Schluss eingetaucht. Daher wird der untere Abschnitt des Halbleiterspeicherchips länger in die Ätzflüssigkeit eingetaucht als der obere Abschnitt, so dass die Zeitdauer, die der untere Abschnitt von der Ätzflüssigkeit geätzt wird, ebenfalls länger ist. Folglich werden das Muster und der Dünnfilm des unteren Abschnitts 102 auf dem Wafer übermäßig geätzt.
  • Weiter wird in dem Fall, dass die Anzahl der als defekt beurteilten Halbleiterspeicher auf einem Wafer W1 im Vergleich zu jedem beliebigen anderen aus den Wafern W2 bis einschließlich W25 viel höher ist, bewertet, dass die Ursache wie in 27 gezeigt darin liegt, dass die Wafer W1 bis einschließlich W25 zur Durchführung des Nassätzens in einer Linie in Phasenrichtung in einem bootartigen Vorrichtung 103 angeordnet sind (dieses Mal ist die Richtung eines mit A bezeichneten Pfeils die Phase der Wafer W1 bis einschließlich W25). Dies wird dadurch bewirkt, dass im Hinblick auf die Oberfläche mit Halb leiterspeicher-Schaltkreisen auf dem Wafer W1, der Raum im Vergleich zu den Oberflächen der anderen Wafer nicht umschlossen ist, und somit eine Menge aktivierter Ätzflüssigkeit aufgetragen wird.
  • Darüber hinaus ist abgesehen vom Wafer W1 bei allen anderen Wafern ein weiterer Wafer über der Waferoberfläche positioniert, so dass die Zufuhr von Ätzflüssigkeit im Vergleich zum Wafer W1 beschränkt ist.
  • Des Weiteren können in einem Trocknungsvorgang nach dem Eintauchen in die Ätzflüssigkeit, anderen Reinigungsvorgängen und dergleichen Unterschiede abhängig davon, ob die Bearbeitungsseite eines Wafers an der Vorderseite freigelegt ist, auftreten.
  • Wie vorstehend erwähnt ist es abhängig von der Chipanordnung auf dem Wafer eines Halbleiterspeichers, der als defekt beurteilt wird, und abhängig von der Anordnung des Wafers im Los möglich, zu schließen, welcher Prozessschritt die Ursache für das Versagen ist.
  • Gegenwärtig wird durch die Versagensanalyse der Prozessschritte eine Bewertung des Prozessschrittes, der die Ursache für den defekten Halbleiterspeicher ist, auf der Basis von Prüfergebnissen im Waferzustand durchgeführt.
  • Weiter erfasst ein herkömmliches Versagensanalysesystem die Anordnung defekter Halbleiterspeicherchips auf einem Wafer basierend auf Bitmap-Informationen, welche alle defekten Bits der von der Halbleiter-Prüfvorrichtung eingegebenen Halbleiterspeicherchips zeigen.
  • Jedoch tritt im Falle der Anwendung des in der dritten und vierten Druckschrift des Standes der Technik gezeigten Versagensanalyseverfahrens bei Halbleiterspeichern mit einer großen Kapazität das Problem auf, dass eine große Menge an Informationen gehandhabt werden muss. Wie vorstehend erwähnt beträgt im Falle des Speicherns eines Loses an Bitmap-Informationen für einen Halbleiterspeicher mit 128 Mbit bei der ersten Druckschrift des Standes der Technik die Informationsmenge 2 bis 3 GByte. Um eine derartig große Menge an Informationen über einen langen Zeitraum für die Analyse chronologisch zu speichern, ist es schwierig, die Verarbeitung unter Verwendung eines billigen Personalcomputers durchzuführen, so dass ein teueres Informationsverarbeitungssystem eingeführt werden muss.
  • Weiter unterscheidet sich bei der zweiten Druckschrift des Standes der Technik die Menge an Informationen erheblich abhängig von der Anordnung der Unzulässigkeitsbits, mit anderen Worten, der Versagensart. Jedoch wird die Informationsmenge auf ungefähr 15 KByte pro Chip geschätzt, und auf ungefähr 140 bis 150 MByte pro Los. Bei der zweiten Druckschrift des Standes der Technik kann die Menge an Informationen im Vergleich zu der ersten Druckschrift des Standes der Technik verringert werden. Um jedoch die Versagensart zu analysieren und die Informationen zu komprimieren, muss ein teueres Informationsverarbeitungssystem eingeführt werden, und es wird ein zeitaufwändiger arithmetischer Verarbeitungsvorgang durchgeführt. Darüber hinaus kann bei der zweiten Druckschrift des Standes der Technik mit nur einer visuellen Überprüfung des Versagensart-Analyseergebnisses nicht beurteilt werden, ob das Versagen durch redundante Schaltkreise behoben werden kann oder nicht.
  • Weiter kann zur Reduzierung der Menge an pro Los gespeicherten Daten in Betracht gezogen werden, dass nur die Ergebnisdaten eines jeden Wafers chronologisch gespeichert werden müssen, um die Losausbeute zu steuern.
  • Beim Steuern lediglich der Ausbeute eines jeden Wafers wie oben beschrieben ist es möglich, durch die Veränderung der Ausbeute von periodisch gespeicherten Losen eine Abwärtstendenz bei der Ausbeute zu erfassen, die durch eine Unregelmäßigkeit beim gesamten Waferprozess, eine Verschlechterung der Herstellungseinrichtung und dergleichen verursacht wird, so dass eine Versagensanalyse des Wafervorgangs durchgeführt werden kann.
  • Jedoch nimmt bei der Prozessanalyse oder Versagensanalyse zur Erfassung unregelmäßiger Vorgänge die Anzahl von Analysen zu, da jeder Chip auf einem defekten Wafer mit Hilfe einer an unterschiedlichen Stellen der Halbleiter-Fertigungsstraße installierten Versagensanalyseeinrichtung geprüft wird.
  • Weiter wird bei der herkömmlichen Versagensanalyse ein Halbleiterspeicher, der von einer Prüfvorrichtung als defekt bewertet worden ist, ausgewählt und isoliert, und wird mit Hilfe einer Versagensanalyse-Prüfvorrichtung nochmals geprüft, um die Ursache des Versagens zu analysieren. Daher erfolgt keine Benachrichtigung, bis sich die Ausbeute in einer Wafer-Fertigungsstraße verschlechtert, oder eine große Mange an defekten Erzeugnissen auftritt. Folglich tritt in dem Fall, dass eine große Menge an defekten Produkten auftritt, eine Situation auf, bei der die Halbleiterspeicher nicht an die Anwender ausgeliefert werden.
  • Eine weitere Druckschrift des Standes der Technik, die WO 96/41204, offenbart eine Vorrichtung zum Untersuchen, Prüfen und Reparieren von integrierten Schaltkreisen, wobei die Vorrichtung eine Computer-Datenbank erzeugt, welche physikalische Verteilungsstatistiken liefert, um Einstellungen oder Justierungen während des Herstellungsvorgangs zu ermöglichen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung hat vor einem derartigen Hintergrund die Aufgabe, ein Halbleiterspeicher-Herstellungssystem zu schaffen, das die für eine Prozessanalyse eines jeden Loses erforderlichen Daten chronologisch erhalten kann, und auch eine Versagensanalyse basierend auf bereits gespeicherten Daten ohne Durchführung neuer Messungen möglich macht.
  • Ein erster Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungstestsystem, welches Folgendes aufweist: eine Wafer-Fertigungsstraße zur Herstellung einer Vielzahl von Halbleiterspeicherchips auf einem Wafer unter Verwendung einer Vielzahl von verschiedenartigen Wafer-Herstellungseinrichtungen; eine Wafer-Prüfvorrichtung zur Prüfung der elektrischen Eigenschaften der Chips und zur Ausgabe von Bitmap-Daten, welche Zulässigkeits- und Unzulässigkeits-Beurteilungsergebnisse anzeigen, welche den Adressen von Speicherzellen eines jeden Halbleiterspeicherchips entsprechen; eine Ersatzadressen-Entscheidungsvorrichtung zur Extraktion einer Bitadresse eines unzulässigen Bits aus der Bitmap, und zur Bestimmung von Ersatzadressen in einem in dem Halbleiterspeicherchip installierten redundanten Speicherabschnitt basierend auf den Prüfergebnissen von der Wafer-Prüfvorrichtung, und einen Bewertungsabschnitt zur Bewertung der Ursache von Versagen basierend auf Ergebnissen einer statistischen Verarbeitung der Ersatzadressen, wobei die ein Versagen verursachende Wafer-Herstellungseinrichtung in der Wafer-Fertigungsstraße identifiziert wird und die Ursache des Versagens beseitigt wird.
  • Ein zweiter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungssystem gemäß dem ersten Aspekt, wobei der Bewertungsabschnitt eine Fehlerverteilungs-Analysevorrichtung zur Erzeugung einer Ersatzadressenverteilung basierend auf den Ersatzadressen aufweist, sowie eine Prozessfehler-Bewertungsvorrichtung zur Bewertung von Prozessfehlern durch Vergleichen der Ersatzadressenverteilung mit zuvor gespeicherten Fehlerverteilungsmustern.
  • Ein dritter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungssystem nach dem zweiten Aspekt, wobei eine Fehlerverteilungs-Analysevorrichtung zur Erzeugung einer Ersatzanzahl für spezifische Ersatzadressen in dem Wafer vorgesehen ist.
  • Ein vierter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungsprüfsystem nach dem ersten Aspekt, wobei eine Versagensverteilungs-Analysevorrichtung zur Erzeugung einer History der Ersatzanzahl bereitgestellt wird.
  • Ein fünfter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungssystem nach dem ersten Aspekt, wobei der Bewertungsabschnitt einen Sicherungsadressen-Einstellabschnitt zur Erzeugung von Sicherungsadressen aufweist, welche von Sicherungen getrennte Abschnitte zeigen, welche die Adressen der redundanten Wortleitungen und/oder redundanten Bitleitungen für die Ersatzadressen einstellen, und einen Extraktionsabschnitt zur Extraktion einer Ersatzanzahl der Wortleitungen und/oder Bitleitungen, die für jeden Halbleiterspeicher von den Sicherungsadressen ausgetauscht werden, und zur Extraktion des Verteilungzustands eines jeden Halbleiterspeicherchips für jeden Wafer.
  • Ein sechster Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungssystem gemäß dem ersten Aspekt, wobei der Bewertungsabschnitt einen Musterausbildungsabschnitt aufweist, der jeden Halbleiterspeicherchip auf dem Wafer mit einer Farbe oder Farbtönung, welche der Ersatzanzahl entspricht, anzeigt.
  • Ein siebter Aspekt der vorliegenden Erfindung ist ein Halbleiterspeicher-Herstellungssystem gemäß dem ersten Aspekt, das dadurch gekennzeichnet ist, dass der Bewertungsabschnitt das Ersatzanzahlmuster mit im Voraus gespeicherten Ersatzanzahlmustern vergleicht, die für jede Prozessanomalie oder -unregelmäßigkeit erzeugt werden, und basierend auf dem Ergebnis dieses Vergleichs auf eine bestimmte Prozessanomalie schließt.
  • Ein achter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungsverfahren, welches Folgendes aufweist: einen Waferschritt zur Ausbildung von Halbleiterspeichern auf einem Wafer mit Hilfe einer Vielzahl von Prozessen; einen Wafer-Prüfschritt zum Prüfen des Wafers im Waferzustand, um fehlerfreie Produkte auszuwählen; einen Bitmap-Ausgabeschritt zur Ausgabe, als Ergebnis der Prüfung, der Adresse jeder Speicherzelle des Halbleiterspeichers sowie einer Bitmap, die die Zulässigkeits- und Unzulässigkeitsbestimmung der Adressen anzeigt; einen Ersatzadressen-Entscheidungsschritt, der die Bitadresse eines unzulässigen Bits aus der Bitmap extrahiert und, basierend auf dieser Bitadresse, eine Ersatzwortleitungs- und/oder Bitleitungsadresse bestimmt, die durch eine redundante Wortleitung und/oder redundante Bitleitung in einem in dem Halbleiterspeicher installierten redundanten Speicherabschnitt ersetzt werden soll; und einen Prozessfehler-Bewertungsschritt zum Bewerten eines Prozessfehlers durch statistische Analyse basierend auf der Ersatzanzahl der ausgetauschten Wortleitungen oder/und Bitleitungen für jeden Halbleiterspeicher, was basierend auf den Ersatzadressen erreicht wird.
  • Ein neunter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungsverfahren nach dem achten Aspekt, wobei der Prozessfehler-Bewertungsschritt einen Sicherungsadressen-Einstellabschnitt zur Erzeugung von Sicherungsadressen aufweist, welche Abschnitte anzeigen, die durch Sicherungen getrennt sind, welche die Adressen der redundanten Wortleitungen und der redundanten Bitleitungen für die Ersatzadressen einstellen, und einen Extraktionsschritt zur Extraktion einer Ersatzanzahl von Wortleitungen und Bitleitungen, die für jeden Halbleiterspeicher von den Sicherungsadressen ausgetauscht werden, und zur Extraktion des Verteilungszustands eines jeden Halbleiterspeicherchips für jeden Wafer.
  • Ein zehnter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungsverfahren nach dem achten Aspekt, wobei der Prozessfehler-Bewertungsschritt einen Musterausbildungsabschnitt aufweist, welcher jeden Halbleiterspeicherchip auf dem Wafer mit einer Farbe oder einer Farbtönung anzeigt, die der Ersatzanzahl entspricht.
  • Ein elfter Aspekt der Erfindung ist ein Halbleiterspeicher-Herstellungsverfahren nach dem achten Aspekt, wobei der Prozessfehler-Bewertungsschritt das Ersatzanzahlmuster mit im Voraus gespeicherten Ersatzanzahlmustern, welche für jede Prozessunregelmäßigkeit erzeugt werden, vergleicht, und basierend auf dem Ergebnis dieses Vergleichs eine bestimmte Prozessunregelmäßigkeit bewertet.
  • Weitere Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Kurzbeschreibung der Erfindung anhand der Zeichnungen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 ein Blockdiagramm, das ein Aufbaubeispiel für ein Halbleiterspeicher-Herstellungssystem gemäß einer erfindungsgemäßen Ausführungsform zeigt;
  • 2 ein Ablaufdiagramm, das den Ablauf des Halbleiterspeicher-Herstellungssystems zeigt;
  • 3 den Aufbau einer Herstellungshistory-Informationsdatei 21 der vorliegenden Erfindung;
  • 4 ein spezifisches Aufbaubeispiel für eine Wafer-Fertigungsstraße 20;
  • 5 den Aufbau einer Wafer-Prüfinformationsdatei 23 der vorliegenden Erfindung;
  • 6 ein Ablaufdiagramm, das den Verarbeitungsablauf eines defekten Verteilungserzeugungsprozesses SA24 und einen Defektursachen-Bewertungsprozess SA25 zeigt;
  • 7 ein Fehlerverteilungsmuster, das in der Fehlerverteilungs-Datenbank 35 in 1 gespeichert ist;
  • 8 ein Fehlerverteilungsmuster, das in der Fehlerverteilungs-Datenbank 35 in 1 gespeichert ist;
  • 9 das Aufbauformat der Sicherungsadressen, die Sicherungsunterbrechungsstellen mit Hilfe einer erfindungsgemäßen redundanten Adressanalysevorrichtung 2 zeigen;
  • 10 ein Konzeptdiagramm, das ein Ausführungsbeispiel eines Sicherungsschaltkreises zum Einstellen einer redundanten Wortleitungsadresse zeigt;
  • 11 den Aufbau einer Tabellendatei, wobei Sicherungsstartnummern in der Reihenfolge der redundanten Wortleitungen eingefügt werden;
  • 12 den Aufbau einer Zwischendatei, welche von der redundanten Adressanalysevorrichtung 2 ausgegeben wird;
  • 13 das Format einer Analysedatei, die von der redundanten Adressanalysevorrichtung 2 ausgegeben wird;
  • 14 ein Liniendiagramm, wobei die horizontale Achse in chronologischer Reihenfolge verarbeitete Losnummern zeigt, und die vertikale Achse die Gesamtanzahl von Ersetzungen in jedem Los zeigt;
  • 15A und 15B Balkendiagramme, welche die Beziehung zwischen den Wortleitungsadressen für jeden Chip auf den Wafern in einem Los und die Anzahl der Ersetzungen dieser Wortleitungen durch redundante Wortleitungen zeigen, sowie die Beziehung zwischen den Bitleitungsadressen für jeden Chip auf den Wafern in einem Los und der Anzahl von Ersetzungen dieser Bitleitungen mit redundanten Bitleitungen;
  • 16 eine Draufsicht, wobei die Summen der Anzahl der Adressen von Wortleitungsersetzungen und der Anzahl der Adressen von Bitleitungsersetzungen für die Chips in jeweiligen Chipstellen auf jedem Wafer für alle Wafer berechnet werden, und die Gesamtsummen an den jeweiligen Chipstellen auf dem Wafer angezeigt werden;
  • 17A bis 17C Draufsichten, wobei die Summen der Anzahl der Adressen von Wortleitungsersetzungen und der Anzahl der Adressen von Bitleitungsersetzungen für jede Chipstelle auf den Wafern für Wafer mit gerader und ungerader Zahl berechnet werden, und die Gesamtsummen an den jeweiligen Chipstellen auf den Wafern für alle gerazahligen bzw. alle ungeradzahligen Wafer angezeigt werden;
  • 18 ein Balkendiagramm, das die Verteilungstendenz der Referenzspannung Vref vor Korrektur aller Chips in einem Los zeigt;
  • 19A und 19B Draufsichten, wobei der Zählwert der Chipanzahl in entsprechenden Chipstellen im Wafer, welche eine Korrektur der Selbstauffrisch-Taktzeit benötigen, für alle Wafer an den entsprechenden Chipstellen auf dem Wafer angezeigt wird;
  • 20 ein Ablaufdiagramm zur Erklärung eines erfindungsge mäßen Halbleiterspeicher-Herstellungsverfahrens;
  • 21 ein Ablaufdiagramm, das den Bearbeitungsablauf der Statistikanalyse basierend auf der Analysedatei der vorliegenden Erfindung zeigt;
  • 22A und 22B Konzeptdiagramme, welche die Beziehung zwischen Versagensmustern und einem bewerteten Prozessdefekt zeigen;
  • 23 die Gliederung einer Prozessdefekt-Beurteilung gemäß der dritten Ausführung des Standes der Technik;
  • 24 die Gliederung einer Prozessdefekt-Beurteilung nach der dritten Ausführung des Standes der Technik;
  • 25 ein Konzeptdiagramm einer Waferoberfläche, die die Anordnung von Stellen der als defekt beurteilten Halbleiterchips zeigt;
  • 26 ein Konzeptdiagramm einer Waferoberfläche, die die Anordnung von Stellen der als defekt beurteilten Halbleiterchips zeigt; und
  • 27 ein Konzeptdiagramm, das eine Seitenansicht von Waferanordnungen in einer bootartigen Vorrichtung zeigt (Befestigung zum Halten einer Vielzahl von Wafern).
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Es folgt eine Beschreibung einer Darstellung einer Ausführungsform der vorliegenden Erfindung mit Bezug auf die Zeichnungen. 1 ist ein Schemadiagramm eines Halbleiterspeicher-Herstellungssystems einer ersten erfindungsgemäßen Ausführungsform, und 2 ist ein Ablaufdiagramm des Halb- 1eiterspeicher-Herstellungssystem.
  • In 1 umfasst eine Wafer-Fertigungsstraße 20 Teile von Herstellungseinrichtungen, wie z.B. Belichtungseinrichtungen, Filmausbildungseinrichtungen, Ätzeinrichtungen, Diffusionseinrichtungen und dergleichen, die unterschiedliche Halbleiterprozesse auf einem Wafer 100 ausführen.
  • Im Prozessschritt SA1 von 2 werden Transistor-Bauelemente und Drähte auf der Oberfläche des Wafers 100 ausgebildet, und ein Wafer wird erzeugt, auf dem Halbleiterspeicher in einem Gitter angeordnet sind. Im Allgemeinen sind 20 bis 50 Wafereinheiten 100 in einem Träger enthalten, welche dann die wafer-Fertigungsstraße 20 als eine Verarbeitungseinheit (nachfolgend als Los bezeichnet) durchlaufen, und es werden festgelegte Prozessschritte in vorbestimmten Teilen der Herstellungseinrichtung durchgeführt. Jedes Los erhält eine vorbestimmte Waferprozess-Losnummer (nachfoglend als Losnummer bezeichnet, es sei denn, Gegenteiliges ist angegeben).
  • Die zugeteilte Losnummer wird auf dem Träger angezeigt, und wird zudem in einer Herstellungs-Ereignisspeicher- oder History-Datei 21 aufgezeichnet. Die Herstellungs-History-Informationsdatei 21 speichert wie in 3 gezeigt den Produktnamen des herzustellenden Halbleiterspeichers, die Losnummer, die zu verarbeitenden Waferzahlen, die Prozessanzahl der Prozessschritte, mit denen der Wafer bearbeitet wird, Zeit und Datum des Prozesses (Herstellungszeit und -datum), die Anzahl der für die Prozesschritte verwendeten Einrichtungen (Fertigungsmaschinen), Herstellungsbedingungen der Prozessschritte, die Spezifikationsnummer, und dergleichen. Hier wird in der Herstellungs-History-Informationsdatei 21 und einer Waferprüfungs-Informationsdatei 23, die später noch erwähnt wird, Information in einer Leitung als eine Aufzeichnung bezeichnet.
  • 4 zeigt ein spezifisches Aufbaubeispiel einer Wafer-Fer tigungsstraße 20. Die Wafer-Fertigungsstraße 20 weist Folgendes auf: eine Fotolack-Beschichtungvorrichtung 20a; eine Belichtungseinrichtung 20b; eine Entwicklungsvorrichtung 20c; eine Ätzeinrichtung 20d; eine Ionenimplantationseinrichtung 20e; eine Filmausbildungseinrichtung 20f; eine CMP-Vorrichtung 20g; eine Reinigungseinrichtung 20h; und dergleichen. Für jedes Teil der Herstellungseinrichtungen 20a bis 20h wird für gewöhnlich eine Vielzahl einer jeden Art von Maschine installiert, um die Produktivität der Halbleiterspeicherherstellung zu verbessern, und jedes Teil der Herstellungseinrichtung erhält eine Maschinennummer (Maschinen Nummer 1, Maschinen Nummer 2,...). Wenn ein Prozessschritt beendet ist, leitet eine Transfervorrichtung 20j Wafer von den Herstellungseinrichtungen 20a bis 20h zu den Herstellungseinrichtungen 20a bis 20h des nächsten Schrittes weiter.
  • Der ankommende Wafer 100 wird zwischen den Herstellungseinrichtungen 20a bis 20h mit Hilfe der Übertragungsvorrichtung 20j weitergeleitet, und ein eingestellter Prozess SA1 wird in einer festgelegten Reihenfolge durchgeführt. Die Herstellungs-History wird in der Herstellungs-History-Informationsdatei 21 über eine Übertragungsleitung 20k gespeichert.
  • Zu 1 zurückkehrend ist auf der Oberfläche des in der Wafer-Fertigungsstraße 20 hergestellten Wafers 100 eine Vielzahl von Halbleiterspeichern in einem Gitter angeordnet. Hierbei werden Halbleiterspeicher als Halbleiterchips oder einfach als Chips bezeichnet, bevor sie zu Paketen zusammengebaut werden. Eine Wafer-Prüfvorrichtung 22 prüft die elektrischen Eigenschaften der Wafer, auf denen die Ausbildung von Halbleiterchips beendet ist. In diesem Prüfverfahren stehen Sonden in Kontakt mit auf den Halbleiterchips ausgebildeten Eingangs/Ausgangs-Kontaktflächen, und festgelegte Prüfsignale werden angelegt, um zu beurteilen, ob das Ausgangssignal innerhalb einer vorbestimmten Spezifikation (PASS = zulässig) oder außerhalb der Spezifikation (FAIL = unzulässig) liegt.
  • Jeder Halbleiterchip erhält eine Koordinate auf dem Wafer oder eine Seriennummer, die als Chipnummer bezeichnet wird. In einem Wafer-Prüfschritt SA2 (2) wird das Prüfergebnis der Wafer-Prüfvorrichtung 22 in der Wafer-Prüfinformationsdatei 23 mit der Chipnummer gespeichert. Die Wafer-Prüfinformationsdatei 23 setzt sich wie in 5 gezeigt aus Wafer- und Chipinformationen sowie Wafer-Prüfinformationen zusammen. In den Wafer- und Chipinformationen sind Produktnamen, Losnummern, Wafernummern und Chipnummern sowie die Wafer-Prüfinformations-Prüfpositionen, Prüfdatum und Prüfzeit, die Nummer (Prüfmaschinennummer) der für die Prüfung verwendeten Wafer-Prüfvorrichtung 22, Prüfbedingungen und die Spezifikationsnummer, Prüfergebnisse, umfassende PASS/FAIL-Beuteilungsergebnisse, und dergleichen gespeichert. Weiter schreibt eine hochintegrierte Prüfvorrichtung 1 (LSI-Prüfvorrichtung) das Beurteilungsergebnis, nämlich ob jede Speicherzelle ein Zulässigkeits- oder Unzulässigkeitsbit ist, genauer gesagt die Versagens-Bitmap-Information, in eine Prüf-Informationsdatei 4 für defekte Zellen.
  • In einem Schritt SA3, werden Chips, die von der Wafer-Prüfvorrichtung 22 als Unzulässigkeits-Chips beurteilt werden, von einer Trennvorrichtung 24 markiert und im folgenden Schritt beseitigt. Des Weiteren geht die Steuerung zu dem Punkt, bei dem die Prüfung des gesamten Wafers 100 beendet ist, zu einem Fehlerverteilungs-Erzeugungsschritt SA11, einem Versagensursache-Bewertungsschritt SA12 und einem Versagensursache-Beseitigungsschritt SA13 weiter.
  • In einem Schritt SA4 bestimmt eine Ersatzadressen-Entscheidungsvorrichtung 2, dass eine Ersatzadresse durch einen redundanten Schaltkreis basierend auf der Prüfinformationsdatei 4 für defekte Zellen ausgetauscht werden soll. Die Ersatzadressen-Entscheidungsvorrichtung 2 gibt die Ersatzadressdaten an eine Abgleichvorrichtung 3 aus, und schreibt sie zudem in eine Sicherungsadressdatendatei 5. Die Abgleichvorrichtung 3 trennt eine festgelegte Sicherung basierend auf den Ersatzadressdaten.
  • Nach Beendigung der vorstehend genannten Prozesse wird der Wafer 100 mit Hilfe einer Zerteilvorrichtung in der Paketmontageeinrichtung 26 in eine Vielzahl von Chips getrennt. Ein Chip, der von der Wafer-Prüfvorrichtung 22 als zulässig (PASS) bewertet wird, wird mit Hilfe der Paketmontagevorrichtung 26 auf einem Anschlussrahmen befestigt und mit Harz oder dergleichen abgedichtet (2, Schritt SA5). Hierbei wird ein mit Harz abgedichteter Halbleiterspeicher als Baugruppe bezeichnet. Der Baugruppe wird eine Baugruppen-Losnummer für jede Verarbeitungseinheit des Montagevorgangs zugeteilt. In Schritt SA7 wird die Baugruppe von einer Baugruppen-Prüfvorrichtung (in der Figur nicht gezeigt) erneut geprüft, und eine Baugruppe 30, die die Prüfspezifikation erfüllt, wird als nicht defektes Produkt (Schritt SA8) ausgeliefert, während eine Baugruppe, die von der Prüfnorm abweicht, beseitigt wird.
  • Parallel zu den vorstehend genannten Schritten SA1 bis SA8 bei der Halbleiterspeicherherstellung werden die Schritte SA11 bis SA13 zur Durchführung einer Fehlerreduzierung der Fertigungsstraße und der Herstellungsprozesse durchgeführt.
  • In Schritt SA11 liest eine Ersatzadressen-Analysevorrichtung 42 die Sicherungsadressendatei 5 aus, die das Datenformat der Abgleichvorrichtung 3 aufweist, und wandelt das Format in das Adressenformat des Halbleiterspeichers um. Die Ersatzadressen-Analysevorrichtung 42 speichert das Ergebnis der Formatumwandlung in einer Ersatzadressen-Informationsdatei 31.
  • Eine Fehlerverteilungs-Analysevorrichtung 32 liest die Ersatzadressen-Informationsdatei 31 aus, führt die notwendige Verarbeitung aus und zeigt die Versagensverteilung relativ zur Anordnung der Chipnummern auf den Wafern auf einer Anzeigevorrichtung 33 an, welche die Verteilung über ein Los zur Anzeige ansammelt, die Versagensverteilung für jede Wafernummer anzeigt, und die Veränderung beim Auftreten der Häufigkeit eines Versagens für jede Losnummer anzeigt (2, Schritt SA11).
  • Eine Fehlerverteilungs-Datenbank 35 speichert die Fehlerverteilungsmuster, die enstprechenden Versagensursachen, Defekte verursachende Herstellungseinrichtungen und Prozessschritte im Voraus.
  • Eine Prozessdefekt-Bewertungsvorrichtung 34 vergleicht die von der Defektverteilungs-Analysevorrichtung 32 erhaltene Defektverteilung mit in der Defektverteilungs-Datenbank 35 gespeicherten Defektverteilungen, und extrahiert die nächstpassende Versagensursache (2, Schritt SA12).
  • Ein Maschinenbediener der Wafer-Fertigungsstraße 20 untersucht die Herstellungseinrichtung und den Prozessschritt, der basierend auf dem extrahierten Ergebnis als die Versagensursache angenommen wird. Der defekte Teil der Wafer-Fertigungsstraße 20 und der Prozessschritt SA1 werden identifiziert, und die Defektursache wird beseitigt. Hier handelt es sich bei dem Maschinenbediener um eine Person, die nicht nur die Defekt-Analysevorrichtung bedient, sondern auch den Betrieb der Herstellungseinrichtung verbessert und deren Defekte korrigiert, und es kann sich um eine Person oder eine Vielzahl von Personen handeln.
  • Als Nächstes folgt eine Beschreibung eines detaillierten Ablaufdiagramms des Defektverteilungs-Erzeugungsschritts SA11 und des Versagensursache-Bewertungsschritts SA12 in 2 basierend auf 6. 6 ist ein Ablaufdiagramm, das den Verarbeitungsablauf des Defektverteilungs-Erzeugungsschritts SA11 und des Versagensursache-Bewertungsschritts SA12 von 2 zeigt.
  • In Schritt SA24a erhält die Defektverteilungs-Analysevorrich tung 32 Ersatzadressinformation von der Ersatzadressen-Informationsdatei 31.
  • In Schritt SA24b klassifiziert die Defektverteilungs-Analysevorrichtung 32 die Ersatzadressinformation durch die Losnummer und Wafernummer. Falls die Beziehung zwischen einer Waferanzahl und der Anzahl der Häufigkeit eines Auftretens für eine vorbestimmte Prüfposition erhalten wird, kann das mit den Mustern K und L (Versagensmustern) gezeigte Schaubild in 8 angezeigt werden. Dieses Schaubild kann nur eine spezifische Losnummer anzeigen, aber auch das zusammengesetzte Ergebnis einer Anzahl von Versagensauftretens in jedem Los. Mit diesem Ergebnis ist auch eine Analyse möglich, ob die Häufigkeit eines Versagens in einem vorbestimmten Los von der Waferanordnung oder der Verarbeitungsfolge abhängt.
  • In Schritt SA24c ordnet die Defektverteilungs-Analysevorrichtung 32 für jede Wafernummer eines vorbestimmten Loses Prüfpositionen, deren Ergebnis ein Versagen (FAIL) war, in der Chipnummernreihenfolge für jede Prüfposition und jede Wafernummer neu an. Die Defektverteilungs-Analysevorrichtung 32 ordnet die Ersatzadresse in der Chipreihenfolge für jede Wafernummer neu an.
  • Wenn die Beziehung zwischen der Chipzahl und der Anzahl der Häufigkeit eines Versagens. für eine vorbestimmte Prüfposition erhalten wird, ist es möglich, die Versagensanordnungen relativ zum Wafer gemäß den Mustern A bis D (Versagensmustern oder Versagensverteilungsmustern) in 7 anzuzeigen. Für diese Versagensanordnungen kann die Anordnung derart sein, dass nur eine spezifische Waferzahl oder das zusammengesetzte Ergebnis der Anzahl der Häufigkeit eines Versagens für jeden Wafer oder jedes Los angezeigt werden. Mit diesem Ergebnis ist eine Analyse möglich, ob die Häufigkeit eines Versagens in einem vorbestimmten Chip oder einem vorbestimmten Los von der Chipanordnung abhängt.
  • In Schritt SA24d klassifiziert die Defektverteilungs-Analysevorrichtung 32 die Zahl (nachfolgend als Austauschzahl bezeichnet) ausgetauschter Wortleitungen und/oder Bitleitungen für jedes Los, jede Wafernummer oder jede Chipnummer.
  • Falls eine Veränderung der Austauschzahl im Laufe der Zeit erhalten wird, ist es möglich, die Veränderung der Anzahl des Auftretens von Versagen entsprechend dem Herstellungsdatum und -zeitpunkt gemäß einem Muster P in 8 anzuzeigen. Für diese Anzahl der Häufigkeit eines Versagens kann die Anordnung derart sein, dass nur eine spezifische Losnummer, Wafernummer, oder Chipnummer angezeigt wird, oder ein Ergebnis der Zusammensetzung der Anzahl der Häufigkeit eines Versagens eines jeden Chips, eines jeden Wafer oder eines jeden Loses wird angezeigt. Mit Hilfe dieser Analyse kann eine Veränderung der Anzahl der Häufigkeit von Versagen im Laufe der Zeit erkannt werden, und so können die Wafer-Fertigungsstraße 20 und der Waferprozessschritt SA1 gewartet werden, bevor die Verschleissteile der Einrichtung beschädigt werden, oder die Verarbeitungsfähigkeit des Verbeitungs-Lösungsmittels verringert wird. Folglich kann eine große Anzahl der Häufigkeit von Versagen von Vorherein verhindert werden, wodurch eine stabile Lieferung von Halbleiterspeichern ermöglicht wird.
  • In Schritt SA25a vergleicht die Prozessdefekt-Bewertungsvorrichtung 34 die von der Defektverteilungs-Analysevorrichtung 32 erhaltene Defektverteilung mit den in der Defektverteilungs-Datenbank 35 gespeicherten Defektverteilungsmustern A, B,..., P,..., und extrahiert das nächstpassende Defektverteilungsmuster. Die Defektverteilungs-Datenbank 35 speichert die Defektverteilungsmuster A, B,..., P,... wie in den 7 und 8 gezeigt im Voraus, sowie ihre entsprechenden Versagensursachen, sowie die zu verbessernden Herstellungseinrichtungen und Prozessschritte, und dergleichen.
  • Beispielsweise sind in dem Fall, dass der Defekt durch eine Maskenvorlage oder eine Maske verursacht wird, die Defekte und dergleichen, wie z.B. individuelle Unzulässigkeitsbits, mit anderen Worten sogar die Ersatzadressen identisch. Mit Hilfe der vorliegenden Erfindung kann leicht erfasst werden, dass in der Schrittschaltwerk-Belichtungsvorrichtung oder in der Maskenvorlage im Falle einer defekten Verteilung wie dieser eine Unregelmäßigkeit vorliegt.
  • Beispielsweise kann in dem Fall gemäß 22(a), bei dem die Unzulässigkeitsbits 113 in einer bestimmten Ecke eines Speicherzellenfeldbereichs 111 konzentriert sind, ein Rotationsfehler der Maskenvorlage gefolgert werden, wenn die Belichtungsvorrichtung auf die Position des Anfangspunkts 112 auf dem Wafer eingestellt wird.
  • In diesem Fall werden drei Wortleitungen 118 und zwei Bitleitungen 119 durch den redundanten Speicher ersetzt. Im Falle eines 128 MByte-Halbleiterspeichers ist die Spaltenadresse 13 Bits und die Reihenadresse ist 14 Bits, so dass die Speicherkapazität 67 Bits beträgt. In dem Fall, dass dieses Versagensmuster durch die Druckschrift des zweiten Standes der Technik komprimiert wird, ist eine Speicherkapazität von 27 Bits (Adressen-Bitanzahl) × ungefähr 10 (Versagensmusteranzahl) = 270 Bits erforderlich.
  • Als weiteres, in 22(b) gezeigtes Beispiel, ist in dem Fall, dass Unzulässigkeitsbits 113 im externen Teil einer Vielzahl von Speicherzellenblöcken 116 konzentriert sind, ein Defekt aufgrund der Fokustiefe der Belichtungsvorrichtung oder eines Muster-Naheffekts zu folgern.
  • In diesem Fall werden vier Wortleitungen 118 und vier Bitleitungen 119 durch den redundanten Speicher ersetzt. Im Falle eines 128 MByte-Halbleiterspeichers ist die Spaltenadresse 13 Bits und die Reihenadresse ist 14 Bits, so dass die Speicherkapazität 13 × 4 + 14 × 4 = 108 Bits beträgt. In dem Fall, dass dieses Versagensmuster durch die Druckschrift des zweiten Standes der Technik komprimiert wird, ist eine Speicherkapazität von 27 Bits (Adressen-Bitanzahl) × ungefähr 50 (Versagensmusteranzahl) = ungefähr 1,4 KBit erforderlich.
  • Auf diese Weise kann die Speicherkapazität der Versagens-Bitmap mit Hilfe der vorliegenden Erfindung erheblich verringert werden.
  • Weiter kann, da die Unzulässigkeits-Bitmap durch eine Ersatzadresse gespeichert wird, sofort beurteilt werden, ob die Anzahl von Defekten innerhalb des Bereichs liegt, in dem der Austausch durch einen redundanten Speicher möglich ist. Des weiteren kann durch Steuerung der Veränderung der Anzahl der Austausche bei den Ersatzadressen das Verhältnis von Austauschen zu der Gesamtzahl von Austauschen des Halbleiterspeichers erkannt werden. Falls die Anordnung derart ist, dass ein Alarm ausgelöst wird, wenn das Austauschverhältnis einen Schwellenwert erreicht, kann ein Prozessschritt, der Versagen verursacht, entdeckt werden, bevor eine große Anzahl an defekten Halbleiterspeichern erzeugt wird. Als Ergebnis ist es möglich, im Voraus eine Situation zu vermeiden, bei der sich die Versagensrate der hergestellten Halbleiterspeicher verschlechtert, so dass die Erzeugnisse nicht geliefert werden können, wodurch eine stabile Lieferung der Halbleiterspeicher ermöglicht wird.
  • Als Nächstes folgt eine ausführliche Beschreibung eines jeden Bauteils einer Ausführungsform der vorliegenden Erfindung mit Bezug auf die Zeichnungen. 1 ist ein Blockdiagramm, das ein Aufbaubeispiel eines Halbleiterspeicher-Herstellungssystems gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • In dieser Figur weist eine LSI-Prüfvorrichtung 1 eine Zentraleinheit CPU und einen Speicherabschnitt wie beispielsweise einen Speicher, eine Festplatte und dergleichen auf, und führt einen Funktionstest (Wechselstromtest) und einen Direktstrom-Kennlinientest (Gleichstromtest) des Halbleiterspeichers als Chip im Waferzustand (nach dem Waferprozess) gemäß einem im Speicherabschnitt gespeicherten Testprogramm aus.
  • Hier bezieht sich der Ausdruck "nach dem Waferprozess" auf die Stufe, wenn der Wafer-Rückschliff-Prozessschritt beendet ist.
  • Das heißt, der Waferprozess umfasst alle Prozessschritte im Wafer-Herstellungsprozess, mit deren Hilfe Transistoren auf der Waferoberfläche ausgebildet werden, wie z.B. Ionenimplantationsschritte (Fremdatom-Einbringungsschritte), Diffusionsschritte, Dünnfilm-Aufbringungsschritte, Mustereinstellungsschritte, Ätzschritte, Rückschliffschritte und dergleichen.
  • Es folgt eine Beschreibung eines zu analysierenden Halbleiterspeichers (nachfolgend manchmal als Chip bezeichnet) als Speicher, der einen Speicherzellen aufweisenden redundanten Schaltkreis hat, wobei die Speicherzellen defekte Speicher, wie z.B. einen DRAM (dynamischer RAM = Direktzugriffsspeicher) ersetzen können.
  • Des weiteren gibt die LSI-Prüfvorrichtung 1 bei einer Prüfung des Halbleiterspeichers im Waferzustand eine Bitmap-Datei (Defektzellen-Prüfinformationen) 4 der Adressdaten (nachfolgend als Bitmapdaten bezeichnet) der defekten Speicherzellen (nachfolgend als Unzulässigkeitsbits bezeichnet) in einem Halbleiterspeicherchip an die Ersatzadressen-Entscheidungsvorrichtung 2 für ein Chip als Einheit aus.
  • Die Ersatzadressen-Entscheidungsvorrichtung 2 analysiert basierend auf den von der LSI-Prüfvorrichtung 1 eingegebenen Bitmapdaten, welche Austausche von Wortleitungen durch Wortleitungen vom redundanten Schaltkreis, und von Bitleitungen durch Bitleitungen vom redundaten Schaltkreis eine effektive Einsparung von Unzulässigkeitsbits (eine kleinstmögliche Anzahl von Austauschen von redundanten Bitleitungen und redundanten Wortleitungen) für jeden nacheinander eingegebenen Chip erreichen können. Dann wird der Analyseprozess zur Einsparung der defekten Bits gemäß vorstehender Beschreibung für alle Chips auf dem Wafer und alle Wafer in einem Los durchgeführt.
  • Hierbei weisen die austauschbaren Speicherzellen einen redundanten Speicherzellenbereich auf, der mit den redundanten Wortleitungen verbunden ist und in der Wortleitungsrichtung ausgebildet ist, und einen redundanten Speicherzellenbereich, der mit den redundanten Bitleitungen verbunden ist und in der Bitleitungsrichtung ausgebildet ist. Jeder dieser redundanten Speicherzellenbereiche weist eine Vielzahl von redundanten Wortleitungen und eine Vielzahl von redundanten Bitleitungen auf .
  • Genauer gesagt genügt in dem Fall, dass drei Speicherzellen (nachfolgend als Unzulässigkeitsbits bezeichnet) Defekte in einer Vielzahl von auf einer Wortleitung vorhandenen Speicherzellen aufweisen, falls die Wortleitung durch eine redundante Wortleitung ersetzt wird, ein Austausch. Andererseits sind jedoch in dem Fall, dass die Bitleitungen durch redundante Bitleitungen ersetzt werden, drei Leitungen erforderlich. Aus diesem Grund ist die Effizienz der verwendeten Anzahl von Leitungen besser, wenn die Wortleitung durch die redundante Wortleitung ersetzt wird. Wie vorstehend erwähnt führt eine Versagens-Analysevorrichtung 2 eine Analyse der möglichen Kombinationen von redundanten Wortleitungen und redundanten Bitleitungen aus, um Unzulässigkeitsbits effektiv zu ersetzen.
  • Weiter erzeugt die Versagens-Analysevorrichtung 2 Sicherungsadressdaten, die veranlassen, dass die Adressen der redundanten Bitleitung und der redundanten Wortleitung, die durch die Bitleitung bzw. Wortleitung ersetzt werden sollen, welche als Ergebnis der vorstehend erwähnten Analyse ausgewählt worden sind, identisch mit den Adressen der entsprechenden Wortleitung bzw. Bitleitung sind.
  • Das bedeutet, dass die redundante Wortleitung und die redundante Bitleitung, die später noch ausführlich beschrieben werden, einen Adressen-Einstellschaltkreis aufweisen, der eine Vielzahl von Schmelzsicherungen zur Einstellung einer jeden Adresse aufweist. Durch die Unterbrechung festgelegter Sicherungen, welche der erforderlichen Adresse unter den Sicherungen entsprechen, kann die Adresse beliebig eingestellt werden. Die Ersatzadressen-Entscheidungsvorrichtung 2 erzeugt basierend auf den Daten der Adresse der vorstehend beschriebenen zu ersetzenden Wortleitung und Bitleitung Sicherungsadressdaten, die zuweisen, welche Sicherungen unterbrochen werden sollen, um die Adresse der zu ersetzenden Wortleitung und Bitleitung zu bilden, und gibt die erzeugten Sicherungsadressdaten an die Abgleichvorrichtung 3 aus.
  • Das Format der Sicherungsadressdaten, welche die Ersatzadressen-Entscheidungsvorrichtung 2 an die Abgleichvorrichtung 3 zu diesem Zeitpunkt ausgibt, ist bespielsweise von der Art wie in 9 gezeigt.
  • Genau gesagt werden,im Bereich R1, Textdaten "PRODUKTNAME" eingefügt, und im Bereich R2 werden "LOSNR.", LOSNAME, die Indentifikations-LOSNR. und die Losnummer LOSNAME als Textdaten eingefügt.
  • Im Bereich R3 werden die Textdaten "WXXO1" eingeführt, wobei "W" die Wafer-Identfikation und "XX01" die Waferzahl ist.
  • Anschließend werden in der Leitung des Bereichs R4, des Bereichs R5,... Vref-SICHERUNGS-Nummern als Textdaten "FY101, "FY102",... in der Reihenfolge der Chips auf dem Wafer der vorstehend erwähnten Waferanzahl eingegeben.
  • Hierbei werden die durch die Vref-SICHERUNGS-Nummern bezeichneten Sicherungen in Ionenimplantations-Prozessschritten zur Korrektur von Diskrepanzen der Referenzspannung Vref verwendet, wie z.B. die interne Stromversorgungsspannung, aufgrund der Veränderung des Schwellenwerts VT.
  • Das heißt, durch Unterbrechung der Sicherung, die durch die Vref-SICHERUNGS-Nummer bezeichnet ist, die von der Ersatzadressen-Entscheidungsvorrichtiung 2 ausgewählt wird, kann die Bezugsspannung Vref entsprechend dem Schwellenwert VT eines von einer Prüfvorrichtung gemessenen Transistors auf eine vorbestimmte Spannung eingestellt werden, beispielsweise die doppelte Spannung der Schwellenspannung VT.
  • Weiterhin werden im Bereich R6 die Chipidentifzierung "C" und die Chipnummer "A001" als Textdaten "(CA001)" eingegeben.
  • Anschließend werden in der Leitung des Bereichs R7, des Bereichs R8,...., eine Sicherungsidentifizierung "F" und eine Spalten-SICHERUNGS-Nr. "B101", welche die Nummer einer zu unterbrechenden Sicherung zeigt, als Textdaten "FB101, "FB102", ....., in numerischer Reihenfolge (Sicherungsadressleitung der Reihen-SICHERUNGS-Nr.) eingefügt. Hier werden die Positionen der Textdaten durch ";" abgegrenzt.
  • Ähnlich werden in der Leitung der Bereiche R9 und R10,...., eine Sicherungsidentifizierung "F" und eine Spalten-SICHERUNGS-Nr. "C101", welche die Nummer einer zu unterbrechenden Sicherung zeigt, als Textdaten "FB101, "FB102",....., in numerischer Reihenfolge (Sicherungsadressleitung der Spalten SICHERUNGS-Nr.) eingefügt.
  • Dann wird im Bereich R11 eine Chipzahl, welche die nächste Chipzahl anzeigt, als Textdaten "CA002" eingefügt.
  • Anschließend werden in der oben erwähnten Reihenfolge Chipnum mern, Reihen-SICHERUNGS-Nummern und Spalten-SICHERUNGS-Nummern in die Bereiche R12 bis einschließlich R15 eingefügt.
  • Als Nächstes werden in den Bereich R16 Textdaten "/E", welche eine Endbegrenzung der Chipnummer, der Reihen-SICHERUNGS-Nummer und der Spalten-SICHERUNGS-Nummer des ersten Wafers anzeigen, als Beendigungszeichen der Waferinformation eingefügt.
  • Anschließend werden in den Bereich R17 Textdaten "WXX02" eingegeben, die die nächste Wafernummer anzeigen.
  • Dann wird ähnlich dem Fall des ersten Wafers "WXX01" bis zu dem Abschnitt der Textdaten "/E" der im Bereich R25 gezeigte Waferinformations-Endbegrenzer, genauer gesagt von den Bereichen R18 bis einschließlich R24, die Vref-SICHERUNGS-Nummer des zweiten Wafers "WXX02", die Reihen-SICHERUNGS-Nummern und Spalten-SICHERUNGS-Nummern eingegeben, welche jedem Chip entsprechen.
  • Auf ähnliche weise wird dann jede SICHERUNGS-Nummer in den Wafern des Loses sequentiell eingefügt, dessen Losnummer "LOS NR." in den Bereich R2 eingefügt wird.
  • Des Weiteren bezeichnen die in der vorstehenden Beschreibung verwendeten SICHERUNGS-Nummern die entsprechenden in 10 gezeigten Sicherungsnummern. 10 ist ein Konzeptdiagramm, das ein Beispiel für einen Aufbau eines Sicherungsschaltkreises zum Einstellen der Adresse einer redundanten Wortleitung zeigt. Im Normalfall ist eine Vielzahl redundanter Wortleitungen vorbereitet. Aus Gründen der Einfachheit umfasst ein Adresssignal für die Wortleitung vier Leitungen für ein Adresssignal A0 bis einschließlich ein Adresssignal A3. Die tatsächliche Anzahl der Adresssignale unterscheidet sich abhängig von der Speicherkapazität und Speicherkonfiguration. Die Sicherungsschaltkreise in den redundanten Bitleitungen und die Vref-Einstellung besitzen zudem den selben Aufbau wie in 10.
  • In dieser 10 entsprechen die Reihen-SICHERUNGS-Nummern in 9 beispielsweise den Sicherungen F101 bis einschließlich F108.
  • Dies bedeutet, dass die externe Adresssignaleingabe A0 in die Gate-Anschlüsse von Transistoren von der Art der MOS-Transistoren vom N-Kanal-Typ (MOS = Metalloxid-Halbleiter), die den Transistoren TR1 bis TR8 entsprechen, über einen Decoder (in der Figur nicht gezeigt) als Komplementärsignale des selben Signals eingegeben wird, d.h. das Adresssignal A0, und ein inverses Signal, bei dem es sich um das Adresssignal A0B handelt. Beispielsweise wird das Adresssignal A0 in den Gate-Anschluss des Transistors TR1 eingegeben, und das Adresssignal A0B wird in den Gate-Anschluss des Transistors TR2 eingegeben.
  • Weiter ist ein Ende der Sicherung F101 mit dem Drainanschluss des Transistors TR1 verbunden, und das andere Ende der Sicherung F101 ist an eine Stromversorgung mit einer festgelegten Spannung über einen Widerstand RR angeschlossen. Ähnlich ist ein Ende einer jeden Sicherung F102 bis F108 mit jedem Drainanschluss des Transistors TR2 durch den Transistor TR8 verbunden, und das andere Ende einer jeden Sicherung F102 bis Sicherung F108 ist an die Stromversorgung mit einer festgelegten Spannung über den Widerstand RR angeschlossen.
  • Die Sourceanschlüsse des Transistors TR1 bis Transistor TR8 sind geerdet. Weiter sind die Knoten an den anderen Enden der Sicherung F101 bis einschließlich der Sicherung F108 sowie der Widerstand RR mit dem Eingangsanschluss eines Inverters M1 verbunden. Der Inverter M1 und ein Inverter M2 führen eine Pegeleinstellung und eine Wellenformung des Wortsignals WD durch.
  • Beispielsweise wird in einer Bitmap, in der die von der LSI- Prüfvorrichtung 1 eingegebene Wafernummer "W0001" und die Chipnummer "A001" ist, in dem Fall, dass die Ersatzadressen-Entscheidungsvorrichtung 2 entscheidet, die Wortleitung mit einem Adresssignal {A3, A2, A1, A0} = {0, 0, 1, 1} durch eine redundante Wortleitung zu ersetzen, eine Sicherungsadresse aus diesem Adresssignal {0, 0, 1, 1} erzeugt.
  • Dies bedeutet, dass in dem Fall, dass das Adresssignal {0, 0, 1, 1} eingegeben wird, die Ersatzadressen-Entscheidungsvorrichtung 2 entscheidet, dass die Sicherungen von der Sicherung F101 bis einschließlich der Sicherung F108 getrennt werden, so dass das Wortsignal WD den "H"-Pegel annimmt.
  • In dem Fall, dass das Adresssignal {0, 0, 1, 1} eingegeben wird, sind die Adressleitungen des Adressignals, das den "H"-Pegel annimmt, Adressleitungen {A3B, A2B, A1, A0}. Da die Adressleitungen {A3, A2, A1B, A0B}, die die Adressleitungen {A3B, A2B, A1, A0} komplementieren, zu diesem Zeitpunkt den "L"-Pegel aufweisen, sind der Transistor TR2, der Transistor TR4, der Transistor TR5 und der Transistor TR7 ausgeschaltet, so dass kein Strom fließt.
  • Daher wird durch die Unterbrechung der Sicherungen, die an die Transistoren angeschlossenen sind, in deren Gate-Anschluss die Adressleitungen {A3B, A2B, A1, A0} eingegeben werden, der Strompfad nicht geschlossen. Folglich fließt selbst dann, wenn der Transistor TR1, der Transistor TR4, der Transistor TR5 und der Transistor TR8 eingeschaltet sind, kein Strom, und folglich nimmt das Wortleitungssignal WD den Pegel "H" an.
  • Dementsprechend bildet die Ersatzadressen-Entscheidungsvorrichtung 2 eine Sicherungsadresse für den Austausch der Wortleitung, die dem Adresssignal {0, 0, 1, 1} entspricht, durch die redundante Wortleitung als die Sicherungsnummern der Leitung {F108, F106, F103, F101}.
  • Weiter bildet in dem Fall, dass das Adresssignal einer Wortleitung eines anderen Austauschgegenstands ein Adresssignal {1, 1, 0, 0} ist, die Ersatzadressen-Entscheidungsvorrichtung 2 eine Sicherungsadresse für den Austausch durch eine redundante Wortleitung als die Sicherungszahlen der Leitung {F115, F113, F112, F110}.
  • Ähnlich bestimmt die Ersatzadressen-Entscheidungsvorrichtung 2 die Sicherungsnummern einer Leitung {FC101, FC102, FC103, FC104}, die der Adresse der durch eine redundante Bitleitung zu ersetzenden Bitleitung entspricht, um die Bitleitung durch die redundante Bitleitung basierend auf der vorstehend beschriebenen Bitmap zu ersetzen.
  • Weiter ist es notwendig, den Spannungspegel der Referenzspannung Vref der internen Stromversorgungsspannung einzustellen.
  • Dies bedeutet, dass zur Einstellung eines vorbestimmten Spannungspegels basierend auf der Schwellenspannung VT, die für jeden Halbleiterspeicherchip gemessen wird, der von der LSI-Prüfvorrichtung 1 eingeben wird, die Ersatzadressen-Entscheidungsvorrichtung 2 die Leitung von Vref-SICHERUNGS-Nummern bestimmt, die unterbrochen werden soll, beispielsweise ähnlich der Leitung {FY101, FY102, FY103, FY104,...} der Chipnummer "CA001", und zwar für jeden Chip, der der Leitung der Vref-SICHERUNGS-Nummern entspricht.
  • Dann gibt die Ersatzadressen-Entscheidungsvorrichtung 2 wie vorstehend erwähnt die in 9 für ein bestimmtes Los gezeigten Sicherungsadressdaten aus, wobei das Los basierend auf der erzeugten Bitmapdatei 4 erzeugt wird, die von der LSI-Prüfvorrichtung in die in 1 gezeigte Abgleichvorrichtung 3 eingeben wird, und speichert zudem diese Sicherungsadressdaten in der Sicherungsadressdatei 5.
  • Die Abgleichvorrichtung 3 unterbricht basierend auf den ein gegebenen Sicherungsadressdaten die entsprechenden Sicherungen eines jeden Chip mit Hilfe eines Lasers.
  • Weiter schreibt die Ersatzadressen-Analysevorrichtung 42 zur Ausgabe der vorstehend genannten Sicherungsadressdaten und der Reihungen von Sicherungsnummern beispielsweise kontinuierlich mit der Reihung der Reihen-SICHERUNGS-Nummern, wie in 9 gezeigt, eine Sicherungsadressreihung wie folgt "...; Reihen-SICHERUNGS-Nummer (F101); Reihen-SICHERUNGS Nummer (F103); Reihen-SICHERUNGS-Nummer (F106); Reihen-SICHERUNGS-Nummer (F108); Reihen-SICHERUNGS-Nummer (F110); Reihen-SICHERUNGS-Nummer (F112); Reihen-SICHERUNGS-Nummer (F113); Reihen-SICHERUNGS-Nummer (F115);..." Weiter erzeugt in der vorstehend erwähnten Sicherungsadressreihung beispielsweise die Ersatzadressen-Analysevorrichtung 42 eine Tabellendatei wie in 11 gezeigt, in der die erste Sicherungsnummer, bei der es sich um die Sicherungsnummer handelt, mit der die Reihung beginnt, die Abgrenzung zwischen der Leitung der Reihen-SICHERUNGS-Nummern und der Spalten-SICHERUNGS-Nummern anzeigen, und entspricht den durch die redundanten Wortleitungen zu ersetzenden Wortleitungen, wobei die redundanten Wortleitungen als eine Sequenz zu verwendender redundanter Wortleitungen beschrieben wird, und diese Datei im Tabellenformat in der Speichervorrichtung 6 speichert (siehe 1) .
  • Zu diesem Zeitpunkt beginnt das Format der Spalten-SICHERUNGS-Nummern mit F501, und die Adressnummer weist das selbe Format wie die Reihen-SICHERUNGS-Nummer auf.
  • Dann werden die Sicherungsnummer F101 bis einschließlich der Sicherungsnummer F108 als Gruppe GR1 bezeichnet, die Sicherungsnummer F109 bis einschließlich der Sicherungsnummer F110 werden als Gruppe GR2 bezeichnet,...., die Sicherungsnummer F501 bis einschließlich der Sicherungsnummer F508 werden als Gruppe GL1 bezeichnet, und die Sicherungsnummer F509 bis einschließlich der Sicherungsnummer F510 werden als Gruppe GL2 bezeichnet,....
  • Hierbei entsprechen die Nummern F501, F502, F503, F504,... den Nummern FY101, FY102, FY103, FY104,....
  • Dementsprechend wird in 11 die Textdaten-Reihensicherungs-Erstnummer "F101", GR1, welche anzeigt, dass die erste Sicherungsnummer der Gruppe GR1 die Sicherung F101 ist, in den Bereich R51 eingefügt, und die Textdaten-Reihensicherungs-Erstnummer "F109", GR2, die anzeigt, dass die erste Sicherungsnummer der Gruppe GR2 die Sicherung F109 ist, wird in den Bereich R52 eingeführt.
  • Ähnlich werden hinterher die ersten Nummern der Sicherungen, welche jede Gruppe ausmachen, die den Sicherungen zum Ersetzen der redundanten Wortleitungen entsprechen, eingefügt.
  • Weiter wird in 11 die erste Textdaten-Spaltensicherungsnummer "F509", GL2, welche anzeigt, dass die erste Sicherungsnummer der Gruppe GL1 die Sicherung F501 ist, in den Bereich R61 eingegeben, und die erste Textdaten-Spaltensicherungsnummer "F509", GL2, welche anzeigt, dass die erste Sicherungsnummer der Gruppe GL2 die Sicherung F509 ist, in den Bereich R62 eingegeben.
  • Ähnlich werden danach die ersten Nummern der Sicherungen, die jede Gruppe ausmachen, die den Sicherungen zum Ersetzen der redundanten Wortleitungen entsprechen, eingefügt.
  • Dann teilt die Ersatzadressen-Analysevorrichtung 42 die Reihensicherungsnummer-Sicherungsadressleitungen und die Spaltensicherungsnummer-Sicherungsadressleitungen in Gruppen von Sicherungsadressen, welche jeweils die zu unterbrechenden Reihensicherungsnummern bzw. die zu unterbrechenden Spalten sicherungsnummern aufweisen, indem sie die ersten in die Tabellendatei in 11 eingefügten Sicherungsnummern verwenden.
  • Weiter verarbeitet die Ersatzadressen-Analysevorrichtung 42 die in 9 gezeigte Sicherungsdatei und erzeugt die in 12 gezeigte Zwischendatei. Wie in 12 gezeigt ist diese Zwischendatei eine Datei, in der die Sicherungsdatei-Textdaten, die in 9 durch ";" abgegrenzt sind, umgewandelt werden, so dass sie in einer Reihung beschrieben werden. Hier werden für die Reihensicherungsnummern und die Spaltensicherungsnummern die Sicherungen F101 bis einschließlich F108 sowie die Sicherungen F501 bis einschließlich F508 wie vorstehend erwähnt verwendet.
  • Weiter erzeugt die Ersatzadressen-Analysevorrichtung 42 redundante Adressen aus der vorstehend erwähnten Zwischendatei.
  • Hier bedeuten die redundanten Adressen Adressen von Wortleitungen und Bitleitungen, die durch redundante Wortleitungen und redundante Bitleitungen ersetzt worden sind.
  • Basierend auf dem in 11 gezeigten Tabellenformat teilt die Ersatzadressen-Analysevorrichtung 42 die Sicherungsadressleitungen in der in 12 gezeigten Zwischendatei in Gruppen von Sicherungsadressen, welche die zu unterbrechenden Reihensicherungsnummern oder die zu unterbrechenden Spaltensicherungsnummern aufweisen.
  • Beispielsweise teilt die Ersatzadressen-Analysevorrichtung 42 die Sicherungsadressen, welche die zu unterbrechenden Reihensicherungsnummern aufweisen, in Gruppen GR1{F108, F105, F104, F101}, Gruppe GR2 {F115, F113, F112, F110},.... auf.
  • Dann führt die Ersatzadressen-Analysevorrichtung 42 einen Prozess zur Umwandlung der geteilten Sicherungsadressgruppen in redundante Adressen aus.
  • Beispielsweise wandelt die Ersatzadressen-Analysevorrichtung 42 die Elemente der Reihensicherungsnummergruppe GR1 {F108, F105, F104, F101} der Gruppe GR1 in "1" in dem Fall um, dass die Sicherungsnummer ungeradzahlig ist, und in "0" in dem Fall, dass die Sicherungsnummer geradzahlig ist.
  • Ähnlich wandelt die Ersatzadressen-Analysevorrichtung 42 die geteilten Sicherungsadressen der anderen Gruppen in die Daten "0" oder "1" um.
  • Dann wandelt die Ersatzadressen-Analysevorrichtung 42 die umgewandelte Gruppe GR1 {0,1,0,1} und die Gruppe GR2 {1, 1, 0, 0},... in ein hexadezimales Format um, und bildet redundante Adressen als Gruppe GR1{3} bzw. Gruppe GR2 {A}.
  • Auf ähnliche Weise wandelt die Ersatzadressen-Analysevorrichtung 42 die umgewandelte Gruppe GL1 {1,1,0,0} und die Gruppe GL2 {0, 0, 0, 1},... in ein hexadezimales Format um, und bildet redundante Adressen als Gruppe GL1{A} bzw. Gruppe GL2 {1}.
  • Dann speichert die Ersatzadressen-Analysevorrichtung 42 beispielsweise für jeden Wafer in dem Los in der Speichervorrichtung 6 die Daten der Chipnummer, der Adressen ausgetauschter Wortleitungen und Bitleitungen, die Nummer ausgetauschter Wortleitungen und Bitleitungen, und des Verteilungszustandes der Chips auf jedem Wafer für jeden Chip mit dem in 13 gezeigten Format.
  • Es folgt nun eine Beschreibung des Formats der in 13 gezeigten Analysedatei. Im Bereich 8100 wird das Textdatenlos Nr. "CB-10" eingefügt, das anzeigt, dass die Losnummer dieses Loses die Losnummer "CB-10" ist.
  • Im Bereich R101 wird die Textdaten-Wafernummer "W01" einge fügt, die anzeigt, dass die Wafernumer des Loses mit der vorstehend erwähnten Losnummer "CB-10" die Wafernummer "W01" ist.
  • Weiter werden im Bereich R102 die die Chipnummer anzeigenden Textdaten Chip Nr. "C5, 20" eingefügt, die anzeigen, dass die Chipnummer des vorstehend erwähnten Wafers Nr. "W01" die Chipnummer Nr. "C5, 20" ist.
  • Im Bereich R103 werden Textdaten von Vref-Adressen {"FY101", "FY103,.....}, welche die Vref-Adressen basierend auf den Vref-SICHERUNGS-Nummern anzeigen, eingegeben, wodurch angezeigt wird, dass die Vref-Adressen der Chipnummer "C5, 20" Vref-Adressen {"FY101", "FY103,.....} sind.
  • Weiter wird im Bereich R104, die Nummer der Vref-Adressen, d.h. Daten, die anzeigen, wie viele Sicherungen unterbrochen sind, beispielsweise Textdaten ("3") eingefügt, wobei drei Sicherungen unterbrochen sind.
  • Im Bereich R105 werden die Textdaten Wortleitungs-Adress-Nr. {"21, "1A", "3A",...} eingefügt, welche anzeigen, dass die Adressnummer der Wortleitung, die durch eine redundante Wortleitung im Chip Nr. "C5, 20" ersetzt wird, "21, 1A, 3A, ..." ist.
  • Im Bereich R106 werden die Textdaten Nr. Adressen "4" eingefügt, die anzeigen, dass die Austauschanzahl der Wortleitungen, die durch redundante Wortleitungen ersetzt werden, "4" ist.
  • Im Bereich R107 werden die Textdaten Bitleitungs-Adress-Nr. {"5A, "CB", "D2",...} eingefügt, die anzeigen, dass die Adressnummer der Bitleitung im Chip Nr. "C5, 20", die durch eine redundante Bitleitung ersetzt wird, {5A, CB, D2,...} ist.
  • Im Bereich R108 werden die Textdaten Nr. Adressen "10" eingefügt, die anzeigen, dass die Austauschanzahl der durch redundante Bitleitungen ersetzten Bitleitungen "10" ist.
  • Im Bereich R109 werden die Textdaten Chip Nr. "C5, 21" eingefügt, die anzeigen, dass die Chipnummer in dem vorstehend erwähnten Wafer Nr. "W01" die Chip Nr. "C5, 21" ist. Auf ähnliche Weise werden anschließend wie vorstehend erwähnt die Vref-Adressen, die Anzahl der Vref-Adressen, die wortadressnummern, die Anzahl der Wortleitungsadressen, die Bitleitungs-Adressnummern sowie die Anzahl der Bitleitungsadressen des Chip Nr. "C5, 21" als Textdaten eingefügt.
  • Dann, wenn alle Chipnummer-Textdaten aller Halbleiterspeicherchips auf dem Wafer mit der Wafer Nr. "W01", die Vref-Adressen, die Anzahl der Vref-Adressen, die Wortleitungs-Adressnummern, die Anzahl der Wortleitungsadressen, die Bitleitungs-Adressnummern und die Anzahl der Bitleitungsadressen vollständig sind, sind im Bereich R110 die Textdaten "Gesamtaustauschanzahl "243"", welche anzeigen, dass die Gesamtaustauschanzahl, bei der die Summe der Anzahl der Wortleitungsadressen und Bitleitungsadressen eines jeden Chip für alle Chips im Wafer berechnet wird, "243" beträgt.
  • Zu diesem Zeitpunkt berechnet die Fehlerverteilungs-Analysevorrichtung 32 die Gesamtanzahl der Wortleitungsadressen und der Bitleitungsadressen eines jeden Chip, und berechnet dann die Gesamtsumme, wobei die Summenbildung für alle Chips auf dem Wafer durchgeführt wird.
  • Nachdem die Textdaten der Chipnummern der Halbleiterspeicherchips im Wafer mit der Wafernummer "W01, der Vref-Adressen, der Anzahl an Vref-Adressen, der Wortleitungs-Adressnummern, der Anzahl an Wortleitungsadressen, der Bitleitungs-Adressnummern, der Anzahl an Bitleitungsadressen mit Bezug auf alle Chips beschrieben worden sind und die Textdaten der Gesamtaus tauschzahl eingefügt worden ist, wird die Identifizierung "/E", die anzeigt, dass die Waferdaten des Wafers Nr. "W01" vollständig sind, in den Bereich R111 eingefügt.
  • Als Nächstes werden ähnlich wie bei der Beschreibung des Bereiches R101 Textdaten in den Bereich R112 eigefügt, die die Wafernummer des Wafers Nr. "W02" anzeigen, wodurch angezeigt wird, dass die Wafernummer in dem Los mit der vorstehenden Los Nr. "CB-10" die Wafer Nr. "W02" ist.
  • Weiter werden ähnlich wie bei der Beschreibung des Bereiches R102 Textdaten in den Bereich R113 eingefügt, die die Chipnummer des Chip Nr. "C5, 20" anzeigen, wodurch angezeigt wird, dass die Chipnummer des vorstehend erwähnten Wafers Nr. "W02" die Chipnummer "C5, 20" ist.
  • Auf ähnliche weise werden anschließend die Textdaten einer jeden Chipnummer der Hälbleiterchips auf dem Wafer Nr. "W02", die Vref-Adressen, die Anzahl der Vref-Adressen, die Wortleitungs-Adressnummern, die Anzahl der Wortleitungsadressen, die Bitleitungs-Adressnummern, und die Anzahl der Bitleitungsadressen im Hinblick auf alle Chips eingefügt, und im Bereich R113 werden die Textdaten "Gesamtaustauschanzahl "5-21" eingefügt, die die Gesamtaustauschanzahl anzeigen.
  • Weiter werden im Bereich R114 Textdaten "E/" eingefügt, die anzeigen, dass die Waferdaten des Wafers Nr. "W02" vollständig sind.
  • Wenn alle Daten aller Wafer in dem Los Nr. "CB-10" vollständig sind, wird in den Bereich R115 als Identifizierung "EOF" eingegeben, welche das Ende der Analysedatei des Loses des Loses Nr. "CB-10" anzeigt.
  • Jede Position der Textdaten in der in der vorstehend erwähnten 13 gezeigten Analysedatei ist durch ";" abgegrenzt.
  • Weiter liest die Fehlerverteilungs-Analysevorrichtung 32 die in der Speichervorrichtung 6 gespeicherte Datenanalysedatei chronologisch aus, und gibt sie an die Anzeigevorrichtung 33 (beispielsweise an die Kathodenstrahlröhre oder den Drucker) aus. Beispielsweise aktiviert die Fehlerverteilungs-Analysevorrichtung 32 ein in der Speichervorrichtung 6 gespeichertes Analyseprogramm, und zeigt basierend auf einer Analyse der Eingangsdatendatei die in jedem Los verwendeten Gesamtaustauschzahlen mit einer in 14 gezeigten geknickten Linie A chronologisch in der Reihenfolge der Losverarbeitung an.
  • Dies bedeutet, dass in dem in 14 gezeigten Schaubild die horizontale Achse die Losnummer zeigt, wobei neue Nummern der Reihe nach von links nach rechts angeordnet sind, und die vertikale Achse die Gesamtzahl der Austausche in jedem Los zeigt.
  • Mit Hilfe der Prozessfehler-Bewertungsvorrichtung 34 wird die Gesamtaustauschanzahl derart eingestellt, dass, wenn die Gesamtzahl der Austausche beispielsweise fünfzig erreicht, eine Versagensanalyse durchgeführt wird.
  • Zu diesem Zeitpunkt zeigt, da die Gesamtanzahl der Austausche im Los Nr. "CB-15" und im Los Nr. "CB-26" größer oder gleich 50 ist, die Prozessfehler-Bewertungsvorrichtung 34 diese mit einer unterschiedlichen Punktfarbe als die anderen Lose an, wodurch dem Bediener angezeigt wird, dass ein festgelegter Wert überschritten wird. Hier werden für den Fall, dass die Gesamtanzahl der Austausche geringer als 50 ist, die Punkte in "blau" angezeigt, und in dem Fall, dass die Gesamtanzahl der Austausche größer oder gleich 50 ist, die Punkte in "rot" angezeigt. Dies bedeutet, dass die Prozessfehler-Bewertungsvorrichtung 34 dem Maschinenbediener anzeigt, dass es nun erforderlich ist, eine Analyse zum Herausfinden des Prozessfehlers durchzuführen.
  • Darüber hinaus wird in 14 mit der Losnummer auf der hori zontalen Achse, wobei die vertikale Achse die Anzahl von Wortleitungen zeigt, die durch redundante Wortleitungen ersetzt werden sowie die Anzahl von Bitleitungen, die durch redundante Bitleitungen ersetzt werden, die festgelegte Nummer zur Durchführung einer Versagensanalyse als geknickte Linie angezeigt, die beispielsweise bei einer Zahl von 70% (diese Zahl wird basierend auf der Art und dergleichen von redundanten Wortleitungen und redundanten Bitleitungen bestimmt) der Anzahl von redundanten Wortleitungen und redundanten Bitleitungen im Speicherzellenbereich bestimmt werden, die in Lage sind, verändert zu werden.
  • Auf diese Weise zeigt in dem Fall, dass entweder die Anzahl der durch redundante Wortleitungen ersetzten Wortleitungen oder die Anzahl der durch redundante Bitleitungen ersetzten Bitleitungen die voreingestellte Anzahl überschreitet, die Prozessfehler-Bewertungsvorrichtung 34 die Punkte der Linie an den entsprechenden Losnummern, die die voreingestellte Nummer übersteigt, mit einer "roten" Farbe anstelle einer "blauen" Farbe an, und zeigt dem Maschinenbediener an, dass es nun notwendig ist, eine Analyse zum Finden des Prozessfehlers auszuführen.
  • Wenn der Bediener gewarnt wird, dass es nun notwendig ist, eine Analyse zum Finden des Prozessfehlers wie oben beschrieben durchzuführen, startet er ein Versagensanalyseprogramm, das in der Speichervorrichtung 6 in der Prozessfehler-Bewertungsvorrichtung 34 gespeichert ist. Die Prozessfehler-Bewertungsvorrichtung 34 arbeitet dann gemäß dem gestarteten Versagensanalyseprogramm.
  • Aus der in der Speichervorrichtung 6 gespeicherten Datenanalysedatei zeigt die Prozessfehler-Bewertungsvorrichtung 34 auf der Anzeigevorrichtung 33 wie in 15 gezeigt ein Balkendiagramm der Beziehung zwischen den Wortleitungsadressen in jedem Chip der Wafer in einem Los und der Austauschanzahl von Wortleitungen durch redundante Wortleitungen, und die Beziehung zwischen den Bitleitungsadressen in jedem Chip der Wafer in dem Los und der Austauschanzahl von Bitleitungen durch redundante Bitleitungen an.
  • Dies bedeutet, dass 15(a) die Beziehung zwischen den Wortleitungsadressen einer jeden Speicherzelle in einem Chip auf der horizontalen Achse, und der Austauschanzahl der Wortleitungen durch redundante Wortleitungen im gesamten Los auf der vertikalen Achse zeigt.
  • Auf ähnliche Weise zeigt 15(b) die Beziehung zwischen den Bitleitungsadressen einer jeden Speicherzelle in einem Chip auf der horizontalen Achse, und der Austauschanzahl der Bitleitungen durch redundante Bitleitungen im gesamten Los auf der vertikalen Achse.
  • Mit dieser 15 kann bestimmt werden, welche Adressen eine besonders große Austauschanzahl jeder Bitleitung oder Wortleitung (Analysemuster der Anzahl von Ersetzungen, die Adressen entsprechen) aufweisen.
  • Beispielsweise wird wie in 15(a) gezeigt, wenn die Bitleitung mit einer Adresse "0" eine große Austauschanzahl durch redundante Bitleitungen aufweist, bewertet, dass der dieser Fehlerverteilung entsprechende Prozess die Ursache des Versagens ist.
  • Die Ursache des Versagens der Bitleitungen mit dieser Adresse wird in einer Fehlerverteilungs-Datenbank 3 im Voraus als Fehlerverteilungsmuster (das Muster eines Schaubilds von der in 15 gezeigten Form) gespeichert, und als entsprechendes Schaubild (entsprechende Tabelle) der Prozessfehler, die diesem Fehlerverteilungsmuster entsprechen. Basierend auf der entsprechenden Tabelle dieser Fehlerverteilungs-Datenbank 35 zeigt die Prozessfehler-Bewertungsvorrichtung 34 den Prozess fehler mit einem Versagensmuster, welches dem Fehlerverteilungsmuster auf der Anzeigevorrichtung 33 am meisten ähnelt, als bewertete Versagensdaten an.
  • Zu diesem Zeitpunkt beurteilt die Prozessfehler-Bewertungsvorrichtung 34, dass das vorstehend genannte Fehlerverteilungsmuster ähnlich dem Versagensmuster ist, das durch einen Prozessfehler bei der Fotolackbelichtung durch ein Schrittschaltwerk verursacht wird, wobei die Lichtbeugung in einigen Mustern geringer ist als in anderen und die Breite des Musters breiter wird, wobei bewertet wird, dass einer der Belichtungsprozesse dieses Schrittschaltwerkes die Ursache für das Versagen der Bitleitung ist, und zeigt dieses bewertete Ergebnis auf der Anzeigevorrichtung 33 an. Im Allgemeinen weist ein Halbleiterchip Blöcke von Speicherzellen auf, in denen jeweils Speicherzellen gebildet sind, sowie einen Peripherieschaltkreis, der den Austausch der Speicherinformation mit dem externen Bereich steuert. Die Speicherzellenblöcke können weiter in eine Vielzahl von Blöcken unterteilt werden.
  • Des Weiteren besteht ein Unterschied zwischen der Musterdichte des Speicherzellenblocks und dem auf der Maske oder der Maskenvorlage ausgebildeten Peripherieschaltkreis. Daher unterscheidet sich die Größe der am Umfang des Blocks angeordneten Speicherzellen von den Speicherzellen in der Mitte des Blocks aufgrund des Einflusses der Lichtbeugung. Weiter gibt es einen Fall, bei dem sich die Höhe des Speicherblocks vom Peripherieschaltkreis unterscheidet. In dem Fall, dass ein biegsamer Isolierfilm wie beispielsweise ein SOG-Film (SOG = spin on glass) auf der Oberseite ausgebildet ist, könnte ein Unterschied in der Filmdicke zwischen dem Umfang und dem zentralen Abschnitt des Blocks vorliegen. Aus diesen Gründen können Unzulässigkeitsbits leicht an einer spezifischen Adresse konzentriert sein, und die entsprechende Ersatzadressenverteilung wird zu einem Muster einer spezifischen Versagensursache.
  • Der Maschinenbediener untersucht den Belichtungsprozess basierend auf dem auf der Anzeigevorrichtung 33 angezeigten bewerteten Ergebnis und beseitigt den das Auftreten des Versagens verursachenden Faktor.
  • Weiter berechnet die Fehlerverteilungs-Analysevorrichtung 32 aus der vorstehend erwähnten Ersatzadressen-Informationsdatei 31 die Gesamtsumme der Anzahl von Adressen der Wortleitungsersetzungen und der Anzahl von Adressen der Bitleitungsersetzungen, wobei die Gesamtsumme für die Chips in entsprechenden Chippositionen auf jedem Wafer für alle Wafer in dem selektierten Los berechnet wird.
  • Darüber hinaus führt die Fehlerverteilungs-Analysevorrichtung 32 zu diesem Zeitpunkt die Berechnung für entsprechende Chippositionen auf jedem Wafer auf einem Wafer-Bildschirm 200 aus.
  • Dann zeigt die Fehlerverteilungs-Analysevorrichtung 32 eine Draufsichtfigur (ein Analysemuster, das die Verteilung des vorstehend erwähnten Gesamtsummenwerts der Wafer) wie in 16 gezeigt auf der Anzeigevorrichtung 33 an.
  • Beispielsweise ist in 16 eine Vergrößerungsansicht des zentralen Abschnitts des Bildschirms 200 durch den Bereich R201 dargestellt, und eine Vergrößerungsansicht des unteren Abschnitts ist durch den Bereich R202 dargestellt. Ebenso wie in diesen Vergrößerungsansichten ist der vorstehend erwähnte Gesamtwert entsprechend Chip 1 angezeigt. Im Bereich R201 zeigt ein Chipanzeigerahmen 9 Chippositionen, innerhalb derer die Textdaten "61", "73", "49", "58", "89", "50", "40", "77" und "78" in dem Chipanzeigerahmen angezeigt werden. In dieser Figur ist die Chipposition des Chip Nr. "C5, 20" gezeigt.
  • Das heißt, bei 16 handelt es sich um ein Verteilungsdiagramm, wobei alle Wafer in einem Los auf einem Bild überlagert sind, und der Gesamtwert der Stellen, an welchen die Gesamtsummen der Anzahl von Austauschadressen der Wortleitungen und der Anzahl von Austauschadressen der Bitleitungen aller Chips an jeder Stelle auf der Überlagerung addiert werden, ist an den entsprechenden Chipstellen gezeigt, aus welchen beurteilt werden kann, welcher Bereich auf dem Wafer Chips aufweist, auf welchen der vorstehend erwähnte Gesamtwert ungewöhnlich hoch ist.
  • Hier wird der vorstehend erwähnte Gesamtwert mit Hilfe der Versagens-Analysevorrichtung 2 berechnet, die die Anzahl von Adressen von Austauschen von Wortleitungen und die Anzahl von Adressen von Austauschen von Bitleitungen für jeden aus der Analysedatei extrahierten Chip verwendet.
  • Zu diesem Zeitpunkt zeigt die Fehlerverteilungs-Analysevorrichtung 32 keinen numerischen Wert an der Chipstelle an, wobei jedoch durch Veränderung der Anzeigefarbe einer jeden Chipstelle auf dem Wafer mit Abstufungen für jeden Wert in vorbestimmten numerischen Bereichen, und durch Veränderung der Anzeigefarbe der Chipstelle (beispielsweise blau, wenn die Austausch-Gesamtanzahl von 0 bis 10 reicht, gelb, wenn sie von 11 bis 20 reicht, rot, wenn sie größer oder gleich 21 ist, usw.), wird das Analysemuster für jeden Wert in vorbestimmten numerischen Bereichen klassifiziert, so dass es klar wird und so den Vergleichsprozess mit Versagensmustern, (Fehlerverteilungsmustern einer ähnlichen Form im Vergleich zu den Analysemustern, wobei der vorstehend genannte Gesamtwert für jeden Wert in vorbestimmten numerischen Bereichen klassifiziert wird), die in der Fehlerverteilungs-Datenbank (Datenbank: DB) 35 im Voraus gespeichert werden, vereinfacht.
  • Basierend auf der entsprechenden Tabelle der in der Fehlerverteilungs-Datenbank 35 gespeicherten Versagensmuster und ihrer Prozessfehler erfasst die Prozessfehler-Bewertungsvorrichtung 34 den Prozessfehler mit einem Versagensmuster, das dem in
  • 16 gezeigten Analysemuster am meisten gleicht, und extrahiert aus der entsprechenden Tabelle den Prozessfehler, der dem Versagensmuster entspricht, das als das am meisten dem vorstehend genannten Analysemuster gleichende Versagensmuster erfasst wurde, und zeigt dieses auf der Anzeigevorrichtung 33 als Bewertungsdaten an.
  • Weiter zeigt, wie es in 17 gezeigt ist, die Prozessfehler-Bewertungsvorrichtung 34 eine Draufsichtsfigur von der Ersatzinformations-Adressdatei 31 an, wobei, ähnlich wie in 16, die Summe der Anzahl von Ersatzadressen der Wortleitungen und der Anzahl der Ersatzadressen von Bitleitungen für jede Chipposition auf den Wafern für alle geradzahligen Wafer und alle ungeradzahligen Wafer in dem Los berechnet wird, die Gesamtsummen der entsprechenden Chippositionen für alle geradzahligen Wafer und alle ungeradzahligen Wafer berechnet werden, und die erhaltene Gesamtsumme auf jeder Chipposition auf dem Wafer auf der Anzeigevorrichtung 33 angezeigt wird.
  • Dies bedeutet, dass 17 ein Verteilungsmuster der Austauschanzahl zeigt, wobei die Gesamtsumme der Chip-Austauschanzahl für jede Chipposition für alle Wafer in dem in 16 gezeigten Los für alle geradzahligen und ungeradzahligen Wafer in dem Los zur Anzeige getrennt sind. In 17 zeigt 17(a) ein auf einem Bildschirm 201 auf der Anzeigevorrichtung 33 angezeigtes Waferverteilungsmuster des Gesamtsummenwerts der Austauschanzahl auf geradzahligen Wafern, und 17(b) zeigt ein auf einem Bildschirm 202 auf der Anzeigevorrichtung 33 angezeigtes Waferverteilungsmuster des Gesamtsummenwerts der Austauschanzahl auf ungeradzahligen Wafern.
  • Dann zeigt 17(c) die numerischen Kategorien für die Muster in 17(a) und 17(b). Hier zeigt beispielsweise 17(c), dass im Bildschirm 201 in 17(a) und dem Bildschirm 202 in 17(b) Bereiche, in denen der Gesamtsummenwert der Austauschanzahl pro Chip in jeder Chipposition im Be reich von 0 bis 10 liegt, mit blauer Farbe wie im Bereich P gezeigt gekennzeichnet sind, im Bereich von 11 bis 20 mit gelber Farbe wie im Bereich Q gezeigt gekennzeichnet ist, und im Bereich größer oder gleich 21 mit roter Farbe wie im Bereich R gezeigt gekennzeichnet sind.
  • Weiter wird ähnlich wie in 17 in 16 das Verteilungsmuster in vorbestimmten Bereichen des Gesamtsummenwerts der Austauschanzahl in den selben Farben wie in 17(c) erzeugt.
  • Weiter kann in den 16 und 17 jeder Chiprahmen des Wafers auf dem von einer Ausgangsvorrichtung 5 angezeigten Bildschirm nur im Inneren eine Farbe aufweisen, die der Farbe des Gesamtsummenwerts entspricht. Der Gesamtsummenwert kann jedoch auch auf der Farbe angezeigt werden.
  • Weiter erfasst die Prozessfehler-Bewertungsvorrichtung 34 basierend auf der in der Fehlerverteilungs-Datenbank 35 gespeicherten entsprechenden Tabelle der Versagensmuster und ihren Prozessfehlern den Prozessfehler entsprechend dem Versagensmuster durch Annäherung an das in 17 gezeigte Analysemuster, und extrahiert aus der entsprechenden Tabelle den Prozessfehler, der dem Versagensmuster entspricht, das als das dem vorstehend genannten Analysemuster als angenähertes Versagensmuster erfasst worden ist, um dieses auf der Anzeigevorrichtung 33 als Bewertungsdaten anzuzeigen. Zu diesem Zeitpunkt vergleicht die Prozessfehler-Bewertungsvorrichtung 34 die beiden Verteilungsmuster der geradzahligen Wafer auf dem Bildschirm 201 und der ungeradzahligen Wafer auf dem Bildschirm 202, welche in 17(a) bzw. 17(b) gezeigt sind, mit dem in der Fehlerverteilungs-Datenbank 35 gespeicherten Versagensmuster zur gleichen Zeit. Wenn es einen Unterschied bei den Mustern gibt, folgert die Prozessfehler-Bewertungsvorrichtung 34 daraus, dass ein Versagen in einem der beiden Teile der einzelnen Waferbearbeitungs-Plasmavorrichtung vor liegt.
  • Weiter erhält die Fehlerverteilungs-Analysevorrichtung 32 wie in 18 gezeigt basierend auf der Vref-SICHERUNGS-Nummer, die den unterbrochenen Sicherungen von Chips auf dem Wafer in der Sicherungsadressdatei 5 entspricht, den Spannungswert der Referenzspannung Vref vor der Korrektur und zeigt diesen Spannungswert der Referenzspannung Vref, bevor eine Korrektur aller Chips in dem Los erfolgt, in Form eines Balkendiagramms an. In 18 gibt die horizontale Achse die Referenzspannung Vref wieder und die vertikale Achse gibt die Anzahl der Chips wieder, in denen die LSI-Prüfvorrichtung 1 die entsprechende Referenzspannung gemessen hat.
  • Hier bedeutet der Text "kein Gebrauch" am rechten Ende der horizontalen Achse, die den Referenzspannungswert in dem Balkendiagramm in 18 zeigt, unbenutzte Chips.
  • Auf diese Weise analysiert die Prozessfehler-Bewertungsvorrichtung 34 basierend auf der Analyse des Referenzspannungs-Vref-Musters in dem in 18 gezeigten Balkendiagramm die Differenz beim Transistor-Schwellenwert VT, und zeigt die Prozessschritte (Ionenimplantationsschritte, Gate-Oxidfilm-Erzeugungsschritte und dergleichen), die mit den Differenzen beim Schwellenwert VT in Zusammenhang stehen, als das Bewertungsergebnis auf der Anzeigevorrichtung 33 an.
  • Weiter zeigt die Fehlerverteilungs-Analysevorrichtung 32 auf der Anzeigevorrichtung 33 eine in 19 gezeigte Draufsichtsfigur (Analysemuster) an, wobei von den Daten, welche die Unterbrechung von Sicherungen für den in der Wafer-Prüfinformationsdatei 23 gespeicherten, in 13 nicht gezeigten Selbstauffrisch-Zeitgeber anzeigen, Summenwerte der Selbstauffrisch-Zeitgeber-Taktzeit der entsprechenden Chippositionen auf dem Wafer für alle Wafer auf jeder entsprechenden Chipposition auf dem Wafer angezeigt werden.
  • Dies bedeutet, dass 19(a) eine Verteilungsfigur ist, in der alle Wafer überlagert sind, wobei die Selbstauffrisch-Zeitgeber-Taktzeiten der Chips an jeder Chipposition addiert und in den entsprechenden Chippositionen auf dem auf der Anzeigevorrichtung 33 angezeigten Wafer-Bildschirm 203 angezeigt werden, und aus denen beurteilt werden kann, welche Bereiche auf dem Wafer Chips aufweisen, die ungewöhnlich niedrige vorstehend erwähnte Summenwerte aufweisen (wobei Analysemuster die Verteilung der vorstehend erwähnten Summenwerte auf dem Wafer zeigen) .
  • Der in dem Chiprahmen einer jeden Chipposition auf dem vorstehend erwähnten Bildschirm 203 angezeigte Summenwert ist ein numerischer Wert der Zählung aller Chips auf allen Wafern in dem Los, die beispielsweise an der Waferposition Chip Nr. "C5, 20" in 13 und 16 vorliegen, und die so bewertet werden, dass sie kurze Selbstauffrisch-Zeitgeber-Zykluszeiten aufweisen .
  • Hier wird der vorstehend genannte Zählwert mit Hilfe der Ersatzadressen-Entscheidungsvorrichtung 2 basierend auf Korrekturinformationen der Selbstauffrisch-Zeitgeber-Taktzeit für jeden Wafer berechnet, der aus der Wafer-Prüfinformationsdatei 23 extrahiert wird.
  • Zu diesem Zeitpunkt zeigt die Fehlerverteilungs-Analysevorrichtung 32 den numerischen Wert an der Chipposition nicht an, wobei jedoch durch Verändern der Anzeigefarbe einer jeden Chipposition auf dem Wafer in Abstufungen für jeden Wert in vorbestimmten numerischen Bereichen, und durch Verändern der Anzeigefarbe der Chipposition das Analysemuster für jeden Wert in den vorbestimmten numerischen Bereichen klassifiziert wird, so dass es klar wird und so den Vergleichsprozess mit Versagensmustern vereinfacht, (Fehlerverteilungsmuster mit einer ähnlichen Form wie das Analysemuster, wobei der vorstehend erwähnte Zählwert für jeden wert in vorbestimmten numerischen Bereichen klassifiziert wird), die in der Fehlerverteilungs-Datenbank 35 im Voraus gespeichert werden.
  • In 19 beispielsweise, in der der Zählwert der Chips an jeder Chipposition, welche eine Einstellung des Selbstauffrisch-Zeitgebers für eine Selbstauffrischung 0 bis 2 ist, weist das Verteilungsmuster (Analysemuster) auf dem Bildschirm 203 in 19(a) wie im Bereich H von 19(b) gezeigt die Farbe blau auf, wobei ein Zählwert von 3 bis 5 wie im Bereich I gezeigt mit gelber Farbe gekennzeichnet ist, wobei ein Zählwert von 6 bis 8 wie im Bereich J gezeigt mit roter Farbe gekennzeichnet ist, und wobei ein Zählwert größer oder gleich 9 wie im Bereich K gezeigt mit schwarzer Farbe gekennzeichnet ist.
  • Hier muss die Selbstauffrisch-Zeitgeber-Taktzeit kürzer als die Daten-Haltezeit der Speicherzelle sein. Die Daten-Haltezeit bezeichnet die Zeitdauer, die ein eine elektrische Ladung speichernder Kondensator ausreichend elektrische Ladung als Daten speichern kann, die von einem Leseverstärker als 0/1 bewertet werden können. Weiter, wenn die kürzeste Daten-Haltezeit des gesamten Speichers in einem Chip die Haltezeit ist, dann muss die Auffrisch-Zeitgeber-Taktzeit kürzer als die Haltezeit sein.
  • Daher folgert die Prozessfehler-Bewertungsvorrichtung 34 in dem Fall, dass die Verteilung der Chips im Wafer, welcher eine Korrektur der Selbstauffrisch-Zeitgeber-Zykluszeit benötigt, lang ist, dass der Prozessschritt zur Ausbildung des vorstehend genannten Kondensators einen Prozessfehler aufweist, und zeigt das Ergebnis auf der Anzeigevorrichtung 33 an.
  • Darüber hinaus sind in allen Bildschirmen in 17 und 19 die Leitungen der die Chippositionen zeigenden Chiprahmen zum einfachen Verständnis der Analysemusterzeichnung weggelassen, mit dem Zweck, die Farbunterscheidung eines jeden Wertes in vorbestimmten numerischen Bereichen sowie die Veränderung der Farbabstufungen zu erklären.
  • Weiter unterbricht die Abgleichvorrichtung 3 basierend auf der Sicherungsdatei die Sicherungen der Halbleiterspeicherchips für jeden Wafer, und ersetzt die Wortleitungen und Bitleitungen durch redundante Wortleitungen und redundante Bitleitungen.
  • Jeder Wafer wird von der Wafer-Prüfvorrichtung 22 erneut geprüft, nachdem die vorstehend erwähnten Wortleitungen und Bitleitungen durch redundante Wortleitungen und redundante Bitleitungen ersetzt worden sind.
  • Zu diesem Zeitpunkt werden fehlerhafte Chips ausgemustert. Andererseits werden zulässige (PASS) Chips (als fehlerfreie Produkte bewertet) mit einer Säge auf einer Paketmontagevorrichtung 26 zerschnitten/getrennt, in eine Chipeineinheit zusammengebaut und durch Kunstharz und dergleichen in eine Chipeinheit gepackt. Anschließend wird eine erneute Prüfung durchgeführt, und die als fehlerfrei bewerteten Produkte werden ausgeliefert.
  • Darüber hinaus speichert die Fehlerverteilungs-Datenbank 35 die Versagensmuster in Form der entsprechenden Tabelle, wobei die Versagensmuster eine Form (Musterform) aufweisen, die ähnlich den durch Schaubilder und Figuren in den 15, 16, 17 und 19 gezeigten Analysemustern sind, die den Prozessschritten der Prozessfehler abhängig von jedem Fehlermuster entsprechen.
  • Da die Analysedaten, in die die Adressen von durch redundante Schaltkreise ersetzten Bitleitungen und Wortleitungen eingegeben werden, wie oben beschrieben chronologisch als Daten in der redundanten Adressinformationsdatei 31 gespeichert werden, ist eine große Speicherkapazität, die für die Speicherung von Bitmapdaten einer herkömlicher Loseinheit benötigt wird, bei der vorliegenden Erfindung nicht nötig, und so ist es möglich, Informationen über jeden Chip auf allen Wafern in einem Los über einen langen Zeitraum chronologisch zu speichern.
  • Weiter müssen bei der vorliegenden Erfindung, da die Ersatzadressinformationen über einen langen Zeitraum gespeichert werden können, wenn eine Prozessanalyse eines betreffenden Loses durchgeführt wird, verschiedene Arten von Prüfung für jeden Chip, der als unzulässig (FAIL) bewertet wurde, nicht erneut von der LSI-Prüfvorrichtung 1 durchgeführt werden, wodurch die Reduzierung der Anzahl von Analyseschritten ermöglicht wird. Weiter liegt für gewöhnlich insofern ein Problem vor, dass, wenn eine Sicherung erst einmal unterbrochen ist, der Zustand vor der Unterbrechung nicht geprüft werden kann. Allerdings ist im Falle der vorliegenden Erfindung kein erneuter Test erforderlich, da der Testzustand vor der Unterbrechung gespeichert wird.
  • Wie vorstehend beschrieben ist es mit der vorliegenden Erfindung möglich, Losinformationen über einen langen Zeitraum chronologisch zu speichern, da die Datenkapazität für die Chips eines jeden Loses reduziert werden kann. Beispielsweise beträgt im Falle eines 128 MByte-Speichers die Speicherkapazität in etwa 5 MByte für ein Los (25 Wafer, 200 Chips auf einem Wafer), so dass die Daten von 200 Losen auf einer Festplatte mit 1 GByte gespeichert werden können.
  • Als Nächstes wird ein Betriebsbeispiel einer Ausführungsform mit Bezug auf 1, 13 und 20 beschrieben. 20 ist ein Ablaufdiagramm zur Erklärung eines Halbleiterspeicher-Herstellungsverfahrens der vorliegenden Erfindung. Hierbei ist der für die Beschreibung verwendete Halbleiterspeicher ein Speicher mit redundanten Schaltkreisen, beispielsweise ein DRAM-Speicher.
  • Es folgt eine Beschreibung, welche von der Verarbeitungsfolge des Ablaufdiagramms in 20 gefolgt wird.
  • Nachdem Waferprozesse, wie z.B. Ionenimplantationsschritte (Verunreinigungs-Injektionsschritte), Diffusionsschritte, Dünnfilm-Ablagerungsschritte, Bemusterungsschritte, Ätzschritte, Rückschleifschritte und dergleichen beendet sind, wird in Schritt S1 eine einfache Prüfung der elektrischen Eigenschaften und funktionalen Eigenschaften nur zur Überprüfung des Betriebs eines jeden Chip aus einer Vielzahl von auf einem Wafer ausgebildeten Chips für jeden Wafer eines Loses mit Hilfe der LSI-Prüfvorrichtung 1 durchgeführt.
  • Dann gibt die LSI-Prüfvorrichtung 1 Bitmapdaten, welche die Adressen von Unzulässigkeitsbits (Speicherzellen) im Speicherzellenfeld des Speichers zeigen, an die Ersatzadressen-Entscheidungsvorrichtung 2 für jeden Chip aus.
  • Dann analysiert die Ersatzadressen-Entscheidungsvorrichtung 2 basierend auf den für jeden Wafer eingegebenen Bitmapdaten die Kombination von Wortleitungen und Bitleitungen, um die Unzulässigkeitsbits eines jeden Chip auf dem Wafer wirksam zu speichern, und schreibt Sicherungsadressen für die Zuordnung der Positionen von zu unterbrechenden Adressen in die in 9 gezeigte Sicherungs-Adressdatei 5.
  • Weiter wählt die Ersatzadressen-Entscheidungsvorrichtung 2 auf ähnliche Weise basierend auf dem Spannungswert der Referenzspannung Vref eine für jeden Chip auf allen Wafern zu unterbrechende Vref-SICHERUNGS-Nummer aus, und schreibt diese in die Sicherungsadressdatei 5.
  • Weiter beurteilt die Ersatzadressen-Entscheidungsvorrichtung 2 aus dem Prüfergebnis der LSI-Prüfvorrichtung 1, ob eine Korrektur der Selbstauffrisch-Zeitgeber-Taktzeit notwendig ist, und schreibt Informationen darüber, welche Sicherungen unterbrochen werden sollen, um die Selbstauffrisch-Zeitgeber-Takt zeit für die Chips zu korrigieren, die die Korrektur der Selbstauffrisch-Zeitgeber-Zykluszeit erfordern, in die Sicherungs-Adressdatei 5. Auf ähnliche Weise werden die Sicherungsadressen an die Abgleichvorrichtung 3 ausgegeben, und die Sicherungen für alle Chips werden unterbrochen.
  • Als Nächstes erzeugt in Schritt S3 die Ersatzadressen-Analysevorrichtung 42 aus der Sicherungs-Adressdatei 5 die Zwischendatei in 12 basierend auf der Tabellenformatdatei in 11.
  • Weiter speichert die Ersatzadressen-Analysevorrichtung 42 die Adressen der ersetzten Wortleitungen und Bitleitungen in der Ersatzadressen-Informationsdatei 31 nacheinander für jeden Chip/Wafer basierend auf dieser Zwischendatei.
  • Wenn die Ersatzadressen-Informationsdatei 31 (für jedes Los erzeugt) für ein neues Los erzeugt wird, bildet die Fehlerverteilungs-Analysevorrichtung 32 die Gesamtaustauschanzahl aus dieser Adressinformationsdatei 31.
  • Dann beurteilt in Schritt S4 die Fehlerverteilungs-Analysevorrichtung 32, ob die Gesamtaustauschanzahl größer oder gleich "50" ist, wobei "50" ein in der Speichervorrichtung voreingestellter numerischer Wert ist.
  • Zu diesem Zeitpunkt, wenn die Gesamtaustauschzahl in einem Los mit der Los Nr. "CB-14" "30" ist, bestimmt die Fehlerverteilungs-Analysevorrichtung 32, dass eine Versagensanalyse nicht notwendig ist, und die Steuerung geht zu Schritt S7 weiter.
  • Als Nächstes schreibt die Fehlerverteilungs-Analysevorrichtung 32 in Schritt S7 einen "blauen" Punkt, der anzeigt, dass die Gesamtaustauschanzahl nicht größer als der Grenzwert zur Ausführung einer Versgensanalyse ist, in die Position des Loses Nr. "CB-14", die dem in 14 gezeigten Leitungsschaubild entspricht, und beendet die Verarbeitung des Loses mit der Los Nr. "CB-14".
  • Andererseits, wenn in Schritt S4 die Gesamtaustauschanzahl des im Anschluss an Los Nr. "CB-15" verarbeiteten Loses beispielsweise "51" beträgt, bestimmt die Fehlerverteilungs-Analysevorrichtung 32, dass eine Versagensanalyse erforderlich ist, und geht weiter zu Schritt S5.
  • Auf diese Weise beurteilt die Fehlerverteilungs-Analysevorrichtung 32 die Gesamtaustauschanzahl chronologisch und nacheinander, und so ist es möglich, das Auftreten von Prozessfehlern in Echtzeit zu erfassen.
  • Weiter kann, wenn die Veränderung bei der Gesamtaustauschzahl für den Prozess und der Häufigkeit von Prozessfehlern einen zyklischen Trend zeigt, eine Wartung des entsprechenden Prozesses durchgeführt werden, bevor die Gesamtaustauschzahl durch das Auftreten tatsächlicher Prozessfehler erheblich zunimmt, da die Ereignisdaten der Gesamtaustauschzahl in jedem Los über einen langen Zeitraum als Analysedaten in der Ersatzadressen-Informationsdatei 31 gespeichert sind.
  • Zu diesem Zeitpunkt kann die Prozessfehler-Bewertungsvorrichtung 34 die Notwendigkeit der vorstehend erwähnten Wartung erfassen, indem sie den selben Prozess wie die Versagensanalyse zur Bewertung von Prozessfehlern ausführt.
  • Dann führt die Prozessfehler-Bewertungsvorrichtung 34 in Schritt S5 eine Versagensanalyse des Loses mit der Los Nr. "CB-15" durch, welches als Los identifiziert worden ist, das eine Versagensanalyse benötigt.
  • In diesem Schritt S5 erzeugt die Fehlerverteilungs-Analysevorrichtung 32 basierend auf der Losnummer, der Wafernummer, der Chipnummer, den ersetzten Wortleitungen und Bitleitungen für jeden Chip, Vref-SICHERUNGS-Nummern, Sicherungs-Unterbrechungsinformationen darüber, ob die Selbstauffrisch-Zeitgeber-Taktzeit zu korrigieren ist oder nicht, und dergleichen, in der redundanten Adresseninformationsdatei 31 eine Verteilung der Positionen, an denen Fehler auftreten. Beispielsweise wird eine statistische Prozessanalyse durchgeführt, welche die in den Schaubildern und Figuren in 15, 16, 17 und 19 gezeigten Analysemuster verwendet. Basierend auf dem Ergebnis beurteilt die Prozessfehler-Bewertungsvorrichtung 34 den Grad der Korrelation zwischen jedem Analyse- und Fehlermuster, und folgert aus diesen nacheinander die Schritte, in denen Prozessfehler entsprechend jedem Analysemuster auftreten.
  • Dieser Versagensanalyseprozess wird nun unter Verwendung des Ablaufdiagramms von 21 beschrieben. 21 ist ein Ablaufdiagramm zur Erklärung des Prozesses einer Halbleiterspeicher-Versagensanalyse der vorliegenden Erfindung.
  • In Schritt S51 erzeugt die Prozessfehler-Bewertungsvorrichtung 34 ein Schaubild, das die Austauschanzahl im redundanten Speicherbereich zeigt, der allen Adressen der in 15 gezeigten Wortleitungen und Bitleitungen entspricht, aus der Ersatzadressen-Informationsdatei 31.
  • Dann beurteilt die Prozessfehler-Bewertungsvorrichtung 34 die Korrelation zwischen dem Versagensmuster von der Form in 15, welches in der Fehlerverteilungs-Datenbank 35 gespeichert ist, und dem Analysemuster des Loses Nr. "CB-15" in 15.
  • Auf diese Weise folgert die Prozessfehler-Bewertungsvorrichtung 34, wenn der Grad an Korrelation hoch ist, den Prozessfehler entsprechend diesem Versagensmuster in der Fehlerverteilungs-Datenbank 35, und gibt Textdaten, welche diesen Prozessfehler als Ergebnis zeigen, an die Anzeigevorrichtung 33 aus.
  • Als Nächstes erzeugt die Fehlerverteilungs-Analysevorrichtung 32 in Schritt S52 aus der Ersatzadressen-Informationsdatei 31 ein Analysemuster als eine Draufsichtsfigur (oder eine Verteilungsfigur, wobei jeder Chip eine vorgegebene Farbe für jeden numerischen Wert des Gesamtsummenwerts aufweist), wobei die in 16 gezeigten Gesamtsummenwerte, welche die Gesamtaustauschanzahl in den Chips an entsprechenden Chippositionen auf jedem Wafer für alle Wafer sind, an Positionen angezeigt werden, die jeder Chipposition auf dem Bild des Wafers entsprechen.
  • Dann beurteilt die Prozessfehler-Bewertungsvorrichtung 34 die Korrelation zwischen dem Versagensmuster der in 15 gezeigten Form, das in der Fehlerverteilungs-Datenbank 35 gespeichert ist, und dem Analysemuster des Loses Nr. "CB-15" in 16.
  • Auf diese Weise folgert die Prozessfehler-Bewertungsvorrichtung 34, wenn der Grad an Korrelation hoch ist, den Prozessfehler entsprechend dem Versagensmuster in der entsprechenden Tabelle, und gibt Textdaten, die diesen Prozessfehler als Ergebnis zeigen, an die Anzeigevorrichtung 33 aus.
  • Als Nächstes erhält die Fehlerverteilungs-Analysevorrichtung 32 aus der Ersatzadressen-Informationsdatei 31 die Gesamtsummenwerte, wobei die Gesamtaustauschzahlen an jeder Chipposition auf dem Wafer für alle geradzahligen Wafer und alle ungeradzahligen Wafer in dem Los aufsummiert werden.
  • Die Fehlerverteilungs-Analysevorrichtung 32 erzeugt dann ein Analysemuster als eine Draufsichtsfigur (oder eine Verteilungsfigur, wobei jeder Chip eine vorgegebene Farbe für jeden numerischen Wert des Gesamtsummenwerts aufweist), wobei die geradzahligen Wafer in 17(a) und die ungeradzahligen Wafer in 17(b) mit Positionen gezeigt sind, die jeder Chipposition auf dem Bild des Wafers entsprechen.
  • Die Prozessfehler-Bewertungsvorrichtung 34 beurteilt die Korrelation zwischen dem in der Fehlerverteilungs-Datenbank 35 gespeicherten Paar von Versagensmustern in 17(a) und 17(b), und dem Paar von Analysemustern für 17(a) und 17(b) des Loses Nr. "CB-15".
  • Auf diese Weise folgert die Prozessfehler-Bewertungsvorrichtung 34, wenn beide 17(a) und 17(b) einen hohen Grad an Korrelation zwischen den Versagensmustern und den Analysemuster aufweisen, den Prozessfehler entsprechend diesen Versagensmustern in der entsprechenden Tabelle und gibt als Ergebnis Texdaten, welche den Prozessfehler zeigen, an die Anzeigevorrichtung 33 aus.
  • Als Nächstes erhält die Fehlerverteilungs-Analysevorrichtung 32 in Schritt S53 aus den Vref-SICHERUNGS-Nummern in der Analysedatei die Referenzspannung vor der Korrektur eines jeden Chip und erzeugt ein Balkendiagramm, das die Beziehung zwischen der in 18 gezeigten Referenzspannung und der Anzahl der Chips in dem dieser Referenzspannung entsprechenden Los zeigt.
  • Die Prozessfehler-Bewertungsvorrichtung 34 analysiert basierend auf dem Analysemuster der Referenzspannung Vref in dem Balkendiagramm die Differenz beim Schwellenwert und zeigt Textdaten, welche die Prozessschritte (Ionenimplantationsschritte, Gate-Oxidfilm-Erzeugungsschritte und dergleichen) zeigen, die in Zusammenhang mit der Differenz beim Schwellenwert als bewertetes Ergebnis stehen, auf der Anzeigevorrichtung 33 an.
  • Als Nächstes erzeugt die Fehlerverteilungs-Analysevorrichtung 32 in Schritt S54 ein Analysemuster, das die Verteilung der Chipanzahl zeigt, die eine Korrektur der Selbstauffrisch-Zeitgeber-Taktzeit wie in 19 gezeigt erfordern, wobei die Chips, die eine Korrektur der Selbstauffrisch-Zeitgeber-Takt zeiten benötigen, aus Daten abgerufen werden, die die Unterbrechung der Sicherungen für den Selbstauffrisch-Zeitgeber in der Ersatzadressen-Informationsdatei anzeigen, und für jede Chipposition auf dem gesamten Wafer gezählt werden, und die Gesamtanzahl an der Position, die jeder Chipposition auf dem Bild des Wafers entspricht, angezeigt wird.
  • Dann bewertet die Prozessfehler-Bewertungsvorrichtung 34 die Korrelation zwischen dem Versagensmuster von der Form in 19, das in der Fehlerverteilungs-Datenbank 35 gespeichert ist, und dem Analysemuster des Loses Nr."CB-15" in 19.
  • Auf diese Weise folgert die Prozessfehler-Bewertungsvorrichtung 34, wenn der Grad an Korrelation hoch ist, den Prozessfehler, der dem Versagensmuster in der entsprechenden Tabelle entspricht, und gibt Textdaten, welche den Prozessfehler als Ergebnis zeigen, an die Anzeigevorrichtung 33 aus.
  • Als Nächstes stellt die Fehlerverteilungs-Analysevorrichtung 32 in Schritt S55 graphisch die chronologische Veränderung der Fehler wie in 14 gezeigt dar. Dann folgert die Prozessfehler-Bewertungsvorrichtung 34 basierend auf der chronologischen Fehlerveränderung die Prozessfehler.
  • Bei Schritt S56 zeigt die Fehlerverteilungs-Analysevorrichtung 32 Schaubilder wie mit den Mustern K und L (Versagensmustern) gezeigt. Die Prozessfehler-Bewertungsvorrichtung 34 kann analysieren, ob die in diesem Los auftretenden Versagen von der Waferposition oder der Prozessfolge abhängen, und folgert den Prozessfehler aus der chronologischen Veränderung der Fehler.
  • Dann beendet die Prozessfehler-Bewertungsvorrichtung 34 die Versagensanalyse des in 21 gezeigten Schritts S5, und die Steuerung geht weiter zu Schritt S6 in 20.
  • Zu 20 zurückkehrend führt der Maschinenbediener in Schritt S6 eine reale Versagensanalyse der damit verbundenen Prozessschritte für den Prozessfehler aus, der durch das von der Prozessfehler-Bewertungsvorrichtung 34 ausgegebene Ergebnis bewertet wird. Anschließend führt der Maschinenbediener eine Wartung der mit dem Prozess mit dem nachgewiesenen Prozessfehler verbundenen Vorrichtung aus.
  • Auf diese Weise kann bei der vorliegenden Erfindung eine Bewertung des Prozessfehlerschrittes in Echtzeit durchgeführt werden, da chronologische Daten einer Vielzahl von Losen durch das Zeilendiagramm in 14 erhalten wird. In dem Fall, dass ein Los, das vor dem Los des Analysegegenstandes bearbeitet wurde, analysiert werden muss, kann der Prozessfehler schnell beurteilt werden, ohne dass frische Daten von den Chips gesammelt werden müssen, und es kann eine Rückkopplung zu dem Prozess in zeitlich günstiger Weise durchgeführt werden. So kann die Stabilität des gesamten Halbleiterspeicherchip-Waferprozesses verbessert werden, und somit wird eine Verbesserung der Produktivität bewirkt.
  • Als Nächstes schreibt in Schritt S7 die Fehlerverteilungs-Analysevorrichtung 32 einen "roten" Punkt, welcher anzeigt, dass die Gesamtaustauschanzahl größer oder gleich dem Grenzwert für die Durchführung einer Versagensanalyse ist, und dass eine Versagensanalyse durchgeführt worden ist, an die Position des Loses Nr. "CB-15" entsprechend dem in 14 gezeigten Balkendiagramm, und beendet die Verarbeitung des Loses mit der Los Nr. "CB-15".
  • Auf diese Weise kann der Maschinenbediener durch Bestätigung des Balkendiagramms in 14 bestätigen, zu welchem Zeitpunkt die Versagensanalyse durchgeführt wird, und kann zu einem gewissen Grad den als Nächstes auftretenden Prozessfehler aus dem zyklischen Trend dieser Versagensanalyse vorhersagen (oder lässt die Prozessfehler-Bewertungsvorrichtung 34 folgern), wodurch eine frühe Wartung der Einrichtung und der gleichen ermöglicht wird, während die Prozessfehler unbedeutend sind.
  • Weiter kann es bei der vorliegenden Erfindung selbst dann, wenn die Notwendigkeit einer Versagensanalyse nach der Montage erfolgt, nicht notwendig sein, die LSI-Prüfvorrichtung 1 zu verwenden, um erneut frische Daten aus den Halbleiterspeichern zu erhalten, nachdem diese in Pakete zusammengebaut worden sind, um die Ursache des Auftretens des Versagens im Waferprozess zu analysieren, da die Analysedatei chronologisch und über einen langen Zeitraum aufgebaut wird, und folglich wird die Wirksamkeit der Versagensanalyse verbessert.
  • Weiter ist es bei der vorliegenden Erfindung möglich, gewarnt zu werden, bevor eine große Menge defekter Produkte auftritt, da die Anordnung derart ist, dass Prozessfehler nicht nur für defekte Halbleiterspeicher bewertet werden, sondern auch für fehlerfreie Produkte.
  • Darüber hinaus ist es durch Betrachtung der Unzulässigkeits-Bitmaps der ersten und zweiten Druckschrift des Standes der Technik zur Versagensanalyse nicht möglich, zu beurteilen, ob der Halbleiterspeicher in dem Bereich liegt, in dem unzulässige Bits durch redundante Schaltkreise ersetzt werden, mit anderen Worten, ob sie durch redundante Schaltkreise wiedergewonnen werden können. Mit der vorliegenden Erfindung ist es hingegen möglich, da die Versagensursache basierend auf der Austauschanzahl bewertet wird, die Versagensursache in Beziehung zu der Position der defekten Zellen zu analysieren und dazu, ob sie in dem möglichen Bereich für einen Austausch liegt, d.h. ob sie in der Lage ist, als fehlerfreies Produkt ausgeliefert zu werden. Weiter sind, da das Verhältnis der Austauschanzahl zur verfügbaren Gesamtaustauschanzahl (nachfolgend als Austauschverhältnis bezeichnet) erkannt werden kann, der Prozessspielraum und die Stabilität immer verständlich und die Fertigungsstraße ist steuerbar. Dies bedeutet, dass es bei einem Austauschverhältnis von nahezu 100% möglich ist, vorherzusagen, dass eine geringe Prozessveränderung ein Abfall der Ausbeute verursachen könnte.
  • Durch Rückkopplung der Information über aormale Prozessschritte, die durch die vorstehend genannte Versagensanalyse des Waferprozesses erhalten wird, ist es möglich, Gegenmaßnahmen zur Korrektur anormaler Prozessschritte im Waferprozess zu beschleunigen, und durch den Einsatz der Gegenmaßnahmen zu Beginn eines neuen Prozesses (Entwicklung) oder für eine Prozessverwaltung eines augenblicklich verwendeten Prozesses können anormale Prozessschritte früh erfasst werden, was nützlich für die Prozessstabilität ist.
  • Weiter wurde die Ersatzadressen-Entscheidungsvorrichtung 2 bereits im Hinblick auf die Sicherungseinstellung der redundanten Schaltkreise in einem Halbleiterspeicher eingeführt. Da die bestehende Ersatzadressen-Entscheidungsvorrichtung 2 zur Umwandlung von Versagens-Bitmapinformationen in Ersatzadressinformationen verwendet werden kann, muss eine teure Informationsverarbeitungsvorrichtung wie bei der zweiten Druckschrift des Standes der Technik nicht eingeführt werden, und fehlerhafte Zelleninformationen können zur Speicherung und Analyse komprimiert werden, wodurch die Bewertung von Prozessfehlern auf dieser Basis ermöglicht wird.
  • Weiter ist es durch die vorliegende Erfindung möglich, da die Analysedateien eines jeden Loses chronologisch über eine lange Zeitdauer aufgebaut werden können, dann zur Qualitätskontrolle eines jeden Prozessschrittes in dem Waferprozess die Verarbeitungszeit und die Daten eines jeden Prozessschrittes des Loses aus den Losnummern zu spezifizieren, und es ist zudem möglich, die Hauptelemente des Prozesses selbst, wie z.B. Umweltbedingungen, zur Untersuchung von Anormalitäten der ein Versagen verursachenden Prozessschritte zu analysieren.
  • Vorstehend wurde eine Ausführungsform der vorliegenden Erfindung ausführlich mit Bezug auf die Figuren beschrieben. Dieser spezifische Aufbau ist jedoch nicht auf diese Ausführungsform beschränkt, und Veränderungen hinsichtlich Design und dergleichen innerhalb eines Schutzumfanges, die nicht vom Kern der vorliegenden Erfindung abweichen, werden ebenfalls von der vorliegenden Erfindung eingeschlossen.
  • Weiter ist in der obigen Beschreibung ein Beispiel beschrieben, bei dem das Format der Sicherungsadressen-Datenausgabe an die Abgleichvorrichtung 3 mit Hilfe der Ersatzadressen-Analysevorrichtung 42 in ein Ersatz-Halbleiterspeicher-Adressenformat umgewandelt wird. Andererseits kann die von der Ersatzadressen-Entscheidungsvorrichtung 2 bestimmte Ersatzadresse direkt an die Ersatzadressen-Informationsdatei 31 ausgegeben werden. Mit einem derartigen Aufbau ist der Schritt zur Schaffung einer Zwischendatei, welche in den 11 bis 13 gezeigt ist, nicht erforderlich.
  • In der vorliegenden Erfindung ist die Anordnung folgendermaßen: ein Halbleiterspeichertest wird ausgeführt; Bitadressen von Unzulässigkeitsbits werden aus der Bitmap extrahiert, welche zulässige (PASS) und unzulässige (FAIL) Beurteilungsergebnisse entsprechend den Adressen der Speicherzellen eines jeden Halbleiterspeichers aufweisen; Ersatzadressen der Wortleitungen und Bitleitungen, die durch redundante Wortleitungen und Bitleitungen ersetzt werden, werden basierend auf diesen Bitadressen bestimmt; und Prozessfehler werden durch die Austauschanzahl der ersetzten Wortleitungen und Bitleitungen für jeden Halbleiterspeicher und ersetzten Positionen basierend auf diesen Ersatzadressen oder einer statistischen Analyse basierend auf dem Verteilungszustand jedes Halbleiters auf jedem Wafer bewertet.
  • So kann mit Hilfe der vorliegenden Erfindung die Menge an Speicherdaten pro Wafer oder pro Los im Vergleich zu dem Fall, bei dem Bitmapdaten für jeden Chip gespeichert werden, reduziert werden.
  • Dies bedeutet, dass mit der vorliegenden Erfindung Daten, die für eine Prozessanalyse eines jeden Loses benötigt werden, in einer kleinen Menge an Informationsdaten in chronologischer Reihenfolge enthalten sein können, und auch die Analysedaten eines Chip in einer Vielzahl von Losen (Losnummern, Wafernummern, Chipnummern, ersetzte Wortleitungen und Bitleitungen für jeden Chip, Vref-SICHERUNGS-Nummern, Sicherungsunterbrechungsinformationen, ob eine Korrektur der Selbstauffrisch-Zeitgeber-Taktzeit erforderlich war oder nicht, und dergleichen) können als History oder Ereignisdatei der Losverarbeitung in chronologischer Reihenfolge gespeichert werden.
  • Weiter ermöglicht mit der vorliegenden Erfindung die vorste hend genannte History oder Ereignisdatei die Erfassung eines Auftretens eines Prozessfehlers, die Bewertung von Auftretenstendenzen eines Prozessfehlers und dergleichen.
  • Darüber hinaus müssen mit der vorliegenden Erfindung frische oder neue Daten nicht von Halbleiterspeichern erhalten werden, und es kann eine große Anzahl von Halbleiterspeicherchips für die Analyse in einer kurzen Zeitdauer verwendet werden. So kann eine wirksame Regelung der Qualitätsstabilität des Wafervorgangs bewirkt werden.

Claims (11)

  1. Halbleiterspeicher-Herstellungssystem, welches Folgendes aufweist: eine Wafer-Fertigungsstraße (20) zur Herstellung einer Vielzahl von Halbleiterspeicherchips auf einem Wafer (100) unter Verwendung einer Vielzahl von verschiedenartigen Wafer-Herstellungsgeräten; eine Wafer-Prüfvorrichtung (1) zur Prüfung der elektrischen Eigenschaften der Chips und zur Ausgabe von Bitmap-Daten, welche Durchlass- und Unzulässigkeits-Beurteilungsergebnisse anzeigen, welche den Adressen von Speicherzellen eines jeden Halbleiterspeicherchips entsprechen; eine Ersatzadressen-Entscheidungsvorrichtung (2) zur Extraktion einer Bitadresse eines unzulässigen Bits aus der Bitmap, und zur Bestimmung von Ersatzadressen in einem in dem Halbleiterspeicherchip installierten redundanten Speicherabschnitt basierend auf den von der Wafer-Prüfvorrichtung (1) ausgegebenen Prüfergebnissen; und wobei das ein Versagen verursachende Wafer-Herstellungsgerät in der Wafer-Fertigungsstraße (20) identifiziert wird und die Ursache des Versagens beseitigt wird, gekennzeichnet durch einen Bewertungsabschnitt (32, 33, 34) zur Bewertung der Ursache von Versagen basierend auf Ergebnissen einer statistischen Verarbeitung der Ersatzadressen.
  2. Halbleiterspeicher-Herstellungssystem nach Anspruch 1, dadurch gekennzeichnet, dass der Bewertungsabschnitt (32, 33, 34) eine Fehlerverteilungs-Analysevorrichtung (32) zur Erzeugung einer Ersatzadressenverteilung basierend auf den Ersatzadressen aufweist; sowie eine Prozessfehler-Bewertungsvorrichtung (34) zur Bewertung von Prozessfehlern durch Vergleichen der Ersatzadressenverteilung mit zuvor gespeicherten Fehlerverteilungsmustern.
  3. Halbleiterspeicher-Herstellungssystem nach Anspruch 1, dadurch gekennzeichnet, dass eine Fehlerverteilungs-Analysevorrichtung (32) zur Erzeugung einer Ersatzanzahl für spezifische Ersatzadressen in dem Wafer (100) vorgesehen ist.
  4. Halbleiterspeicher-Herstellungssystem nach Anspruch 1, dadurch gekennzeichnet, dass eine Fehlerverteilungs-Analysevorrichtung (32) zur Erzeugung einer History der Ersatzanzahl bereitgestellt wird.
  5. Halbleiterspeicher-Herstellungssystem nach Anspruch 1, dadurch gekennzeichnet, dass der Bewertungsabschnitt (32, 33, 34) Folgendes aufweist: einen Sicherungsadressen-Einstellabschnitt zur Erzeugung von Sicherungsadressen, welche die von Sicherungen getrennten Abschnitte zeigen, welche die Adressen der redundanten Wortleitungen und/oder redundanten Bitleitungen für die Ersatzadressen einstellen, und einen Extrakionsabschnitt zur Extraktion einer Ersatzanzahl der Wortleitungen und/oder Bitleitungen, die für jede Halbleiter-Speichervorrichtung von den Sicherungsadressen ausgetauscht werden, und zur Extraktion des Verteilungszustands eines jeden Halbleiterchips für jeden Wafer (100).
  6. Halbleiterspeicher-Herstellungssystem nach Anspruch 1, dadurch gekennzeichnet, dass der Bewertungsabschnitt (32, 33, 34) einen Musterausbildungsabschnitt aufweist, der jeden Halbleiterspeicherchip auf dem Wafer mit einer Farbe oder Farbtönung, welche der Ersatzanzahl entspricht, anzeigt.
  7. Halbleiterspeicher-Herstellungssystem nach Anspruch 1, dadurch gekennzeichnet, dass der Bewertungsabschnitt (32, 33, 34) das Ersatzanzahlmuster mit im Voraus gespeicherten Ersatzanzahlmustern vergleicht, die für jede Prozessanomalie erzeugt werden, und basierend auf dem Ergebnis dieses Vergleichs eine bestimmte Prozessanomalie bewertet.
  8. Halbleiterspeicher-Herstellungsverfahren, welches folgende Schritte aufweist: einen Wafer-Bearbeitungsschritt zur Ausbildung eines Halbleiterspeichers auf einem Wafer mit Hilfe einer Vielzahl von Prozessen; einen Wafer-Prüfschritt zum Prüfen des Wafers im Waferzustand, um fehlerfreie Produkte auszuwählen; einen Bitmap-Ausgabeschritt zur Ausgabe, als Ergebnis der Prüfung, der Adressen der Speicherzellen eines jeden Halbleiterspeichers sowie einer Bitmap, die die Durchlass- und Unzulässigkeitsbestimmung der Adressen anzeigt; einen Ersatzadressen-Entscheidungsschritt, der die Bitadresse eines unzulässigen Bits aus der Bitmap extrahiert und, basierend auf dieser Bitadresse, eine Ersatzwortleitungs- und/oder Bitleitungsadresse bestimmt, die durch eine redundante Wortleitung und/oder redundante Bitleitung in einem in dem Halbleiterspeicher installierten redundanten Speicherabschnitt ersetzt werden soll; und einen Prozessfehler-Bewertungsschritt zum Bewerten von Prozessfehlern durch statistische Analyse basierend auf der Ersatzanzahl der ausgetauschten Wortleitungen oder/und Bitleitungen für jeden Halbleiterspeicher, was basierend auf den Ersatzadressen erreicht wird.
  9. Halbleiterspeicher-Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, dass der Prozessfehler-Bewertungsschritt einen Sicherungsadressen-Einstellabschnitt zur Erzeugung von Sicherungsadressen aufweist, welche Abschnitte anzeigen, die durch Sicherungen getrennt sind, welche die Adressen der redundanten Wortleitungen und der redundanten Bitleitungen für die Ersatzadressen einstellen; und einen Extraktionsschritt zur Extraktion einer Ersatzanzahl von Wortleitungen und Bitleitungen, die für jeden Halbleiterspeicher von der Sicherungsadresse ausgetauscht werden, und zur Extraktion des Verteilungszustands eines jeden Halbleiterspeicherchips für jeden Wafer.
  10. Halbleiterspeicher-Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, dass der Prozessfehler-Bewertungsschritt einen Musterausbildungsabschnitt aufweist, welcher jeden Halbleiterspeicherchip auf dem Wafer mit einer Farbe oder einer Farbtönung anzeigt, die der Ersatzanzahl entspricht.
  11. Halbleiterspeicher-Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, dass der Prozessfehler-Bewertungsschritt das Ersatzanzahlmuster mit im Voraus gespeicherten Ersatzanzahlmustern, welche für jede Prozessanomalie erzeugt werden, vergleicht, und basierend auf dem Ergebnis dieses Vergleichs eine bestimmte Prozessanomalie bewertet.
DE60105873T 2000-03-21 2001-03-16 Halbleiterspeicher-Herstellungssystem und Halbleiterspeicher-Herstellungsverfahren Expired - Lifetime DE60105873T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000079020 2000-03-21
JP2000079020A JP2001267389A (ja) 2000-03-21 2000-03-21 半導体メモリ生産システム及び半導体メモリ生産方法

Publications (2)

Publication Number Publication Date
DE60105873D1 DE60105873D1 (de) 2004-11-04
DE60105873T2 true DE60105873T2 (de) 2005-10-13

Family

ID=18596338

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60105873T Expired - Lifetime DE60105873T2 (de) 2000-03-21 2001-03-16 Halbleiterspeicher-Herstellungssystem und Halbleiterspeicher-Herstellungsverfahren

Country Status (7)

Country Link
US (1) US6532182B2 (de)
EP (1) EP1137013B1 (de)
JP (1) JP2001267389A (de)
KR (1) KR100425899B1 (de)
CN (1) CN1218378C (de)
DE (1) DE60105873T2 (de)
TW (1) TW476989B (de)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19930169B4 (de) * 1999-06-30 2004-09-30 Infineon Technologies Ag Testeinrichtung und Verfahren zum Prüfen eines Speichers
DE10064329A1 (de) * 1999-12-27 2001-07-19 Mitsubishi Electric Corp Fehleranalyseverfahren, Kompressionsschwellenwertableitungsverfahren und Aufzeichnungsmedium
KR20030048483A (ko) * 2000-11-28 2003-06-19 가부시키가이샤 아드반테스트 오류 분석장치
US20030014146A1 (en) * 2001-07-12 2003-01-16 Kabushiki Kaisha Toshiba Dangerous process/pattern detection system and method, danger detection program, and semiconductor device manufacturing method
JP2003122421A (ja) * 2001-10-16 2003-04-25 Matsushita Electric Ind Co Ltd プロセス管理方法
JP2003280713A (ja) * 2002-03-19 2003-10-02 Dainippon Printing Co Ltd 製造情報管理システム
JP2003315415A (ja) * 2002-04-23 2003-11-06 Mitsubishi Electric Corp 半導体デバイス解析システム
DE10230949B4 (de) * 2002-07-09 2004-10-28 Infineon Technologies Ag Integrierter Mikrocontroller-Baustein und Verfahren zur Funktionsüberprüfung eines integrierten Speichers des Mikrocontroller-Bausteins
JP2004078716A (ja) * 2002-08-21 2004-03-11 Fujitsu Ltd 品質管理システム及び品質管理方法
JP4497801B2 (ja) * 2002-08-27 2010-07-07 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置
JPWO2004068414A1 (ja) * 2003-01-27 2006-05-25 富士通株式会社 注目物体の出現位置表示装置
DE10307027A1 (de) * 2003-02-20 2004-09-09 Infineon Technologies Ag Verfahren und Testeinrichtung zum Ermitteln einer Reparaturlösung für einen Speicherbaustein
US7529988B1 (en) * 2003-09-02 2009-05-05 Advanced Micro Devices, Inc. Storage of descriptive information in user defined fields of failure bitmaps in integrated circuit technology development
US6999897B2 (en) * 2004-03-11 2006-02-14 Powerchip Semiconductor Corp. Method and related system for semiconductor equipment early warning management
JP4413673B2 (ja) * 2004-03-29 2010-02-10 株式会社東芝 不良原因装置特定システム及び不良原因装置特定方法
JP4304107B2 (ja) * 2004-03-30 2009-07-29 東芝ソリューション株式会社 在庫管理システム及び在庫管理プログラム
KR100618696B1 (ko) 2004-04-28 2006-09-08 주식회사 하이닉스반도체 인식 정보를 갖는 메모리 장치
JP4347751B2 (ja) * 2004-06-07 2009-10-21 株式会社アドバンテスト 不良解析システム及び不良箇所表示方法
CN100518482C (zh) * 2004-07-26 2009-07-22 株式会社日立制作所 部件追踪管理装置、管理方法及管理程序
US7263451B1 (en) 2004-10-25 2007-08-28 Advanced Micro Devices, Inc. Method and apparatus for correlating semiconductor process data with known prior process data
US20060095622A1 (en) * 2004-10-28 2006-05-04 Spansion, Llc System and method for improved memory performance in a mobile device
JP4227974B2 (ja) * 2005-05-27 2009-02-18 エルピーダメモリ株式会社 チップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラム
JP2006337189A (ja) * 2005-06-02 2006-12-14 Fujifilm Holdings Corp 半導体装置の製造方法
JP4874606B2 (ja) * 2005-09-12 2012-02-15 株式会社東芝 用力設備設計装置、自動用力設備設計方法及び用力設備設計プログラム
KR100790817B1 (ko) * 2006-12-06 2008-01-03 삼성전자주식회사 반도체 제조관리 시스템
US8977912B2 (en) * 2007-05-07 2015-03-10 Macronix International Co., Ltd. Method and apparatus for repairing memory
CN101520654B (zh) 2008-02-25 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于设限截断生产数据的统计过程控制的方法和计算机代码
JP2010040133A (ja) * 2008-08-07 2010-02-18 Yokogawa Electric Corp 半導体メモリ検査装置
US7930602B2 (en) * 2009-02-20 2011-04-19 Globalfoundries Inc. Method and system for performing a double pass NTH fail bitmap of a device memory
JP5439974B2 (ja) 2009-06-22 2014-03-12 富士通セミコンダクター株式会社 半導体装置及び不良箇所情報の書き込み方法
US8712560B2 (en) * 2010-12-08 2014-04-29 L'air Liquide Societe Anonyme Pour L'etude Et L'exploration Des Procedes Georges Claude Performance monitoring of advanced process control systems
CN102446560B (zh) * 2011-12-07 2015-01-14 旭曜科技股份有限公司 面板驱动电路中嵌入式存储器的分析装置与方法
US9229446B2 (en) * 2012-05-08 2016-01-05 International Business Machines Corporation Production line quality processes
JP2014060249A (ja) * 2012-09-18 2014-04-03 Hitachi High-Tech Instruments Co Ltd ダイボンダ、および、ダイの位置認識方法
JP6221461B2 (ja) * 2013-07-25 2017-11-01 大日本印刷株式会社 欠陥解析方法、凹凸パターン構造体の製造方法及びインプリントシステム
CN104701202B (zh) * 2013-12-09 2017-11-14 中芯国际集成电路制造(上海)有限公司 缺陷杀伤率分析方法及分析系统
CN104979017B (zh) * 2014-04-03 2020-10-27 皇虎科技(加拿大)有限公司 用于测试及组装存储器模块的系统及方法
CN104122871B (zh) * 2014-07-29 2017-02-15 于兵 一种半导体测试数据实时监控方法
KR20160032910A (ko) * 2014-09-17 2016-03-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
TWI702732B (zh) * 2014-10-20 2020-08-21 加拿大商奧羅拉太陽能技術（加拿大）有限公司 量測資料對生產工具位置及處理批次或時間的映射
CN104409104B (zh) * 2014-10-30 2018-02-06 上海华虹宏力半导体制造有限公司 芯片存储单元扰码地址的验证方法
CN104486615B (zh) * 2014-12-09 2016-08-24 广东威创视讯科技股份有限公司 Ddr芯片的故障定位方法与装置
JP6503889B2 (ja) 2015-05-25 2019-04-24 富士通株式会社 演算処理装置、情報処理装置および演算処理装置の制御方法
JP6839492B2 (ja) * 2016-02-10 2021-03-10 昭和電工株式会社 分割品の良否判定方法および分割品のトレーサビリティシステム
CN105895165B (zh) * 2016-03-30 2019-04-09 上海华虹宏力半导体制造有限公司 晶圆测试方法
JP6801978B2 (ja) * 2016-04-08 2020-12-16 昭和電工株式会社 ワークの良否判定方法およびトレーサビリティシステム
CN107329848A (zh) * 2017-06-26 2017-11-07 上海华力微电子有限公司 一种wat测试数据自动分析方法
KR102653937B1 (ko) * 2018-07-17 2024-04-02 삼성전자주식회사 반도체 장치의 테스트 방법및 반도체 장치의 테스트 시스템
CN110910942B (zh) * 2018-09-18 2022-05-27 北京兆易创新科技股份有限公司 位线的筛选方法、装置、存储设备和存储介质
CN109472448B (zh) * 2018-09-30 2021-11-26 西安高压电器研究院有限责任公司 断路器产品的工艺缺陷反馈方法及装置
JP2020123284A (ja) * 2019-01-31 2020-08-13 三菱重工機械システム株式会社 検査支援装置及び方法
CN112232012B (zh) * 2019-06-27 2022-04-26 长鑫存储技术有限公司 半导体制程分析系统以及分析方法、计算机可读存储介质
CN110491785A (zh) * 2019-07-03 2019-11-22 成都皮兆永存科技有限公司 半导体存储器制备方法及半导体存储器
CN110517969B (zh) * 2019-08-27 2022-09-02 武汉新芯集成电路制造有限公司 晶圆缺陷监测方法及系统和计算机存储介质
KR20210092986A (ko) * 2020-01-17 2021-07-27 삼성전자주식회사 스토리지 컨트롤러, 이를 포함하는 스토리지 시스템 및 스토리지 컨트롤러의 동작 방법
EP3985675B1 (de) 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Verfahren und vorrichtung zur reparatur von ausfallbits
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
CN112216621A (zh) * 2020-10-14 2021-01-12 上海华虹宏力半导体制造有限公司 存储器晶圆测试方法和测试装置
US11443825B2 (en) * 2020-12-02 2022-09-13 Winbond Electronics Corp. Failure mode analysis method for memory device
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium
CN113359007B (zh) * 2021-05-31 2023-03-24 绍兴中芯集成电路制造股份有限公司 晶圆测试图的显示方法及系统
CN116629707B (zh) * 2023-07-20 2023-10-20 合肥喆塔科技有限公司 基于分布式并行计算的fdc溯因分析方法及存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288561B1 (en) * 1988-05-16 2001-09-11 Elm Technology Corporation Method and apparatus for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus
JPH0618230A (ja) 1991-07-22 1994-01-25 Hitachi Ltd 厚み測定装置
JPH0714898A (ja) * 1993-06-23 1995-01-17 Mitsubishi Electric Corp 半導体ウエハの試験解析装置および解析方法
JPH0785697A (ja) 1993-09-17 1995-03-31 Hitachi Ltd 半導体記憶装置の検査方法及びその検査システム
US5787190A (en) * 1995-06-07 1998-07-28 Advanced Micro Devices, Inc. Method and apparatus for pattern recognition of wafer test bins
US5795797A (en) * 1995-08-18 1998-08-18 Teradyne, Inc. Method of making memory chips using memory tester providing fast repair
JPH10339943A (ja) 1997-06-06 1998-12-22 Sony Corp 半導体装置の製造方法
JPH1154919A (ja) 1997-08-04 1999-02-26 Toagosei Co Ltd 多層プリント配線板およびその製造方法
JP4290270B2 (ja) * 1999-04-13 2009-07-01 株式会社ルネサステクノロジ 不良解析システム、致命不良抽出方法及び記録媒体

Also Published As

Publication number Publication date
EP1137013B1 (de) 2004-09-29
DE60105873D1 (de) 2004-11-04
EP1137013A3 (de) 2002-12-11
US20010026486A1 (en) 2001-10-04
KR20010092387A (ko) 2001-10-24
US6532182B2 (en) 2003-03-11
EP1137013A2 (de) 2001-09-26
JP2001267389A (ja) 2001-09-28
TW476989B (en) 2002-02-21
KR100425899B1 (ko) 2004-04-03
CN1218378C (zh) 2005-09-07
CN1314702A (zh) 2001-09-26

Similar Documents

Publication Publication Date Title
DE60105873T2 (de) Halbleiterspeicher-Herstellungssystem und Halbleiterspeicher-Herstellungsverfahren
DE19613615C2 (de) Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer und Vorrichtungen dafür
DE60011190T2 (de) Gemischte Sicherungstechnologien
DE4341692C2 (de) Reihenredundanzschaltkreis für eine Halbleiter-Speichervorrichtung
DE112004002981B4 (de) Entwicklungsunterstützungsvorrichtung für Halbleiterbauelemente
DE10027826C2 (de) Verfahren zum Auffinden eines fehlerhaften Werkzeuges in einer Halbleiterfertigungseinrichtung sowie System zur Durchführung des Verfahrens
EP1046993B1 (de) Halbleiterspeicheranordnung mit BIST
EP0783170B1 (de) Vorrichtung und Verfahren zur Erfassung und Bewertung eines räumlich diskreten Punktmusters
EP1105802B1 (de) Verfahren zur reparatur von defekten speicherzellen eines integrierten speichers
DE2418906B2 (de) Verfahren zur Verbindung der in einer Halbleiterscheibe erzeugten Schaltungskreise
DE102004020875B4 (de) Verfahren und Vorrichtung zum Maskieren bekannter Ausfälle während Speichertestauslesungen
EP1444699B1 (de) Verfahren zur rekonfiguration eines speichers
DE3831288A1 (de) Verfahren zum herstellen einer halbleiter-einrichtung mit ohmschem kontakt
DE102004028340A1 (de) Verringern von Speicherausfällen in integrierten Schaltungen
EP0960422B1 (de) Verfahren zur minimierung der zugriffszeit bei halbleiterspeichern
DE10229164A1 (de) Speicherbaustein mit einem Datengenerator und einer Testlogik und Verfahren zum Testen von Speicherzellen eines Speicherbausteins
DE10150441B4 (de) Verfahren zum Testen von Halbleiterspeichern
DE10109335C2 (de) Integriertes Halbleiterspeicherbauelement
DE10315246A1 (de) Halbleiter-Speichermodul
DE19901206C2 (de) Verfahren zur Reparatur von defekten Speicherzellen eines integrierten Halbleiterspeichers
DE10328709A1 (de) Halbleiter-Bauelement-Test-Verfahren, sowie Test-System zum Testen von Halbleiter-Bauelementen
DE10157537C2 (de) Integrierter Speicher und Verfahren zur Reparatur eines integrierten Speichers
EP1333293B1 (de) Verfahren zur Fehleranalyse in der Waferfertigung
DE10224729A1 (de) Vorrichtung zum Testen einer Halbleitervorrichtung
DE69233350T2 (de) Verfahren zum Testen und Reparieren von Speicherchips auf einem Wafer, wobei jeder Chip einen Redundanzschaltkreis aufweist

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: ELPIDA MEMORY, INC., TOKYO, JP