JP2016510515A - 金属コンタクト開口を形成する方法 - Google Patents

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Abstract

金属コンタクト開口(182)の幅が、フォトリソグラフィ画定される開口の最小特徴サイズより小さくなるように形成される。この方法は、多層ハードマスク構造の第3の層を露出させる多数のトレンチを有するように、多層ハードマスク構造の第4の層をまずエッチングすることにより、金属コンタクト開口(182)を形成する。これに続いて、ソース領域(120H)及びドレイン領域(122H)に接しかつソース領域(120H)及びドレイン領域(122H)の上にある隔離層(138)の頂部表面上の覆われていない領域を露出させるように、多層ハードマスク構造の第3、第2(152)、及び第1の(150)層が選択的にエッチングされる。隔離層(138)の頂部表面上の覆われていない領域はその後、金属コンタクト開口(182)を形成するためにエッチングされる。

Description

本願は、金属コンタクト開口を形成する方法に関し、更に特定して言えば、フォトリソグラフィ画定される開口の最小特徴サイズより小さい幅を有する金属コンタクト開口を形成する方法に関連する。
金属酸化物半導体(MOS)トランジスタは、nチャネル(NMOS)デバイス又はpチャネル(PMOS)デバイスとして実装され得る、周知の半導体デバイスである。MOSトランジスタは、離間されたソース及びドレイン領域を有し、ソース及びドレイン領域は、チャネル、及びチャネルの上にあるゲートにより離される。ゲートはゲート誘電体層によりチャネルから隔離される。金属ゲートMOSトランジスタは、金属ゲート及び高kゲート誘電体層を用いるMOSトランジスタの或るタイプである。
金属ゲートMOSトランジスタは、電気回路を共に形成するためにMOSトランジスタを電気的に接続する金属相互接続構造に接続される。金属相互接続構造は、隔離材料の層により互いから電気的に隔離される金属トレースの層と、金属トレースの隣接する層を電気的に接続するために隔離材料の層を通して延びる金属ビアとを含む。
金属相互接続構造は更に、MOSトランジスタのソース及びドレイン領域に対する電気的接続を成すために隔離材料の底部層を通して延びる金属コンタクトを含む。金属コンタクトは、ソース及びドレイン領域を露出させるため隔離材料の底部層を通して延びる金属コンタクト開口に形成される。
従来、金属コンタクト開口は、パターニングされたフォトレジスト層を底部隔離層上に形成することにより製造され、底部隔離層は、ソース及びドレイン領域に接しそれらの上にある。パターニングされたフォトレジスト層が形成されると、ソース及びドレイン領域が露出されるまで底部隔離層がエッチングされる。
このエッチングは、ソース領域を露出させるソース金属コンタクト開口と、ドレイン領域を露出させるドレイン金属コンタクト開口とを形成する。パターニングされたフォトレジスト層はその後取り除かれる。この後、ソース及びドレイン領域上にシリサイド層が形成され、その後、ソース及びドレイン金属コンタクト開口にありソース及びドレインシリサイド層及び底部隔離層に接する金属コンタクトの形成が続く。
そのため、従来のアプローチでは、ソース及びドレイン金属コンタクト開口の幅は、パターニングされたフォトレジスト層における開口の幅によって決まる。その結果、ソース及びドレイン金属コンタクト開口の最小幅は、適切な制御でフォトリソグラフプリントされ得る最小特徴サイズによって決まる。
最小特徴サイズは2つの基本的な制約を有する。即ち、ウエハ上に投影され得る最小画像と、その画像を利用するフォトレジストの解像能力である。ウエハ上に投影され得る最小画像は、イメージング光の波長と投影レンズの開口数によって決まる。フォトレジストの解像能力は、ウエハ上に投影された画像の形状により部分的に決まる。
例えば、長い平行のラインがウエハ上に投影されるとき、フォトレジストは、矩形又は円形の形状がウエハ上に投影されるときよりも、ラインの縦方向端部に沿って一層高い解像能力を有する。その結果、矩形又は円形の開口より小さな最小特徴サイズを有する、長い平行ラインが形成され得る。
ウエハ上に形成されるデバイスの密度を増大させ、それによりコストを低減するため、主としてイメージング光の波長を低減すること及び開口数を増大させることにより、最小特徴サイズが縮小されてきている。しかし、金属コンタクト開口がフォトリソグラフィ画定される開口の最小特徴サイズより小さい幅を有するように形成され得る場合、ウエハ上に形成されるデバイスの密度は更に増大され得る。そのため、フォトリソグラフィ画定される開口の最小特徴サイズより小さい幅を有する金属コンタクト開口を形成する方法が求められている。
本願は、ウエハ上に形成されるデバイスの密度を増大させる半導体構造を形成する方法を提供する。この方法は、隔離層に接しかつその上にある第1のハードマスク層を形成することを含む。隔離層は、頂部表面を有し、ソース構造及びドレイン構造に接しかつそれらの上にある。この方法は更に、第1のハードマスク層に接しかつその上にある第2のハードマスク層を形成することを含む。第2のハードマスク層は頂部表面及び底部表面を有する。この方法はまた、第2のハードマスク層に接しかつその上にある第3のハードマスク層を形成することを含む。第3のハードマスク層は頂部表面を有する。この方法は更に、第3のハードマスク層に接しかつその上にある第4のハードマスク層を形成することを含む。第4のハードマスク層は頂部表面を有する。また、この方法は、多数のトレンチを形成するため第4のハードマスク層をエッチングすることを含む。各トレンチは第3のハードマスク層の頂部表面を露出させる。
提供される方法は代替として、隔離層に接しかつその上にある第1のハードマスク層を形成することを含む。隔離層は、頂部表面を有し、ソース構造及びドレイン構造に接しかつそれらの上にある。この方法は更に、第1のハードマスク層に接しかつその上にある第2のハードマスク層を形成することを含む。第2のハードマスク構造は頂部表面及び底部表面を有する。また、この方法は、第2のハードマスク層に接しかつその上にある第3のハードマスク層を形成することを含む。第3のハードマスク層は頂部表面を有する。更にこの方法は、第3のハードマスク層に接しかつその上にある第4のハードマスク層を形成することを含む。第4のハードマスク層は頂部表面を有する。この方法はまた、第4のハードマスク層に接しかつその上にある、第1のパターニングされたフォトレジスト層を形成することを含む。この方法は、第4のハードマスク層に接しかつその上にある、第2のパターニングされたフォトレジスト層を形成することを更に含む。第1のパターニングされたフォトレジスト層及び第2のパターニングされたフォトレジスト層は、第4のハードマスク層の頂部表面上の多数の覆われていない領域を露出させる。
本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図1Aの線1B−1Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図1Aの線1C−1Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図1Aの線1D−1Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図2Aの線2B−2Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図2Aの線2C−2Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図2Aの線2D−2Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図3Aの線3B−3Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図3Aの線3C−3Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図3Aの線3D−3Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図4Aの線4B−4Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図4Aの線4C−4Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図4Aの線4D−4Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図5Aの線5B−5Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図5Aの線5C−5Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図5Aの線5D−5Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図6Aの線6B−6Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図6Aの線6C−6Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図6Aの線6D−6Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図7Aの線7B−7Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図7Aの線7C−7Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図7Aの線7D−7Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図8Aの線8B−8Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図8Aの線8C−8Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図8Aの線8D−8Dによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示する平面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図9Aの線9B−9Bによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図9Aの線9C−9Cによる断面図である。 本発明に従って金属コンタクト開口を形成する方法100の一例を図示し、図9Aの線9D−9Dによる断面図である。
図1A〜図1Dから図9A〜図9Dは、金属コンタクト開口を形成する方法100の例を図示する。
図1A〜図1Dに示すように、方法100は、従来のように形成された金属ゲートMOSトランジスタ構造108を用いる。MOSトランジスタ構造108は、単結晶シリコン基板領域112と、基板領域112に接するトレンチ隔離構造114とを有する半導体ボディ110を含む。
また、半導体ボディ110は、各々基板領域112に接する、ソース120及びドレイン122を含む。ソース120及びドレイン122は各々、基板領域112の導電型の反対の導電型を有する。ソース120は、軽くドープされた領域120L、及び重くドープされた領域120Hを含む。同様に、ドレイン122は、軽くドープされた領域122L、及び重くドープされた領域122Hを含む。更に、基板領域112は、ソース120とドレイン122との間にあるチャネル領域124を有する。
図1A〜図1Dに更に示すように、MOSトランジスタ構造108は、チャネル領域124に接しかつその上にある高kゲート誘電体構造126と、ゲート誘電体構造126に接しチャネル領域124の上にある金属ゲート130とを含む。また、MOSトランジスタ構造108は、ゲート130を横方向に囲む側壁スペーサ132と、側壁スペーサ132に接する底部隔離層138とを含む。底部隔離層138はまた、ソース領域120H及びドレイン領域122Hに接しかつそれらの上にある。
図1A〜図1Dに更に示すように、方法100は、底部隔離層138に接しかつその上にある第1のハードマスク層150を形成することにより始まる。第1のハードマスク層150は、例えば、シリコンオキシナイトライド(SiON)の層又はシリコンカーボンナイトライド(SiCN)の層で実装され得る。
第1のハードマスク層150が形成された後、第2のハードマスク層152が、第1のハードマスク層150に接しかつその上にあるように形成される。第2のハードマスク層152は、第1のハードマスク層150より実質的に厚く、例えば、APF(advanced patterning film)などのアモルファスカーボン材料の化学気相成長(CVD)層で実装され得る。
第2のハードマスク層150が形成された後、第3のハードマスク層154が、第2のハードマスク層152に接しかつその上にあるように形成される。第3のハードマスク層154は、例えば、シリコンナイトライド(SiN)の層又はシリコンオキシナイトライド(SiON)の層で実装され得る。
第3のハードマスク層154が形成された後、第4のハードマスク層156が、第3のハードマスク層150に接しかつその上にあるように形成される。第4のハードマスク層156は、例えば、第3のハードマスク層154に接しかつその上にある酸化物の層と、その酸化物の層に接しかつその上にあるシリコンナイトライド(SiN)の層とで実装され得る。第1のハードマスク層150は、第3のハードマスク層154及び第4のハードマスク層156の組み合わされた厚みより厚い。
第4のハードマスク層156が形成された後、パターニングされたフォトレジスト層が、第4のハードマスク層156に接しかつその上にある、多数の離間されたストリップ(strip)160として形成される。パターニングされたフォトレジスト層のストリップ160は従来の方式で形成され、この方式は、フォトレジストの層を堆積すること、このフォトレジストの層上のパターニングされた画像を形成するためにマスクとして知られるパターニングされた黒/透明ガラスプレートを介して光を投射すること、及びこの光に対する露出により軟化されたイメージングされたフォトレジスト領域を取り除くことを含む。パターニングされたフォトレジスト層のストリップ160は更に、下にある耐反射被覆を含み得る。
ピッチとは、或る特徴の端部から隣接する特徴の対応する端部までの距離である。最小ピッチは2(Ki)*(λ/NA)に等しく、ここで、Kiはリソグラフィプロセスの困難度(解像能力)を表し、λはイメージング光の波長を表し、NAはレンズの開口数を表す。
そのため、193 nmの波長及び1.35の開口数のレンズで(水浸漬を用いて)電流生成イメージング光を用いると、最小Kiが約0.28のその実用限界に近づくとき約80 nmの最小ピッチが達成され得る。
この例では、約80 nmの最小ピッチが可能であるが、パターニングされたフォトレジスト層のストリップ160は、168 nmのピッチPを有するように形成される。更に、各ストリップ160は、1/4P(42 nm)に等しい幅Wを有し、隣接するストリップ160は、3/4P(126 nm)のギャップG1離される。
図2A〜図2Dに示すように、パターニングされたフォトレジスト層のストリップ160が形成された後、第2のパターニングされたフォトレジスト層が、第4のハードマスク層156に接しかつその上にある、多数の離間されたストライプ(stripe)166として従来の方式で形成される。パターニングされたフォトレジスト層のストライプ166は更に、下にある耐反射被覆を含み得る。
ストリップ160から離間されるストライプ166は、第4のハードマスク層156の頂部表面上の多数の覆われていない領域を露出させるように交互にストリップ160間にある。この例では、パターニングされたフォトレジスト層のストライプ166はまた、168 nmのピッチPを有するように形成される。更に、各ストライプ166は、1/4P(42 nm)に等しい幅Wを有する。各ストライプ166はまた、各隣接するストリップ160から1/4PのギャップG2離間される。
図3A〜図3Dに示すように、パターニングされたフォトレジスト層のストライプ166が形成された後、多数のトレンチ168を形成するために、第4のハードマスク層156の頂部表面上の覆われていない領域がエッチングされる。トレンチ168の各々は、第3のハードマスク層154の頂部表面を露出させるため第4のハードマスク層156を通して延びる。これに続いて、ストリップ160及びパターニングされたフォトレジスト層のストライプ166が、アッシングプロセスによるなど、従来の方式で取り除かれる。
図4A〜図4Dに示すように、パターニングされたフォトレジスト層160及び166が取り除かれた後、パターニングされたフォトレジスト層が、第4のハードマスク層156に接しかつその上にある、多数の離間されたストリップ170として従来の方式で形成される。ストリップ170はまた、第3のハードマスク層154の一部に接しかつその上にあるようにトレンチ168内に延在する。パターニングされたフォトレジスト層のストリップ170は更に、下にある耐反射被覆を含み得る。
ストリップ170は、トレンチ168に実質的に直交する。更に、この例では、パターニングされたフォトレジスト層のストリップ170は、168 nmのピッチPを有するように形成される。更に、各ストリップ170は、1/4P(42 nm)に等しい幅Wを有し、隣接するストリップ170は、3/4P(126 nm)のギャップG3離される。
図5A〜図5Dに示すように、パターニングされたフォトレジスト層のストリップ170が形成された後、パターニングされたフォトレジスト層が、第4のハードマスク層156に接しかつその上にある、多数の離間されたストライプ176として従来の方式で形成される。ストライプ176はまた、第3のハードマスク層154に接しかつその上にあるようにトレンチ168の一部内に延在する。パターニングされたフォトレジスト層のストライプ176は更に、下にある耐反射被覆を含み得る。
この例では、パターニングされたフォトレジスト層のストライプ176も、168 nmのピッチPを有するように形成される。更に、パターニングされたフォトレジスト層の各ストライプ176は、1/4P(42 nm)に等しい幅Wを有する。各ストライプ176は、各隣接するストリップ160から1/4PのギャップG4離間される。
ストリップ170から離間されるストライプ176は、交互にストリップ170間にある。ストリップ及びストライプ170及び176は、直交する向きのトレンチ168と組み合わせて、第3のハードマスク層154の頂部表面上の、多数の覆われていない領域のチェッカー盤パターンを露出させる。(第4のハードマスク層156の頂部表面上の領域もストリップ170及びストライプ176により露出される)。
図6A〜図6Dに示すように、パターニングされたフォトレジスト層のストライプ176が形成された後、多数の第3のハードマスク開口を形成するため、第3のハードマスク層154の頂部表面上の覆われていない領域がエッチングされる。このエッチングは、第2のハードマスク層152の頂部表面上の多数の覆われていない領域が第3のハードマスク開口により露出されるまで継続する。この例では、エッチャントは、第4のハードマスク層156よりも第3のハードマスク層154の多くがエッチングされるように選択的である。
第2のハードマスク層152の頂部表面上の覆われていない領域が露出された後、多数の第2のハードマスク開口を形成するため、エッチャントが変えられ、第2のハードマスク層152の頂部表面上の覆われていない領域がエッチングされる。このエッチングは、第1のハードマスク層150の頂部表面上の多数の覆われていない領域が第2のハードマスク開口により露出されるまで継続する。この例では、エッチャントは、第4のハードマスク層156又は第3のハードマスク層154よりも第2のハードマスク層152の多くがエッチングされるように選択的である。
第2のハードマスク層152のエッチングの間、ストリップ及びストライプ170及び176がエッチングにより除かれる。また、第2のハードマスク層152は重いポリマーエッチでエッチングされ、これにより、先細りの側壁表面を有するように第2のハードマスク層152を介する第2のハードマスク開口が形成される。
そのため、第2のハードマスク層152の厚みは、(エッチャントなどの他の要素と共に)第2のハードマスク層152の底部表面上の第2のハードマスク開口の幅を決定する。この例では、第2のハードマスク層152の頂部表面における第2のハードマスク開口は約42 nmの幅を有し、第2のハードマスク層152の底部表面における第2のハードマスク開口は約20 nmの幅を有する。
第1のハードマスク層150の頂部表面上の覆われていない領域が露出された後、多数の第1のハードマスク開口を形成するために、エッチャントが変えられ、第1のハードマスク層150の頂部表面上の覆われていない領域がエッチングされる。このエッチングは、底部隔離層138の頂部表面上の多数の覆われていない領域が第1のハードマスク開口により露出されるまで継続する。
第1のハードマスク層150のエッチングの間、第4のハードマスク層156及び第3のハードマスク層154が取り除かれ、それにより、第2のハードマスク層の頂部表面が露出される。この例では、エッチャントは、第2のハードマスク層152よりも第1のハードマスク層150の多くがエッチングされるように選択的である。また、第2のハードマスク152の底部表面における第2のハードマスク開口の幅の結果、第1のハードマスク層150を介する第1のハードマスク開口は約20 nmの幅を有する。
このように、第3のハードマスク層154の覆われていない領域、第2のハードマスク層152の、下にある領域、及び第1のハードマスク層150の、下にある領域は、第2のハードマスク層152及び第1のハードマスク層150を通して延びる多数のマスク開口180を形成するためにエッチングされる。マスク開口180は、各々、底部隔離層138の頂部表面上の覆われていない領域を露出させる。
第2のハードマスク層152を介するマスク開口180は第2のハードマスク開口によって形成され、第1のハードマスク層150を介するマスク開口180は、第1のハードマスク開口によって形成される。マスク開口180が形成されると、第2のハードマスク層152は任意選択で取り除かれ得る。この例では、方法100は、この時点で第2のハードマスク層152を取り除くことなく継続する。
図7A〜図7Dに示すように、マスク開口180が形成された後、エッチャントが変えられ、底部隔離層138の頂部表面上の覆われていない領域がエッチングされる。このエッチングは、底部隔離層138に多数の金属コンタクト開口182を形成し、金属コンタクト開口182の一つが、ソース領域120Hの頂部表面領域を露出させ、金属コンタクト開口182の一つが、ドレイン領域122Hの頂部表面領域を露出させる。
この例では、金属コンタクト開口182は各々、第1のハードマスク開口の幅に起因して約20 nmの幅を有し、これらは、マスク開口180の最小幅と同じである。金属コンタクト開口182が形成された後、第1のハードマスク層150及び第2のハードマスク層152は従来の方式で取り除かれる。
図8A〜図8Dに示すように、第1のハードマスク層150及び第2のハードマスク層152が取り除かれると、ソース領域120Hに接しかつその上にあるソース金属シリサイド領域184と、ドレイン領域122Hに接しかつその上にあるドレイン金属シリサイド領域186とが従来の方式で形成される。これに続いて、タングステン(W)の層などの金属コンタクト層188が、底部隔離層138の頂部表面に接し、底部隔離層138に金属コンタクト開口182を充填するように堆積される。
図9A〜図9Dに示すように、金属コンタクト層188が形成された後、底部隔離層138の頂部表面を露出させるため、化学機械研磨によるなど、金属コンタクト層188が従来の方式で平坦化される。この平坦化は、金属コンタクト開口182に金属コンタクト190を形成する。金属コンタクト190は、ソース及びドレイン金属シリサイド領域184及び186への電気的接続を成す。方法100はその後、金属相互接続構造の形成を完了するため従来の工程で継続する。
開示されるアプローチの利点の1つは、方法100が、最小ピッチより実質的に小さい幅を有する金属コンタクト開口182を形成することである。この例では、金属コンタクト開口182は約20 nmの幅を有し、最小ピッチPは(波長193 nm、1.35の開口数、及び0.28のKiを用いて)約80 nmである。
開示されるアプローチの別の利点は、方法100が、フォトリソグラフィ画定される開口の最小特徴サイズより実質的に小さい幅を有する金属コンタクト開口182を形成することである。この例では、金属コンタクト開口182は約20 nmの幅を有し、最小ピッチが約80 nmであるときフォトリソグラフィ画定される開口の最小特徴サイズは、約90〜100 nmである。フォトリソグラフィ画定される開口の最小ピッチ及び最小特徴サイズより実質的に小さい幅を有する金属コンタクト開口182を形成する結果、ウエハ上のデバイスの密度は実質的に増大され得る。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (20)

  1. 半導体構造を形成する方法であって、
    隔離層に接しかつその上にある第1のハードマスク層を形成することであって、前記隔離層が、頂部表面を有し、ソース構造及びドレイン構造に接しかつそれらの上にあること、
    前記第1のハードマスク層に接しかつその上にある第2のハードマスク層を形成することであって、前記第2のハードマスク層が頂部表面及び底部表面を有すること、
    前記第2のハードマスク層に接しかつその上にある第3のハードマスク層を形成することであって、前記第3のハードマスク層が頂部表面を有すること、
    前記第3のハードマスク層に接しかつその上にある第4のハードマスク層を形成することであって、前記第4のハードマスク層が頂部表面を有すること、及び
    多数のトレンチを形成するため前記第4のハードマスク層をエッチングすることであって、各トレンチが前記第3のハードマスク層の前記頂部表面を露出させること、
    を含む、方法。
  2. 請求項1に記載の方法であって、
    前記第4のハードマスク層に接しかつその上にある第1のパターニングされたフォトレジスト層を形成すること、及び
    前記第4のハードマスク層に接しかつその上にある第2のパターニングされたフォトレジスト層を形成すること、
    を更に含み、
    前記第1のパターニングされたフォトレジスト層及び前記第2のパターニングされたフォトレジスト層が、前記第4のハードマスク層の前記頂部表面上の多数の覆われていない領域を露出させ、前記第4のハードマスク層の前記頂部表面上の前記多数の覆われていない領域が、前記多数のトレンチを形成するためにエッチングされる、
    方法。
  3. 請求項1に記載の方法であって、多数のマスク開口を形成するため、前記第3のハードマスク層と、前記第2のハードマスク層と、前記第1のハードマスク層とを選択的にエッチングすることを更に含み、各マスク開口が、前記隔離層の前記頂部表面上の覆われていない領域を露出させる、方法。
  4. 請求項3に記載の方法であって、
    前記第3のハードマスク層及び前記第4のハードマスク層に接しかつそれらの上にある、第3のパターニングされたフォトレジスト層を形成すること、及び
    前記第3のハードマスク層及び前記第4のハードマスク層に接しかつそれらの上にある、第4のパターニングされたフォトレジスト層を形成すること、
    を更に含み、
    前記第3のパターニングされたフォトレジスト層及び前記第4のパターニングされたフォトレジスト層が、前記第3のハードマスク層の前記頂部表面上の多数の覆われていない領域を露出させ、前記第3のハードマスク層の前記頂部表面上の前記多数の覆われていない領域が、前記多数のマスク開口を形成するためにエッチングされる、
    方法。
  5. 請求項3に記載の方法であって、多数の金属コンタクト開口を形成するため、前記隔離層の前記頂部表面上の各覆われていない領域をエッチングすることを更に含み、第1の金属コンタクト開口が前記ソース構造を露出させ、第2の金属コンタクト開口が前記ドレイン構造を露出させる、方法。
  6. 請求項5に記載の方法であって、前記第1のハードマスク層及び前記第2のハードマスク層が、異なる材料組成を有する、方法。
  7. 請求項5に記載の方法であって、前記第2のハードマスクの前記頂部表面におけるマスク開口の幅が、前記第2のハードマスク層の前記底部表面における前記マスク開口の幅より実質的に大きいように、前記第2のハードマスク層を介する各マスク開口が先細りの側壁を有する、方法。
  8. 請求項5に記載の方法であって、前記第2のハードマスクの前記頂部表面におけるマスク開口の幅が、前記第2のハードマスクの前記底部表面における前記マスク開口の幅の2倍より大きいように、前記第2のハードマスク層を介する各マスク開口が先細りの側壁を有する、方法。
  9. 請求項5に記載の方法であって、前記第3及び第4のハードマスク層が完全に取り除かれ、前記第1のハードマスク層がエッチングされる、方法。
  10. 請求項5に記載の方法であって、前記第2のハードマスク層及び前記第3のハードマスク層が、異なる材料組成を有する、方法。
  11. 半導体構造を形成する方法であって、
    隔離層に接しかつその上にある第1のハードマスク層を形成することであって、前記隔離層が、頂部表面を有し、ソース構造及びドレイン構造に接しかつそれらの上にあること、
    前記第1のハードマスク層に接しかつその上にある第2のハードマスク層を形成することであって、前記第2のハードマスク構造が頂部表面及び底部表面を有すること、
    前記第2のハードマスク層に接しかつその上にある第3のハードマスク層を形成することであって、前記第3のハードマスク層が頂部表面を有すること、
    前記第3のハードマスク層に接しかつその上にある第4のハードマスク層を形成することであって、前記第4のハードマスク層が頂部表面を有すること、
    前記第4のハードマスク層に接しかつその上にある第1のパターニングされたフォトレジスト層を形成すること、及び
    前記第4のハードマスク層に接しかつその上にある第2のパターニングされたフォトレジスト層を形成すること、
    を含み、
    前記第1のパターニングされたフォトレジスト層及び前記第2のパターニングされたフォトレジスト層が、前記第4のハードマスク層の前記頂部表面上の多数の覆われていない領域を露出させる、
    方法。
  12. 請求項11に記載の方法であって、前記第4のハードマスク層を通して延びる多数のトレンチを形成するため、前記第4のハードマスク層の前記頂部表面上の前記多数の覆われていない領域をエッチングすることを更に含み、各トレンチが前記第3のハードマスク層を露出させる、方法。
  13. 請求項12に記載の方法であって、
    前記第3のハードマスク層及び前記第4のハードマスク層に接しかつそれらの上にある、第3のパターニングされたフォトレジスト層を形成すること、及び
    前記第3のハードマスク層及び前記第4のハードマスク層に接しかつそれらの上にある、第4のパターニングされたフォトレジスト層を形成すること、
    を更に含み、
    前記第3のパターニングされたフォトレジスト層及び前記第4のパターニングされたフォトレジスト層が、前記第3のハードマスク層の前記頂部表面上の多数の覆われていない領域を露出させる、
    方法。
  14. 請求項13に記載の方法であって、多数のマスク開口を形成するため、前記第3のハードマスク層の前記頂部表面上の多数の覆われていない領域と、前記第2のハードマスク層の下にある領域と、前記第1のハードマスク層の下にある領域とを通して、前記第3のハードマスク層をエッチングすることを更に含み、前記多数のマスク開口が前記隔離層の前記頂部表面上の多数の覆われていない領域を露出させる、方法。
  15. 請求項14に記載の方法であって、多数の金属コンタクト開口を形成するため、前記隔離層の前記頂部表面上の前記多数の覆われていない領域を通して前記隔離層をエッチングすることを更に含み、第1の金属コンタクト開口が前記ソース構造を露出させ、第2の金属コンタクト開口が前記ドレイン構造を露出させる、方法。
  16. 請求項15に記載の方法であって、前記第3のパターニングされたフォトレジスト層が、各々前記トレンチに実質的に直交する複数の離間されたストリップを有する、方法。
  17. 請求項15に記載の方法であって、前記第1のハードマスク層及び前記第2のハードマスク層が、異なる材料組成を有する、方法。
  18. 請求項15に記載の方法であって、前記第2のハードマスクの前記頂部表面におけるマスク開口の幅が、前記第2のハードマスクの前記底部表面における前記マスク開口の幅より実質的に大きいように、前記第2のハードマスク層を介する各マスク開口が先細りの側壁を有する、方法。
  19. 請求項15に記載の方法であって、前記第3及び第4のハードマスク層が完全に取り除かれ、前記第1のハードマスク層がエッチングされる、方法。
  20. 請求項15に記載の方法であって、前記第2のハードマスク層及び前記第3のハードマスク層が、異なる材料組成を有する、方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583609B2 (en) 2013-03-25 2017-02-28 Texas Instruments Incorporated MOS transistor structure and method of forming the structure with vertically and horizontally-elongated metal contacts
CN108666263B (zh) * 2018-04-13 2020-06-16 上海华力集成电路制造有限公司 接触孔的制造方法
CN108470745A (zh) * 2018-04-28 2018-08-31 德淮半导体有限公司 图像传感器及其形成方法
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
CN110690282B (zh) * 2019-08-23 2022-10-18 福建省福联集成电路有限公司 一种基于晶体管的电阻结构及其制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250395A (ja) * 1995-03-13 1996-09-27 Toshiba Corp レジストパターン形成方法
JPH0982664A (ja) * 1995-09-19 1997-03-28 Toshiba Corp 半導体装置の製造方法
JP2002075857A (ja) * 2000-06-14 2002-03-15 Tokyo Denki Univ レジストパタン形成方法
JP2003282700A (ja) * 2002-03-25 2003-10-03 Semiconductor Leading Edge Technologies Inc ホール形成方法
JP2004095902A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置の製造方法
JP2004281936A (ja) * 2003-03-18 2004-10-07 Fujitsu Ltd 半導体装置の製造方法
JP2005159008A (ja) * 2003-11-26 2005-06-16 Fujitsu Ltd 半導体装置の製造方法
JP2009238998A (ja) * 2008-03-27 2009-10-15 Epson Imaging Devices Corp コンタクトホールの形成方法、パターン形成方法、及び電気光学装置の製造方法
JP2012182474A (ja) * 2012-04-26 2012-09-20 Tokyo Electron Ltd 半導体装置の製造方法及び記憶媒体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570214B1 (en) * 2002-03-01 2003-05-27 Ching-Yuan Wu Scalable stack-gate flash memory cell and its contactless memory array
KR100540475B1 (ko) * 2003-04-04 2006-01-10 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
KR100819673B1 (ko) * 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR100827534B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그의 미세 패턴 형성 방법
US20100099255A1 (en) * 2008-10-20 2010-04-22 Conley Willard E Method of forming a contact through an insulating layer
JP2010135624A (ja) * 2008-12-05 2010-06-17 Tokyo Electron Ltd 半導体装置の製造方法
US8252192B2 (en) * 2009-03-26 2012-08-28 Tokyo Electron Limited Method of pattern etching a dielectric film while removing a mask layer
KR101073075B1 (ko) * 2009-03-31 2011-10-12 주식회사 하이닉스반도체 이중 패터닝 공정을 이용한 반도체장치 제조 방법
US20120100717A1 (en) * 2010-10-26 2012-04-26 Texas Instruments Incorporated Trench lithography process
KR101671464B1 (ko) * 2010-12-02 2016-11-02 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250395A (ja) * 1995-03-13 1996-09-27 Toshiba Corp レジストパターン形成方法
JPH0982664A (ja) * 1995-09-19 1997-03-28 Toshiba Corp 半導体装置の製造方法
JP2002075857A (ja) * 2000-06-14 2002-03-15 Tokyo Denki Univ レジストパタン形成方法
JP2003282700A (ja) * 2002-03-25 2003-10-03 Semiconductor Leading Edge Technologies Inc ホール形成方法
JP2004095902A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置の製造方法
JP2004281936A (ja) * 2003-03-18 2004-10-07 Fujitsu Ltd 半導体装置の製造方法
JP2005159008A (ja) * 2003-11-26 2005-06-16 Fujitsu Ltd 半導体装置の製造方法
JP2009238998A (ja) * 2008-03-27 2009-10-15 Epson Imaging Devices Corp コンタクトホールの形成方法、パターン形成方法、及び電気光学装置の製造方法
JP2012182474A (ja) * 2012-04-26 2012-09-20 Tokyo Electron Ltd 半導体装置の製造方法及び記憶媒体

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