JPS6331155A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、特にＭＯＳ素
子とバイポーラ素子とを同一チップ上に形成する、いわ
ゆるＢ　Ｉ　−ＭＯ３集積回路装置の製造方法に関する
ものである。

〔従来の技術〕

一般にバイポーラ素子には、占有チップ面積あたりのド
ライブ能力が大であり、アナログ量処理の精度が高いが
、集積度、入力インピーダンスが低いなど欠点があり、
一方、ＭＯＳ素子は入力インピーダンスが大きく、集積
度が高いという特長をもっているので、バイポーラ素子
を主体とするチップ上にバイポーラ素子の上記欠点を補
填するＭＯＳ素子を組み込むことが有効であり、その最
も代表的なものとして入力段にＭＯＳ素子を用いた演算
増幅器、いわ、ゆるＭ　ＯＳ　トー／プのオペレーショ
ンアンプがすでに製品化され、大量に販売されている。

このような従来のＢＩ−〜１０ｓ集積回路装置はバイポ
ーラ素子としてｎｐｎ）ランジスタ、Ｍ０Ｓ素子として
ｐチャンネルＭＯＳトランジスタを用いたものが多いの
で、以下かかるＢ　Ｉ　−ＭＯ３集積回路を代表例とし
て、従来の製造方法を第２図を用いて説明する。

まず第２図（Ａ）に示すように、ｐ形シリコン基板１上
にｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形
像不純物濃度のエピタキシャル層３を成長させる。

ついで、第２図（Ｂ）に示すように耐酸化性膜、例えば
窒化膜４をマスクとして選択酸化を行なって、エピタキ
シャル層３における素子形成部３ａ。

３ｂ間を電気的に分離するための厚い酸化膜５を形成す
る。

ついで第２図（Ｃ）に示すように、窒化膜４を除去し、
イオン注入時に保護膜として用いるための酸化膜６を形
成し、さらにホトレジスト膜７を形成し、そのレジスト
膜７をマスクとしてボロンイオンを上記酸化膜６を通し
て半導体表面部へ注入し、その後上記ホトレジスト膜７
を除去し、熱処理によって上記注入されたボロンをドラ
イビング拡散させることにより、ｐ形のベース層８ａ。

ソースＦｆ　９　ａおよびドレイン層１０ａ、さらには
拡散抵抗（図示せず）を形成する。

ついで第２図（Ｄ）に示すようにイオン注入法、ガス拡
散法などによってｎ形高不純物濃度のコレクタコンタク
ト用ｎ１層１１およびｎ°形のエミッタ層１２を形成す
る。

そして第２図（Ｅ）に示すようにリンガラス膜等の酸化
膜１３をデポジションした後、ゲートとなる部分の酸化
膜１３．６を共に除去し、あらためてゲート酸化膜１４
を形成する。

最後に第２図（Ｆ）に示すように半導体層の電極取り出
し部の酸化膜１３，６に窓開けを行なった後ｔｔｉ　（
ベース１５．エミッタ１６．コレクタ１７、ソース１８
．ゲート１９．ドレイン２０等）およびその他の配線等
を形成する。第３図はこの状態の半導体集積回路装置の
部分上面図であり、図中ＡＩは厚い酸化膜５と半導体層
との境界線、Ｂはコンタクトホール用孔の段部である。

〔発明が解決しようとする問題点〕

このような集積回路装置を製造するにあたっては、各素
子の特性パラメータを再現性よく精度を高めてコントロ
ールすることが重要なポイントとなるが、Ｂ　Ｉ　−Ｍ
Ｏ３集積回路装置においては以下に示すように最低限制
限しなければならない４つの特性パラメータがある。

（１）各素子の接合耐圧 （２）ｎｐｎ）ランジスタの電流増幅率（ｈ　ｒｔ）ｐ
ｎｐ）ランジスタの電流増幅率（ｈ　ｙｚ）（３）ｐチ
ャンネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈ） （４）拡散抵抗の抵抗値（Ｒ） ここで特に第２図（Ｄ）、　　（Ｅ）のプロセスを見て
も分るように、ｎ゛エミッタ拡散終了した後に、ゲート
酸化膜１４を形成するなどの高温の熱処理を行なうため
、−度拡散したｎ＋層が再分布してしまい、なかでもバ
イポーラ回路部のｎｐｎトランジスタのｈＦ、を精度よ
くコントロールすることが大変難しく、これはＢ　Ｉ　
−ＭＯＳ集積回路装置製造プロセス上の最大の問題点と
なっている。

このｎｐｎ）ランジスタのり、えを精度よくコントロー
ルする方法として、 （ａ）ｎ”エミッタ拡散工程時に、その後の熱処理によ
るｈｙｚの変化量を考えてｈｙｘコントロールを行なう
方法、 （ｂｉｎ”エミッタ拡散工程時点では、ｎ“層のデポジ
ションを行なうのみにとどめ、ゲート酸化形成工程など
、ＭＯ３素子を形成するのに必要な熱処理がすべて終了
したのちに、不活性雰囲気中で熱処理を行なうことによ
り、最終工程でｈｙｔＯ値を再調整する方法、 （ｃｌ　　ｎ”エミッタ拡散後のＭＯ５素子のゲート酸
化膜を形成するプロセスなどを低温化することによりｈ
ｒｔの変化量を最小におさえる方法、などの方法が考え
られるが、各方法ともそれぞれ問題があり、すなわち（
ａｌの方法では、その後の熱処理工程のばらつきが大き
いため、ｈ、アの変化量を再現性よく予想することが難
かしく、（ｂ）の方法では、不活性ガスで熱処理中にそ
の熱処理時間の長短によりＭＯ３素子のｖｔｈの変化量
が変り、（Ｃ）の方法では、ＭＯ３素子のゲート酸化膜
とシリコン基板の準位を精度よくコントロールすること
が難しく、ｖｔｈの不安定要因となりうるという問題が
あった。

さらにＭＯ３素子を高性能化するためチャンネル長を短
縮していくと、ソース９ａ、　　ドレイン１０ａのｐ゛
層がエミッタ形成時に再拡散してソー゛、 ス９ｂ、　　ドレイン１０ｂと広がり、チャンネル長１
、の制御が非常に困難となってｖｔｈが劣化する（ショ
ートチャンネル効果）。特にｐチャンネル間Ｏ３では、
一般的にソース・ドレイン不純物として拡散係数が大き
いボロンを用いるため、この再拡散が大きな問題となる
。

この発明は上記のような欠点を解消するためになされた
もので、ｖｔｈの不安定要因を作らずにり、を精度よく
制御して、高周波動作可能なバイポーラ・トランジスタ
と高性能なｐチャンネル間Ｏ３とを同一基板内に高密度
に形成できる半導体集積回路装置の製造方法を提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体集積回路装置の製造方法はＭＯ３素
子のゲート酸化膜を形成した後、該ゲート酸化膜上に第
１の多結晶シリコン膜を形成して、ゲート配線を構成し
、次に第２の多結晶シリコン膜をバイポーラ素子のエミ
ッタ領域に形成した後、該膜の一部からの拡散によりエ
ミッタ層を形成し、その後ｐチャンネルＭＯ３のソース
・ドレインを形成するようにしたものである。

〔作用〕

この発明においては、ゲート酸化を行なった後エミッタ
層を形成し、その後ＭＯ３）ランジスタのソース・ドレ
インを形成するようにしたから、ｖｔｈの不安定要因を
作ることなくｈｒｘの制御性を向上させることができる
。

〔実施例〕

以下、この発明の一実施例を図につい説明する。

第１図（Ａ）ないしくＦ）は本発明の一実施例による半
導体集積回路装置の製造方法における各製造工程での試
料の断面を示し、図において、第２図と同一符号は同一
のものを示し、１４はゲート用酸化膜、２１ａはゲート
用酸化膜１４上に形成されたｎ形不純物を含む第１のシ
リコン膜、２２は酸化膜、２３ａ、２３ｂはそれぞれ拡
散源となるエミッタ電極部、コレクタ電極部で、これら
は第２のシリコン膜からなる。２４はホトレジスト、２
５ａ、２５ｂはベース電極取り出し部、２６はノンドー
プ酸化膜、２７はリンガラス層である。また第４図は第
１図（Ｆ）の部分上面図で、図中、Ａ２は厚い酸化膜５
と半導体層との境界線、Ｂはコンタクトホール用孔の段
部である。

次に製造方法について説明する。

まず、第２図を用いて説明した従来の方法と全く同様な
方法により埋込み層２およびエピタキシャル層３を形成
したのち、第１図（Ａ）に示すように窒化シリコン膜等
の耐酸化性マスク（図示せず）によってエピタキシャル
層３の素子形成部３ａ、３ｂ間を分離するように選択的
に厚い酸化膜５を形成する。その後耐酸化性マスクを除
去して、新たにきれいなゲート用酸化膜１４を熱酸化法
によって形成した後、ゲート用酸化膜１４上に、ｎ形不
純物を含む第１のシリコン膜（ゲート配線）２１ａを選
択的に形成する。このシリコン膜２１ａは多結晶シリコ
ン膜の他、エピタキシャル成長シリコン膜ないしは多孔
質シリコン膜でもよい。

またｎ形不純物はシリコン膜形成時にドープしても、ま
たはシリコン膜形成後に拡散によって導入してもよい。

ついで、第１図（Ｂ）で示す様に公知の選択拡散法、た
とえばイオン注入法などにより、ｐ形ベースｒｒｉ８　
ａを形成した後、酸化膜２２を形成し、写真製版技術に
よって酸化膜１４．２２を選択エツチングしてエミッタ
層とコレクタ電極取り出し層形成のための窓開けを行う
。

ついで、第１図（Ｃ）に示すように、基板上に形成され
たｎ形不純物を含む第２のシリコン膜を写真製版技術に
よってエツチングして、エミッタ電極部２３ａ、コレク
タ電極部２３ｂを形成し、ついで、アニール処理により
シリコン膜２３ａ。

２３ｂを拡散源としてｎ形高不″４に！、物濃度のエミ
ッタ層１２ａとコレクタ電極取り出し層１１ａを形成す
る。このときベース層８ａは再拡散されてベース層８ｂ
となる。

ついで第１図（Ｄ）に示すように、ホトレジスト膜２４
をマスクとして酸化膜２２をエツチング除去してｐ形不
純物をイオン注入し、ベース電極取り出し層２５ａ、ソ
ース９ａ＋　　ドレイン１０ａを形成する。ここで酸化
膜２２を１１００ｎ程度と薄クシた場合、上記酸化膜２
２のエツチング及び次工程でのノンドープ酸化膜２６の
デポジションが不要となるが、エミッタ電極のシリコン
膜２３ｂとベース層８ｂとの間の容量が若干増し、これ
は製造工程の簡約化と特性への悪影響のかね合となる。

ついで第１図（Ｅ）に示すようにレジスト膜２４を除去
した後、パッシベーション膜としてノンドープ酸化膜２
６とリンガラス２７をデポジションし、パッシベーショ
ン膜の焼締めとだらしさらにソース・ドレイン層の活性
化をかねて９００℃前後の温度でアニール処理を行う。

このアニール処理の際のエミッタ層の再拡散は、ｎ形不
純物として拡散係数の小さい砒素Ａｓやアンチモンｓｂ
を用いているので、非常に小さり、トランジスタのｈｙ
ｔの制御への影響はほとんどない。またこのときベース
ｌ１８ｂ、　　ソースｌｉ　９　ａ　、　　ドレイン層
１０ａはそれぞれ再拡散されてベース層８ｃ、ソース層
９ｂ、　　ドレイン層１０ｂとなる。

ついで第１図（Ｆ）に示すようにベース層８Ｃおよびソ
ース層９ｂ、　　ドレイン層１０ｂさらには第２の多結
晶シリコン層（エミッタ電極部２３ａとコレクタ電極部
２３ｂ）上の酸化膜２６．リンガラス膜２７に窓開けを
行ない、アルミニウム電、ｌ ｉｌ　５．　１８．　２０−、　１６．　１７オヨヒ配
！　（図示せず）を施す。ここで、多結晶シリコン膜を
電極配線として使う場合、アルミニウムなどの金属配線
に比べ、抵抗が高（なるので、もし回路上問題がある場
合には、酸化膜２６．リンガラス″ｌＡ２７をデポジシ
ョンする前に上記多結晶シリコン膜上にモリブデンシリ
サイドやチタンシリサイドなどの高導電性耐熱材料から
なる層を形成して抵抗を下げるようにするとよい。

このように、本実施例では、ゲート酸化を行なった後、
エミッタ層１２ａを形成し、その後ＭＯＳトランジスタ
のソース９ａ・ドレイン１０ａを形成したので、バイポ
ーラトランジスタのｈｒｔを決めるエミッタ拡散層の形
成後に、ゲート酸化などの高温熱処理を行なう必要がな
く、したがってｖｔｈの不安定要因を作ることなくり２
．の制御性を向上させることができる。また拡散係数の
大きな不純物（ボロン）を使用するｐチャンネルＭＯ８
のソース・ドレインの形成をエミッタ形成後に行うよう
にしたので、ショートチャンネルＭＯ３に対しても安定
なりｔｈの制御を行なうことができる。また、ｎ形高不
純物濃度を含む多結晶シリコン膜をエミッタ拡散形成用
拡散源およびゲート電極用として利用するようにしたの
で、ソース・ドレイン形成を最後に行なっても、バイポ
ーラトランジスタの高周波特性を確保できる。さらに、
ソース・ドレイン形成時に外部ベースＮ　２５　ａも同
時に形成するようにしたので、ベース抵抗を低減化でき
高周波化に役立てることができる。

またベース周囲が酸化膜２２で覆われているためＭＯＳ
）ランジスタのソース・ドレイン形成を、多結晶シリコ
ン膜のバターニングを行なうときのマスクを用いて、セ
ルファライン的に行うことができ、これにより、多結晶
シリコンゲートＭＯＳトランジスタの占有面積（すなわ
ち第４図の厚い酸化膜５と半導体層との境界ｖＡＡ２で
囲まれた部分の面積）は従来のアルミニウムゲートＭＯ
３）ランジスタの占有面積（すなわち第３図の境界線Ａ
Ｉで囲まれた部分の面積）の６８％に縮小され、高集積
化が可能となる。

〔発明の効果〕

以上のようにこの発明にかかる半導体集積回路装置の製
造方法によれば、ゲート酸化工程をエミッタ層形成工程
に先立って行い、さらにエミッタ層形成後にソース・ド
レイン層を形成するようにしたので、ｖｔｈの不安定要
因を作らずにｈｙｔの制御性を向上させ、エミッタ層が
浅く高周波動作可能なバイポーラ・トランジスタとチャ
ンネル長が狭く高性能なｐチャンネルＭＯ３とを同一基
板内に高密度に形成できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路装置の製造
方法における各主要工程での試料の断面を示す図、第２
図は従来のＢｌ−ＭＯ５集積回路装置の製造方法におけ
る製造工程での試料の断面を示す図、第３図及び第４図
はそれぞれ従来及び本発明の方法により得られたＭＯＳ
）ランジスタ部分の平面パターンを示す図である。 １・・・ｐ形シリコン基板、２・・・ｎ形高不純物濃度
の埋込み層、３ａ、３ｂ・・・ｎ形像不純物濃度のエピ
タキシャル層、４・・・窒化膜、５．１４・・・酸化膜
、８ａ、８ｂ、８ｃ・・・ベース層、９ａ、９ｂ・・−
ソース層、１０ａ、１０ｂ−ドレイン層、１１ａ、１１
ｂ・・・コレクタ電極取り出し層、１２ａ、１２ｂ・・
・ｎ形高不純物濃度のエミッタ層、１５．１６゜１７．
１８，１９．２０・・・電極、２１８．２１ｂ・・・第
１のシリコン膜、２３ａ、２３ｂ・・・第２のシリコン
膜、２４・・・ホトレジスト膜。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）バイポーラ素子とＭＯＳ素子とを同一チップ上に
   形成する半導体集積回路装置の製造方法において、 上記ＭＯＳ素子のゲート部に、ゲート配線として第１の
   シリコン膜を形成する第１の工程、次に、上記バイポー
   ラ素子のエミッタ領域上に第２のシリコン膜を形成し、
   該第２のシリコン膜からの拡散によりエミッタ層を形成
   する第２の工程、 つづいてＭＯＳ素子のソース・ドレインを形成する第３
   の工程、 その後、エミッタ層上に上記第２のシリコン膜を介して
   エミッタ電極を形成する第４の工程を含むことを特徴と
   する半導体集積回路装置の製造方法。