JPH03153071A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH03153071A JPH03153071A JP1291207A JP29120789A JPH03153071A JP H03153071 A JPH03153071 A JP H03153071A JP 1291207 A JP1291207 A JP 1291207A JP 29120789 A JP29120789 A JP 29120789A JP H03153071 A JPH03153071 A JP H03153071A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体集積回路およびその製造方法に係り、
特にバイポーラ（Ｂｉｐｏｌａｒ） トランジスタおよ
び相補性絶縁ゲート型（ＣＭＯＳ）トランジスタおよび
電荷結合素子（ＣＣＤ）が同一チップ上に形成されてな
る半導体集積回路およびその製造方法に関する。
特にバイポーラ（Ｂｉｐｏｌａｒ） トランジスタおよ
び相補性絶縁ゲート型（ＣＭＯＳ）トランジスタおよび
電荷結合素子（ＣＣＤ）が同一チップ上に形成されてな
る半導体集積回路およびその製造方法に関する。
（従来の技術）
従来、テレビジョン受像機あるいはビデオテープレコー
ダ等にいては、映像信号遅延線を構成するためのＣＣＤ
が形成された半導体集積回路が使用されている。この半
導体集積回路中には、第３図に示すように、ＣＣＤ３１
のほかに、サンプルホールド回路３２、出力回路３３、
クロック発生回路３４等が内蔵されており、これらの回
路はＮチャネルＭＯＳトランジスタにより構成されてい
る。また、最近では、上記したようなＣＣＤとＭＯＳト
ランジスタとを同一チップ上に形成してなるＭＯＳ −
ＣＣＤ集積回路の低消費電力化を図るために、ＭＯＳト
ランジスタをＣＭＯＳ化したＣＭＯＳ−ＣＣＤ集積回路
を使用している。
ダ等にいては、映像信号遅延線を構成するためのＣＣＤ
が形成された半導体集積回路が使用されている。この半
導体集積回路中には、第３図に示すように、ＣＣＤ３１
のほかに、サンプルホールド回路３２、出力回路３３、
クロック発生回路３４等が内蔵されており、これらの回
路はＮチャネルＭＯＳトランジスタにより構成されてい
る。また、最近では、上記したようなＣＣＤとＭＯＳト
ランジスタとを同一チップ上に形成してなるＭＯＳ −
ＣＣＤ集積回路の低消費電力化を図るために、ＭＯＳト
ランジスタをＣＭＯＳ化したＣＭＯＳ−ＣＣＤ集積回路
を使用している。
第４図は、従来のＣＭＯＳ・ＣＣＤ集積回路の一部の断
面構造を示している。即ち、４４１はＰ型シリコン基板
、４４２は基板表面の一部に選択的に形成された素子分
離領域、４４３は基板表面の一部に選択的に形成された
Ｎウェル領域、４４４はこのＮウェル領域４４３の表面
の一部に選択的に形成されたＰチャネルトランジスタ用
のドレイン・ソース領域、４４５はこのドレイン・ソー
ス領域４４４にコンタクトした電極、４４６は基板表面
上に絶縁ゲート膜を介して形成されたＰチャネルトラン
ジスタ用のゲート電極、４４７は基板表面の一部に選択
的に形成されたＮチャネルトランジスタ用のドレイン・
ソース領域、４４８はこのドレイン・ソース領域４４７
にコンタクトした電極、４５０は基板表面上に絶縁ゲー
ト膜４７を介して形成されたＮチャネルトランジスタ用
のゲート電極、４５１および４５２は基板表面の一部に
選択的に形成されたＣＣＤの電荷人力部および電荷出力
部、４５３はは基板表面上に絶縁ゲート膜を介して形成
されたＣＯＤの第１層電極（蓄積電極） ４５４は上記
第１層電極４５３上に絶縁ゲート膜を介して形成された
第２層電極（転送電極） 、４５５はＪｔｉＩ間絶縁膜
である。
面構造を示している。即ち、４４１はＰ型シリコン基板
、４４２は基板表面の一部に選択的に形成された素子分
離領域、４４３は基板表面の一部に選択的に形成された
Ｎウェル領域、４４４はこのＮウェル領域４４３の表面
の一部に選択的に形成されたＰチャネルトランジスタ用
のドレイン・ソース領域、４４５はこのドレイン・ソー
ス領域４４４にコンタクトした電極、４４６は基板表面
上に絶縁ゲート膜を介して形成されたＰチャネルトラン
ジスタ用のゲート電極、４４７は基板表面の一部に選択
的に形成されたＮチャネルトランジスタ用のドレイン・
ソース領域、４４８はこのドレイン・ソース領域４４７
にコンタクトした電極、４５０は基板表面上に絶縁ゲー
ト膜４７を介して形成されたＮチャネルトランジスタ用
のゲート電極、４５１および４５２は基板表面の一部に
選択的に形成されたＣＣＤの電荷人力部および電荷出力
部、４５３はは基板表面上に絶縁ゲート膜を介して形成
されたＣＯＤの第１層電極（蓄積電極） ４５４は上記
第１層電極４５３上に絶縁ゲート膜を介して形成された
第２層電極（転送電極） 、４５５はＪｔｉＩ間絶縁膜
である。
ところで、上記したようなＣＭＯＳ−ＣＣＤ集積回路の
電源電圧として、このＣＭＯＳ−ＣＣＤ集積回路と同時
に使用される他の映像信号処理用のバイポーラ集積回路
の電源電圧に合わせると共に低消費電力化を図るために
、従来の１２Ｖあるいは９Ｖに代えて５Ｖが用いられて
いる。
電源電圧として、このＣＭＯＳ−ＣＣＤ集積回路と同時
に使用される他の映像信号処理用のバイポーラ集積回路
の電源電圧に合わせると共に低消費電力化を図るために
、従来の１２Ｖあるいは９Ｖに代えて５Ｖが用いられて
いる。
しかし、電源電圧を５ｖ化すると、ＣＭＯ３構成の出力
回路用のオペアンプの直線性などの特性が悪化し、ＣＭ
ＯＳ−ＣＣＤ集積回路の歩留りが低下するという問題が
ある。また、出力回路あるいはクロック発生回路などの
駆動能力を上げようとすると、ＭＯＳトランジスタのチ
ャネル幅Ｗ／チャネル長りを大きくとる必要があり、そ
のパターンサイズが大きくなり、チップ上の占有面積が
大きくなるという問題がある。
回路用のオペアンプの直線性などの特性が悪化し、ＣＭ
ＯＳ−ＣＣＤ集積回路の歩留りが低下するという問題が
ある。また、出力回路あるいはクロック発生回路などの
駆動能力を上げようとすると、ＭＯＳトランジスタのチ
ャネル幅Ｗ／チャネル長りを大きくとる必要があり、そ
のパターンサイズが大きくなり、チップ上の占有面積が
大きくなるという問題がある。
このような問題点を解決すべく、本願発明者は、バイポ
ーラトランジスタおよびＣＭＯＳトランジスタおよびＣ
ＣＤを同一チップ上に形成してなる半導体集積回路を提
案した（本願出願人の出願に係る特願平１−９３６０７
号）が、構造および製造プロセスの部品代が課題となっ
ていた。
ーラトランジスタおよびＣＭＯＳトランジスタおよびＣ
ＣＤを同一チップ上に形成してなる半導体集積回路を提
案した（本願出願人の出願に係る特願平１−９３６０７
号）が、構造および製造プロセスの部品代が課題となっ
ていた。
（発明が解決しようとする課題）
上記したように従来のＣＭＯＳ −ＣＣＤ集積回路は、
電源電圧の５ｖ化に際して回路特性が悪化し、歩留りが
低下し、出力回路あるいはクロック発生回路などの駆動
能力を上げようとすると、そのパターンサイズが大きく
なり、チップ上の占有面積が大きくなるという問題があ
る。
電源電圧の５ｖ化に際して回路特性が悪化し、歩留りが
低下し、出力回路あるいはクロック発生回路などの駆動
能力を上げようとすると、そのパターンサイズが大きく
なり、チップ上の占有面積が大きくなるという問題があ
る。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、低電源電圧化に際しても出力回路用オペアン
プの直線性などの回路特性の改善および歩留りの向上が
可能になり、出力回路あるいはクロック発生回路などの
駆動能力を上げことが小さなパターンサイズでも可能に
なると共にアナログ回路の導入が容易になり、集積度の
向上および信号処理システムの簡略化、集積回路機能の
拡大、応用機器に対する搭載スペースの減少、信頼性の
向上、コストの低減などが可能になり、しかも、構造が
比較的簡易で製造プロセスの追加が少なくて済む半導体
集積回路およびその製造方法を提供することにある。
の目的は、低電源電圧化に際しても出力回路用オペアン
プの直線性などの回路特性の改善および歩留りの向上が
可能になり、出力回路あるいはクロック発生回路などの
駆動能力を上げことが小さなパターンサイズでも可能に
なると共にアナログ回路の導入が容易になり、集積度の
向上および信号処理システムの簡略化、集積回路機能の
拡大、応用機器に対する搭載スペースの減少、信頼性の
向上、コストの低減などが可能になり、しかも、構造が
比較的簡易で製造プロセスの追加が少なくて済む半導体
集積回路およびその製造方法を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集積回路は、バイポーラトランジスタお
よび相補性絶縁ゲート型トランジスタおよび電荷結合素
子が同一半導体チップ上に形成されてなり、上記相補性
絶縁ゲート型トランジスタのうちの一方の導電型の絶縁
ゲート型トランジスタの基板領域および上記電荷結合素
子の基板領域は同一エピタキシャル層が互いに分離され
ることなく用いられていることを特徴とする。
よび相補性絶縁ゲート型トランジスタおよび電荷結合素
子が同一半導体チップ上に形成されてなり、上記相補性
絶縁ゲート型トランジスタのうちの一方の導電型の絶縁
ゲート型トランジスタの基板領域および上記電荷結合素
子の基板領域は同一エピタキシャル層が互いに分離され
ることなく用いられていることを特徴とする。
また、本発明の半導体集積回路の製造方法は、半導体基
板の内部に基板とは逆導電型の不純物を高濃度で含む埋
込み層を選択的に形成すると共に表面に基板と同一導電
型のエピタキシャル層を形成する工程と、次いで上記埋
込み層に連なるように上記エピタキシャル層中に基板と
は逆導電型の第１のウェル領域および第２のウェル領域
を選択的に形成する工程と、次いで上記第１のウェル領
域には第１導電型の絶縁ゲート型トランジスタを、第２
のウェル領域にはバイポーラトランジスタを、前記エピ
タキシャル層にはこれを共通の基板とする電荷結合素子
および上記第１導電型とは逆導電型の第２導電型の絶縁
ゲート型トランジスタをそれぞれ形成する工程を具備す
ることを特徴とする。
板の内部に基板とは逆導電型の不純物を高濃度で含む埋
込み層を選択的に形成すると共に表面に基板と同一導電
型のエピタキシャル層を形成する工程と、次いで上記埋
込み層に連なるように上記エピタキシャル層中に基板と
は逆導電型の第１のウェル領域および第２のウェル領域
を選択的に形成する工程と、次いで上記第１のウェル領
域には第１導電型の絶縁ゲート型トランジスタを、第２
のウェル領域にはバイポーラトランジスタを、前記エピ
タキシャル層にはこれを共通の基板とする電荷結合素子
および上記第１導電型とは逆導電型の第２導電型の絶縁
ゲート型トランジスタをそれぞれ形成する工程を具備す
ることを特徴とする。
（作 用）
本発明の半導体集積回路は、バイポーラトランジスタお
よびＣＭＯＳトランジスタおよびＣＣＤが同一半導体チ
ップ上に共存しており、１チツプで信号処理システムを
構成できるようになるので、低電源電圧化（例えば５ｖ
化）に際しても回路特性の向上（出力回路用のオペアン
プの直線性の向上、ダイナミックレンジの拡大、出力イ
ンピーダンスの低下など）が可能になる。また、出力回
路あるいはクロック発生回路などにバイポーラトランジ
スタを用いることにより、これらの回路の駆動能力を上
げることが小さなパターンサイズでも可能になるので、
集積度を向上させることが可能になる。また、アナログ
回路の導入が容品になるので、同時に使用される他のバ
イポーラ集積回路と統合することが可能になり、信号処
理システムの簡略化、集積回路機能の拡大、応用機器に
対する搭載スペースの減少、信頼性の向上、コストの低
減などが可能になる。しかも、ＣＭＯＳトランジスタの
うちの一方の導電型の絶縁ゲート型トランジスタの基板
領域および上記電荷結合素子の基板領域は同一エピタキ
シャル層が互いに分離されることなく用いられているの
で、構造が比較的簡易であり、従来例のＣＭＯＳ・ＣＣ
Ｄ集積回路と比べてプロセスの追加は少なくて済む。
よびＣＭＯＳトランジスタおよびＣＣＤが同一半導体チ
ップ上に共存しており、１チツプで信号処理システムを
構成できるようになるので、低電源電圧化（例えば５ｖ
化）に際しても回路特性の向上（出力回路用のオペアン
プの直線性の向上、ダイナミックレンジの拡大、出力イ
ンピーダンスの低下など）が可能になる。また、出力回
路あるいはクロック発生回路などにバイポーラトランジ
スタを用いることにより、これらの回路の駆動能力を上
げることが小さなパターンサイズでも可能になるので、
集積度を向上させることが可能になる。また、アナログ
回路の導入が容品になるので、同時に使用される他のバ
イポーラ集積回路と統合することが可能になり、信号処
理システムの簡略化、集積回路機能の拡大、応用機器に
対する搭載スペースの減少、信頼性の向上、コストの低
減などが可能になる。しかも、ＣＭＯＳトランジスタの
うちの一方の導電型の絶縁ゲート型トランジスタの基板
領域および上記電荷結合素子の基板領域は同一エピタキ
シャル層が互いに分離されることなく用いられているの
で、構造が比較的簡易であり、従来例のＣＭＯＳ・ＣＣ
Ｄ集積回路と比べてプロセスの追加は少なくて済む。
また、本発明の半導体集積回路の製造方法は、上記した
ような特長を有する半導体集積回路を既存のプロセスの
組み合わせにより製造することができるので、従来例の
ＣＭＯＳ−ＣＣＤ集積回路と同等の性能（特性）を実現
し、各素子をプロセス制御することが容易である。
ような特長を有する半導体集積回路を既存のプロセスの
組み合わせにより製造することができるので、従来例の
ＣＭＯＳ−ＣＣＤ集積回路と同等の性能（特性）を実現
し、各素子をプロセス制御することが容易である。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、バイポーラトランジスタおよびＣＭＯＳトラ
ンジスタおよびＣＣＤが同一半導体チップ上に共存して
いる映像信号処理用のＢｉ・ＣＭＯＳ−ＣＣＤ集積回路
の一部の断面構造の一例を示している。即ち、１は表面
の一部にある厚さを持ってエピタキシャル成長されたＰ
型エピタキシャル層３を有するＰ型シリコン基板、２１
および２２はこの基板１の内部に選択的に埋め込み形成
されたＮ型不純物の濃度が高い＋埋込み層、９は基板表
面（エピタキシャル層表面）の一部に選択的に形成され
た素子分離領域（フィールド酸化膜）、４１および４２
は基板表面（エピタキシャル層表面）でＰチャネルＭＯ
ＳトランジスタおよびＮＰＮトランジスタの領域に選択
的に形成され、その底部が対応して前記＋埋込み層２１
および２２に連なるＮウェル領域、６は上記Ｎウェル領
域４２の一部を貫いて底部の＋埋込み層２２に連なるよ
うに深く形成されたディープＮ子領域、１２１は上記Ｎ
ウェル領域４１表面のチャネル領域上に第１絶縁ゲート
膜１０を介して形成されたＰチャネルトランジスタ用の
ゲート電極、１８１はＰチャネルＭＯＳトランジスタ形
成領域用のＮウェル領域４１の表面の一部に選択的に形
成されたＰチャネルトランジスタ用のドレイン・ソース
領域（Ｐ十領域）、１２２はＮチャネルトランジスタ領
域の基板表面（エピタキシャル層表面）のチャネル領域
上に第１絶縁ゲート膜１０を介して形成されたＮチャネ
ルトランジスタ用のゲート電極、１６１は基板表面（エ
ピタキシャル層表面）の一部に選択的に形成されたＮチ
ャネルトランジスタ用のドレイン・ソース領域（＋領域
）、１２３はＣＣＤ領域の基板表面（エピタキシャル層
表面）上に第１絶縁ゲート膜１０を介して形成されたＣ
ＣＤの第１層電極（蓄積電極）、１４は上記第１層電極
１２３上に第２絶縁ゲート膜１３を介して形成された第
２層電極（転送電極）、１６２は基板表面（エピタキシ
ャル層表面）の一部に選択的に形成されたＣＣＤの電荷
入力部・電荷出力部（＋領域）、１８２はＮＰＮ トラ
ンジスタ形成領域用のＮウェル領域４２の表面内に形成
された外部ベース領域（Ｐ十領域）、１６３はこのＰ＋
領域１８２の表面内に形成されたエミッタ領域（Ｎ＋領
領域、１７は層関絶縁膜、１９１はＰチャネルＭＯＳト
ランジスタのドレイン・ソース領域１８１にコンタクト
した電極、１９２はＮチャネルＭＯＳトランジスタのド
レインφソース領域１６１にコンタクトした電極、１９
３はＣＣＤの電荷入力部・電荷出力部（Ｎ÷領領域１６
２にコンタクトした電極、１９４および１９５および１
９６は各対応してＮＰＮトランジスタのＮ÷領域１６３
およびＰ＋領域１８２およびディープＮ子領域６にコン
タクトしたエミッタ電極およびベース電極およびコレク
タ電極、２０はＮＰＮトランジスタの内部ベース領域（
Ｐ−領域）である。
ンジスタおよびＣＣＤが同一半導体チップ上に共存して
いる映像信号処理用のＢｉ・ＣＭＯＳ−ＣＣＤ集積回路
の一部の断面構造の一例を示している。即ち、１は表面
の一部にある厚さを持ってエピタキシャル成長されたＰ
型エピタキシャル層３を有するＰ型シリコン基板、２１
および２２はこの基板１の内部に選択的に埋め込み形成
されたＮ型不純物の濃度が高い＋埋込み層、９は基板表
面（エピタキシャル層表面）の一部に選択的に形成され
た素子分離領域（フィールド酸化膜）、４１および４２
は基板表面（エピタキシャル層表面）でＰチャネルＭＯ
ＳトランジスタおよびＮＰＮトランジスタの領域に選択
的に形成され、その底部が対応して前記＋埋込み層２１
および２２に連なるＮウェル領域、６は上記Ｎウェル領
域４２の一部を貫いて底部の＋埋込み層２２に連なるよ
うに深く形成されたディープＮ子領域、１２１は上記Ｎ
ウェル領域４１表面のチャネル領域上に第１絶縁ゲート
膜１０を介して形成されたＰチャネルトランジスタ用の
ゲート電極、１８１はＰチャネルＭＯＳトランジスタ形
成領域用のＮウェル領域４１の表面の一部に選択的に形
成されたＰチャネルトランジスタ用のドレイン・ソース
領域（Ｐ十領域）、１２２はＮチャネルトランジスタ領
域の基板表面（エピタキシャル層表面）のチャネル領域
上に第１絶縁ゲート膜１０を介して形成されたＮチャネ
ルトランジスタ用のゲート電極、１６１は基板表面（エ
ピタキシャル層表面）の一部に選択的に形成されたＮチ
ャネルトランジスタ用のドレイン・ソース領域（＋領域
）、１２３はＣＣＤ領域の基板表面（エピタキシャル層
表面）上に第１絶縁ゲート膜１０を介して形成されたＣ
ＣＤの第１層電極（蓄積電極）、１４は上記第１層電極
１２３上に第２絶縁ゲート膜１３を介して形成された第
２層電極（転送電極）、１６２は基板表面（エピタキシ
ャル層表面）の一部に選択的に形成されたＣＣＤの電荷
入力部・電荷出力部（＋領域）、１８２はＮＰＮ トラ
ンジスタ形成領域用のＮウェル領域４２の表面内に形成
された外部ベース領域（Ｐ十領域）、１６３はこのＰ＋
領域１８２の表面内に形成されたエミッタ領域（Ｎ＋領
領域、１７は層関絶縁膜、１９１はＰチャネルＭＯＳト
ランジスタのドレイン・ソース領域１８１にコンタクト
した電極、１９２はＮチャネルＭＯＳトランジスタのド
レインφソース領域１６１にコンタクトした電極、１９
３はＣＣＤの電荷入力部・電荷出力部（Ｎ÷領領域１６
２にコンタクトした電極、１９４および１９５および１
９６は各対応してＮＰＮトランジスタのＮ÷領域１６３
およびＰ＋領域１８２およびディープＮ子領域６にコン
タクトしたエミッタ電極およびベース電極およびコレク
タ電極、２０はＮＰＮトランジスタの内部ベース領域（
Ｐ−領域）である。
次に、上記Ｂｉ−ＣＭＯ８−ＣＯＤ集積回路の製造工程
の一例を第２図（ａ）乃至（ｎ）を参照しながら説明す
る。先ず、通常の工程により、第２図（ａ）に示すよう
に、Ｐ型シリコン基板１の内部に選択的に＋埋込み層２
１および２２を形成すると共に表面にＰ型エピタキシャ
ル層３を形成する。即ち、Ｐ型シリコン基板１の表面に
酸化膜を形成し、ＰＥＰ （フォトエツチングプロセス
）処理により酸化膜の一部を開口し、この酸化膜をマス
クとしてＳｂ（アンチモン）をドープすることにより、
ＰチャネルＭＯＳトランジスタおよびＮＰＮ トランジ
スタの形成予定領域に対応して約２０Ω／口のＮ半拡散
層を選択的に形成する。次に、フッ酸（ＨＦ）によりＰ
ＳＧ膜および酸化膜を除去し、エピタキシャル成長法に
より基板表面にＰ型エピタキシャル層３を形成する。こ
の時、前記Ｎ＋拡散層中のＳｂ（アンチモン）がエピタ
キシャル層３中にも拡散し、＋埋込み層２１および２２
が形成される。また、エピタキシャル層３の濃度ρｖｃ
はＣＣＤに最適な値（１０〜３０ΩｅＣｍ程度）とし、
エピタキシャル層３の厚さｔｖｃはバイポーラトランジ
スタに適切な値（３〜５μｍ程度）にする。
の一例を第２図（ａ）乃至（ｎ）を参照しながら説明す
る。先ず、通常の工程により、第２図（ａ）に示すよう
に、Ｐ型シリコン基板１の内部に選択的に＋埋込み層２
１および２２を形成すると共に表面にＰ型エピタキシャ
ル層３を形成する。即ち、Ｐ型シリコン基板１の表面に
酸化膜を形成し、ＰＥＰ （フォトエツチングプロセス
）処理により酸化膜の一部を開口し、この酸化膜をマス
クとしてＳｂ（アンチモン）をドープすることにより、
ＰチャネルＭＯＳトランジスタおよびＮＰＮ トランジ
スタの形成予定領域に対応して約２０Ω／口のＮ半拡散
層を選択的に形成する。次に、フッ酸（ＨＦ）によりＰ
ＳＧ膜および酸化膜を除去し、エピタキシャル成長法に
より基板表面にＰ型エピタキシャル層３を形成する。こ
の時、前記Ｎ＋拡散層中のＳｂ（アンチモン）がエピタ
キシャル層３中にも拡散し、＋埋込み層２１および２２
が形成される。また、エピタキシャル層３の濃度ρｖｃ
はＣＣＤに最適な値（１０〜３０ΩｅＣｍ程度）とし、
エピタキシャル層３の厚さｔｖｃはバイポーラトランジ
スタに適切な値（３〜５μｍ程度）にする。
次に、再度、酸化処理を行い、第２図（ｂ）に示すよう
に、エピタキシャル層３の表面に厚さｔｏｘが５００人
程堆積酸化膜（Ｓｉ０２膜）５を形成した後、ＰＥＰ処
理によりＮウェル形成予定領域に対応して酸化膜５の一
部を開口する。次に、フォトレジストパターンをブロッ
キングマスクとして、加速電圧Ｖａｃ−１００ＫｅＶ、
ドーズｊｉｌＱｄ−２，ＯＸ１０１２ｃｍ−２の条件
でリンイオンをエピタキシャル層３中に注入する。この
後、上記注入されたリンを熱処理（１１００℃、３００
分、Ｎ２ガス雰囲気中）によりエピタキシャル層３中に
拡散させてＮウェル領域４１．４２を選択的に形成する
。この時、表面から拡散したＮウェル領域４１．４２は
対応して前記＋埋込み層２１および２２に連なる。
に、エピタキシャル層３の表面に厚さｔｏｘが５００人
程堆積酸化膜（Ｓｉ０２膜）５を形成した後、ＰＥＰ処
理によりＮウェル形成予定領域に対応して酸化膜５の一
部を開口する。次に、フォトレジストパターンをブロッ
キングマスクとして、加速電圧Ｖａｃ−１００ＫｅＶ、
ドーズｊｉｌＱｄ−２，ＯＸ１０１２ｃｍ−２の条件
でリンイオンをエピタキシャル層３中に注入する。この
後、上記注入されたリンを熱処理（１１００℃、３００
分、Ｎ２ガス雰囲気中）によりエピタキシャル層３中に
拡散させてＮウェル領域４１．４２を選択的に形成する
。この時、表面から拡散したＮウェル領域４１．４２は
対応して前記＋埋込み層２１および２２に連なる。
次に、Ｐ’ＥＰ処理により、コレクタ領域接続用のディ
ープ＋領域の形成予定領域に対応して酸化膜５の一部を
開口する。次に、フォトレジストパターンをブロワキン
グマスクとして、加速電圧Ｖａｃ−５０ＫｅＶ、 ド
ーズｆｆ１Ｑｄ−５，Ｏｘ１０１５ｃｍ−２の条件でリ
ンイオンをＮウェル領域４２中に注入する。この後、上
記注入されたリンを熱処理（１１００℃、３０分、Ｎ２
ガス雰囲気中）によりＮウェル領域４２中に拡散させて
、第２図（ｃ）に示すように、前記Ｎ＋埋込み層２２に
連なるディープ＋領域６を形成する。この後、基板表面
の酸化膜５を除去する。
ープ＋領域の形成予定領域に対応して酸化膜５の一部を
開口する。次に、フォトレジストパターンをブロワキン
グマスクとして、加速電圧Ｖａｃ−５０ＫｅＶ、 ド
ーズｆｆ１Ｑｄ−５，Ｏｘ１０１５ｃｍ−２の条件でリ
ンイオンをＮウェル領域４２中に注入する。この後、上
記注入されたリンを熱処理（１１００℃、３０分、Ｎ２
ガス雰囲気中）によりＮウェル領域４２中に拡散させて
、第２図（ｃ）に示すように、前記Ｎ＋埋込み層２２に
連なるディープ＋領域６を形成する。この後、基板表面
の酸化膜５を除去する。
次に、第２図（ｄ）に示すように、全面にｔｏｘ−９０
０人程堆積酸化膜（Ｓｉ０２膜）７を形成し、その上に
厚さが２０００人程度０窒化シリコン膜（Ｓｉ３Ｎ４膜
）８を形成する。
０人程堆積酸化膜（Ｓｉ０２膜）７を形成し、その上に
厚さが２０００人程度０窒化シリコン膜（Ｓｉ３Ｎ４膜
）８を形成する。
次に、表面に素子分離領域形成用のフォトレジストパタ
ーンを形成し、これをマスクとして、第２図（ｅ）に示
すように、５ｉｌＮ４膜８および酸化膜７をエツチング
する。さらに、Ｐ−反転防止層形成用のフォトレジスト
パターンを新たに形成し、これをブロッキングマスクと
して、Ｖａｃ−５０ＫｅＶ、Ｑｄ＝８．Ｏｘ１０１５ｃ
ｍ−２の条件でボロンイオンを基板に注入する。次いで
、Ｎ−反転防止層形成用のフォトレジストパターンを新
たに形成し、これをブロッキングマスクとして、Ｖａｃ
−１００ＫｅＶＳＱｄ−５，０８１０１２ｃｍ−２の条
件でリンイオンを基板に′注入する。
ーンを形成し、これをマスクとして、第２図（ｅ）に示
すように、５ｉｌＮ４膜８および酸化膜７をエツチング
する。さらに、Ｐ−反転防止層形成用のフォトレジスト
パターンを新たに形成し、これをブロッキングマスクと
して、Ｖａｃ−５０ＫｅＶ、Ｑｄ＝８．Ｏｘ１０１５ｃ
ｍ−２の条件でボロンイオンを基板に注入する。次いで
、Ｎ−反転防止層形成用のフォトレジストパターンを新
たに形成し、これをブロッキングマスクとして、Ｖａｃ
−１００ＫｅＶＳＱｄ−５，０８１０１２ｃｍ−２の条
件でリンイオンを基板に′注入する。
次に、１０００℃での熱酸化処理により、第２図（ｆ）
に示すように、ｔ ｏｘ＝９５００人程度の素子分程度
域用のフィールド酸化膜（Ｓｉ０２膜）９を形成する。
に示すように、ｔ ｏｘ＝９５００人程度の素子分程度
域用のフィールド酸化膜（Ｓｉ０２膜）９を形成する。
次に、素子領域上のＳｉ３Ｎ４膜８をケミカルドライエ
ツチング（ＣＤ Ｅ）法により除去し、さらに、ＮＨ，
Ｆ液で素子領域上の酸化膜７を除去する。
ツチング（ＣＤ Ｅ）法により除去し、さらに、ＮＨ，
Ｆ液で素子領域上の酸化膜７を除去する。
次に、熱酸化処理（９５０℃、０□およびＨＣｆＩの混
合ガス雰囲気中）を行い、第２図（ｇ）に示すように、
基板表面にｔｏｘ＝６７０人程度の第１堆積ト酸化膜（
Ｓ ｉ ０２膜）１０を形成する。
合ガス雰囲気中）を行い、第２図（ｇ）に示すように、
基板表面にｔｏｘ＝６７０人程度の第１堆積ト酸化膜（
Ｓ ｉ ０２膜）１０を形成する。
次に、ＣＣＤおよびＮチャネルＭＯＳトランジスタの形
成予定領域（エピタキシャル層３表面）およびＰチャネ
ルＭＯＳトランジスタの形成予定領域（Ｎウェル領域４
１表面）に対応して所定のチャネルドープを行う。
成予定領域（エピタキシャル層３表面）およびＰチャネ
ルＭＯＳトランジスタの形成予定領域（Ｎウェル領域４
１表面）に対応して所定のチャネルドープを行う。
次に、ＣＶＤ法により、第２図（ｈ）に示すように、全
面に厚さｔｐｏｌｙ−３９００人程度０第１の多結晶シ
リコン膜１１を表面に堆積させ、１０００℃、ｐｏｃｐ
３ガス雰囲気中で熱処理し、多結晶シリコン膜１１を導
体化する。
面に厚さｔｐｏｌｙ−３９００人程度０第１の多結晶シ
リコン膜１１を表面に堆積させ、１０００℃、ｐｏｃｐ
３ガス雰囲気中で熱処理し、多結晶シリコン膜１１を導
体化する。
次に、ＰＥＰ処理および反応性イオンエツチング（ＲＩ
Ｅ）法により上記多結晶シリコン膜１１をバターニン
グして、第２図（ｉ）に示すように、ＣＣＤの第１層電
極（蓄積電極）１２３およびＮチャネルＭＯＳトランジ
スタのゲート電極１２２およびＰチャネルＭＯＳトラン
ジスタのゲート電極１２１を形成する。次に、ＮＰＮ
トランジスタの内部ベース領域に対応するバターニング
を行い、Ｖａｃ−４０ＫｅＶ、Ｑｄ＝３．Ｏｘ１０１４
ｃｍ−２の条件でボロンイオンを注入する。
Ｅ）法により上記多結晶シリコン膜１１をバターニン
グして、第２図（ｉ）に示すように、ＣＣＤの第１層電
極（蓄積電極）１２３およびＮチャネルＭＯＳトランジ
スタのゲート電極１２２およびＰチャネルＭＯＳトラン
ジスタのゲート電極１２１を形成する。次に、ＮＰＮ
トランジスタの内部ベース領域に対応するバターニング
を行い、Ｖａｃ−４０ＫｅＶ、Ｑｄ＝３．Ｏｘ１０１４
ｃｍ−２の条件でボロンイオンを注入する。
さらに、ＣＣＤの転送チャネルのバリア領域に対応する
バターニングを行い、Ｖａｃ−４０ＫｅＶ、Ｑｄ−７，
７Ｘ１０”ｃｍ−２の条件でボロンイオンを注入した後
、９００℃、Ｎ２ガス雰囲気中で３０分のアニール処理
を行う。これにより、Ｐ−型の内部ベース領域２０が形
成されると共にＣＣＤの埋込みチャネルが形成される。
バターニングを行い、Ｖａｃ−４０ＫｅＶ、Ｑｄ−７，
７Ｘ１０”ｃｍ−２の条件でボロンイオンを注入した後
、９００℃、Ｎ２ガス雰囲気中で３０分のアニール処理
を行う。これにより、Ｐ−型の内部ベース領域２０が形
成されると共にＣＣＤの埋込みチャネルが形成される。
この後、第２図（ｊ）に示すように、酸化膜１１をＮＨ
４Ｆ液により除去する。
４Ｆ液により除去する。
次に、熱酸化処理（９５０℃、０２およびＨＣｇの混合
ガス雰囲気中）を行い、第２図（ｋ）に示すように、基
板表面にｔｏｘ−６７０人程堆積第２ゲート酸化膜（Ｓ
ｉ０２膜）１３を形成する。
ガス雰囲気中）を行い、第２図（ｋ）に示すように、基
板表面にｔｏｘ−６７０人程堆積第２ゲート酸化膜（Ｓ
ｉ０２膜）１３を形成する。
この後、ＣＶＤ法により、全面に厚さ
ｔ ｐｏ １ ｙ−３９００人程度０第２の多結晶シリ
コン膜を表面に堆積させ、１０００℃、ＰＯ（１！３ガ
ス雰囲気中で熱処理し、多結晶シリコン膜を導体化する
。そして、ＰＥＰ処理およびＣＤＥ （ケミカルドライ
エツチング）により上記多結晶シリコン膜をバターニン
グして、第２図（１）に示すように、ＣＣＤの第２層電
極（転送電極）１４を形成する。この後、＋領域形成用
のＰＥＰ処理を行い、レジストパターン開口部の第２ゲ
ート酸化膜１３を除去した後、Ｖａｃ−４０ＫｅＶ、Ｑ
ｄ−５，ＯＸＩＯ１５ｃｍ−２の条件で砒素（Ａｓ）イ
オンを注入した後、熱酸化処理（１０００℃、０２ガス
雰囲気中、２０分）を行う。
コン膜を表面に堆積させ、１０００℃、ＰＯ（１！３ガ
ス雰囲気中で熱処理し、多結晶シリコン膜を導体化する
。そして、ＰＥＰ処理およびＣＤＥ （ケミカルドライ
エツチング）により上記多結晶シリコン膜をバターニン
グして、第２図（１）に示すように、ＣＣＤの第２層電
極（転送電極）１４を形成する。この後、＋領域形成用
のＰＥＰ処理を行い、レジストパターン開口部の第２ゲ
ート酸化膜１３を除去した後、Ｖａｃ−４０ＫｅＶ、Ｑ
ｄ−５，ＯＸＩＯ１５ｃｍ−２の条件で砒素（Ａｓ）イ
オンを注入した後、熱酸化処理（１０００℃、０２ガス
雰囲気中、２０分）を行う。
これにより、前の工程で注入された砒素の熱拡散が行わ
れ、Ｎチャネルトランジスタのドレイン・ソース領域（
Ｎ＋領領域１６１ＳＣＣＤの電荷入力部・電荷出力部（
＋領域）１６２、ＮＰＮトランジスタのエミッタ領域（
＋領域）１６３が形成される。この時、転送電極１４の
表面に酸化膜（Ｓｉ０２膜）１５が形成される。
れ、Ｎチャネルトランジスタのドレイン・ソース領域（
Ｎ＋領領域１６１ＳＣＣＤの電荷入力部・電荷出力部（
＋領域）１６２、ＮＰＮトランジスタのエミッタ領域（
＋領域）１６３が形成される。この時、転送電極１４の
表面に酸化膜（Ｓｉ０２膜）１５が形成される。
次に、第２図（ｍ）に示すように・Ｐチャネルトランジ
スタのドレイン・ソース領域１８１およびＮＰＮトラン
ジスタの外部ベース領域１８２に対応するＰＥＰ処理を
行い、これをブロッキング７ＸりとしてＶａｃ−４０Ｋ
ｅＶ、Ｑｄ−２，ＯＸＩＯ１５ｃｍ−２の条件でボロン
イオンを注入した後、ＣＶＤ法により厚さが３０００人
程度Ｏ７ンドープＣＶＤ酸化膜、厚さが９０００人程度
０ボロン・リンシリカガラス（Ｂ Ｐ Ｓ Ｇ）膜、厚
さが２５００人程度０ＰＳＧ膜（これらをまとめて層関
絶縁膜１７で示す。）を順次堆積させ、リンゲッターお
よび熱処理（９５０℃、ＰＯＣ！１３ガス雰囲気中）を
行う。
スタのドレイン・ソース領域１８１およびＮＰＮトラン
ジスタの外部ベース領域１８２に対応するＰＥＰ処理を
行い、これをブロッキング７ＸりとしてＶａｃ−４０Ｋ
ｅＶ、Ｑｄ−２，ＯＸＩＯ１５ｃｍ−２の条件でボロン
イオンを注入した後、ＣＶＤ法により厚さが３０００人
程度Ｏ７ンドープＣＶＤ酸化膜、厚さが９０００人程度
０ボロン・リンシリカガラス（Ｂ Ｐ Ｓ Ｇ）膜、厚
さが２５００人程度０ＰＳＧ膜（これらをまとめて層関
絶縁膜１７で示す。）を順次堆積させ、リンゲッターお
よび熱処理（９５０℃、ＰＯＣ！１３ガス雰囲気中）を
行う。
これにより、前の工程で注入されたボロンの熱拡散が行
われ、Ｐチャネルトランジスタのドレイン・ソース領域
（Ｐ＋領域）１８１、ＮＰＮ トランジスタの外部ベー
ス領域（Ｐ＋領域）１８２が形成されると共にＮＰＮト
ランジスタのエミッタ領域（＋領域）１６３の拡散が行
われる。
われ、Ｐチャネルトランジスタのドレイン・ソース領域
（Ｐ＋領域）１８１、ＮＰＮ トランジスタの外部ベー
ス領域（Ｐ＋領域）１８２が形成されると共にＮＰＮト
ランジスタのエミッタ領域（＋領域）１６３の拡散が行
われる。
次に、第２図（ｎ）に示すように、コンタクト領域形成
用のＰＥＰ処理を行い、これをマスクとしてＣＤＥ法お
よびＲＩＥ法によりエツチングして電極コンタクトホー
ルを開口する。次に、金属または金属化合物による電極
および配線を形成するために、例えばアルミニウム（１
）のスパッターおよびパターニングを行う。これにより
、ＰチャネルＭＯ５トランジスタのドレインψソース領
域１８１にコンタクトした電極１９１、ＮチャネルＭＯ
５トランジスタのドレイン・ソース領域１６１にコンタ
クトした電極１９２、ＣＣＤの電荷人力部・電荷出力部
（＋領域）１６２にコンタクトした電極１９３、ＮＰＮ
トランジスタの＋領域１６３およびＰ十領域１８２お
よびディープ＋領域６に各対応してコンタクトしたエミ
ッタ電極１９４およびベース電極１９５およびコレクタ
電極１９６が形成される。
用のＰＥＰ処理を行い、これをマスクとしてＣＤＥ法お
よびＲＩＥ法によりエツチングして電極コンタクトホー
ルを開口する。次に、金属または金属化合物による電極
および配線を形成するために、例えばアルミニウム（１
）のスパッターおよびパターニングを行う。これにより
、ＰチャネルＭＯ５トランジスタのドレインψソース領
域１８１にコンタクトした電極１９１、ＮチャネルＭＯ
５トランジスタのドレイン・ソース領域１６１にコンタ
クトした電極１９２、ＣＣＤの電荷人力部・電荷出力部
（＋領域）１６２にコンタクトした電極１９３、ＮＰＮ
トランジスタの＋領域１６３およびＰ十領域１８２お
よびディープ＋領域６に各対応してコンタクトしたエミ
ッタ電極１９４およびベース電極１９５およびコレクタ
電極１９６が形成される。
次に、４５０℃、Ｎ２／Ｈ２ガス雰囲気中で１５分間、
ＡＮのシンター処理を行って電極１９１〜１９５を活性
化し、最後に、ＣＶＤ法により表面保護膜（図示せず）
を形成し、ポンディングパッド領域形成用のＰＥＰ処理
を行って完成する。
ＡＮのシンター処理を行って電極１９１〜１９５を活性
化し、最後に、ＣＶＤ法により表面保護膜（図示せず）
を形成し、ポンディングパッド領域形成用のＰＥＰ処理
を行って完成する。
上記実施例の半導体集積回路によれば、バイポーラトラ
ンジスタおよびＣＭＯＳトランジスタおよびＣＣＤが同
一半導体チップ上に共存しており、１チツプで映像信号
処理システムを構成できるようになるので、低電源電圧
化（例えば５ｖ化）に際しても回路特性（出力回路用の
オペアンプの直線性の向上、ダイナミックレンジの拡大
、出力インピーダンスの低下など）が向上する。
ンジスタおよびＣＭＯＳトランジスタおよびＣＣＤが同
一半導体チップ上に共存しており、１チツプで映像信号
処理システムを構成できるようになるので、低電源電圧
化（例えば５ｖ化）に際しても回路特性（出力回路用の
オペアンプの直線性の向上、ダイナミックレンジの拡大
、出力インピーダンスの低下など）が向上する。
また、上記実施例の半導体集積回路によれば、出力回路
あるいはタロツク発生回路などにバイポーラトランジス
タを用いることにより、これらの回路の駆動能力を上げ
ることが小さなパターンサイズでも可能になり、集積度
を向上させることが可能になる。また、アナログ回路の
導入が容品になるので、同時に使用される他のバイポー
ラ集積回路と統合することが可能になり、信号処理シス
テムの簡略化、集積回路機能の拡大、応用機器に対する
搭載スペースの減少、信頼性の向上、コストの低減など
が可能になる。
あるいはタロツク発生回路などにバイポーラトランジス
タを用いることにより、これらの回路の駆動能力を上げ
ることが小さなパターンサイズでも可能になり、集積度
を向上させることが可能になる。また、アナログ回路の
導入が容品になるので、同時に使用される他のバイポー
ラ集積回路と統合することが可能になり、信号処理シス
テムの簡略化、集積回路機能の拡大、応用機器に対する
搭載スペースの減少、信頼性の向上、コストの低減など
が可能になる。
また、上記実施例の半導体集積回路によれば、ＣＭＯ３
Ｉ−ランジスタのうちの一方の導電型の絶縁ゲート型ト
ランジスタの基板領域および上記電荷結合素子の基板領
域は同一エピタキシャル層３が互いに分離されることな
く用いられているので、構造が比較的簡易であり、従来
例のＣＭＯＳ・ＣＣＤ集積回路と比べてプロセスの追加
は少なくて済む。即ち、ＣＣＤおよびＮチャネルＭＯＳ
トランジスタの基板としてＰ型基板表面のＰ型エピタキ
シャル層３が用いられ、ＰチャネルＭＯＳトランジスタ
の基板（Ｎウェル領域４１）の底部に＋埋込み層２１が
形成されている点が従来例のＣＭＯＳ−Ｃ０Ｄ集積回路
と比べて異なっており、従来例のＣＭＯＳ−ＣＣＤ集積
回路と比べてプロセスの追加が必要とされる領域は、＋
埋込み層２１および２２、Ｐ型エピタキシャル層３、デ
ィープ＋領域６、ＮＰＮトランジスタの内部ベース領域
（Ｐ−領域）２０だけである。
Ｉ−ランジスタのうちの一方の導電型の絶縁ゲート型ト
ランジスタの基板領域および上記電荷結合素子の基板領
域は同一エピタキシャル層３が互いに分離されることな
く用いられているので、構造が比較的簡易であり、従来
例のＣＭＯＳ・ＣＣＤ集積回路と比べてプロセスの追加
は少なくて済む。即ち、ＣＣＤおよびＮチャネルＭＯＳ
トランジスタの基板としてＰ型基板表面のＰ型エピタキ
シャル層３が用いられ、ＰチャネルＭＯＳトランジスタ
の基板（Ｎウェル領域４１）の底部に＋埋込み層２１が
形成されている点が従来例のＣＭＯＳ−Ｃ０Ｄ集積回路
と比べて異なっており、従来例のＣＭＯＳ−ＣＣＤ集積
回路と比べてプロセスの追加が必要とされる領域は、＋
埋込み層２１および２２、Ｐ型エピタキシャル層３、デ
ィープ＋領域６、ＮＰＮトランジスタの内部ベース領域
（Ｐ−領域）２０だけである。
［発明の効果］
上述したように本発明の半導体集積回路によれば、低電
源電圧化に際しても出力回路用オペアンプの直線性など
の回路特性の改善および歩留りの向上が可能になる。因
みに、製造中のダイソート段階での歩留りは、従来例の
ＣＭＯＳ−ＣＣＤ集積回路の電源電圧を５ｖ化した場合
に比べて約３０％以上も向上した。また、出力回路ある
いはクロック発生回路などの駆動能力を上げことが小さ
なパターンサイズでも可能になると共にアナログ回路の
導入が容易になるので、集積度の向上および信号処理シ
ステムの簡略化、集積回路機能の拡大、応用機器に対す
る搭載スペースの減少、信頼性の向上、コストの低減な
どが可能になり、しかも、構造が比較的簡易で製造プロ
セスの追加が少なくて済むなどの多大な効果が得られる
。
源電圧化に際しても出力回路用オペアンプの直線性など
の回路特性の改善および歩留りの向上が可能になる。因
みに、製造中のダイソート段階での歩留りは、従来例の
ＣＭＯＳ−ＣＣＤ集積回路の電源電圧を５ｖ化した場合
に比べて約３０％以上も向上した。また、出力回路ある
いはクロック発生回路などの駆動能力を上げことが小さ
なパターンサイズでも可能になると共にアナログ回路の
導入が容易になるので、集積度の向上および信号処理シ
ステムの簡略化、集積回路機能の拡大、応用機器に対す
る搭載スペースの減少、信頼性の向上、コストの低減な
どが可能になり、しかも、構造が比較的簡易で製造プロ
セスの追加が少なくて済むなどの多大な効果が得られる
。
また、本発明の半導体集積回路の製造方法によれば、上
記したような特長を有する半導体集積回路を既存のプロ
セスの組み合わせにより製造することができるので、従
来のＣＭＯＳ−ＣＣＤ集積回路と同等の性能（特性）を
実現し、各素子をプロセス制御することが容易である。
記したような特長を有する半導体集積回路を既存のプロ
セスの組み合わせにより製造することができるので、従
来のＣＭＯＳ−ＣＣＤ集積回路と同等の性能（特性）を
実現し、各素子をプロセス制御することが容易である。
従って、本発明は、テレビジョン受像機、ビデオテープ
レコーダ、ムービーカメラ等で使用される映像信号処理
用の集積回路およびその製造方法に適用して極めて効果
的である。
レコーダ、ムービーカメラ等で使用される映像信号処理
用の集積回路およびその製造方法に適用して極めて効果
的である。
第１図は本発明のＢｉ−０ＭＯ８−ＣＣＤ型集積回路の
一実施例の一部を示す断面図、第２図（ａ）乃至（ｎ）
は第２図の集積回路の製造工程の一例を示ず断面図、第
３図はＣＣＤを内蔵する集積回路の一部を示す回路図、
第４図は従来のＣＭＯ５−ＣＣＤ型集積回路の一部を示
す断面図である。 １・・・Ｐ型シリコン基板、２１，２２・・・＋埋込み
層、３・・・Ｐ型エピタキシャル層、４１．４２・・・
Ｎウェル領域、６・・・ディープ＋領域、１０・・・第
１絶縁ゲート膜、１２１．１２２・・・ゲート電極、１
２３・・・ＣＣＤの蓄積電極、１３・・・第２絶縁ゲー
ト膜、１４・・・ＣＣＤの転送電極、１６１・・・Ｎチ
ャネルトランジスタ用のドレイン・ソース領域（＋領域
）、１６２・・・ＣＣＤの電荷人力部・電荷出力部（＋
領域）、１６３・・・ＮＰＮ トランジスタのエミッタ
領域（＋領域）、１７・・・層関絶縁膜、１８１・・・
Ｐチャネルトランジスタ用のドレイン・ソース領域（Ｐ
÷領領域、１８２・・・ＮＰＮトランジスタの外部ベー
ス領域（Ｐ十領域）１９１・・・Ｐチャネルトランジス
タのドレイン・ソース電極、１９２・・・Ｎチャネルト
ランジスタのドレイン・ソース電極、１９３・・・ＣＣ
Ｄの電荷入力部・電荷出力部の電極、１９４・・・ＮＰ
Ｎトランジスタのエミッタ電極、１９５・・・ＮＰＮ
トランジスタのベース電極、１９６・・・ＮＰＮ トラ
ンジスタのフレフタ電極、２０・・・ＮＰＮトランジス
タの内部ベース領域（Ｐ−領域）。
一実施例の一部を示す断面図、第２図（ａ）乃至（ｎ）
は第２図の集積回路の製造工程の一例を示ず断面図、第
３図はＣＣＤを内蔵する集積回路の一部を示す回路図、
第４図は従来のＣＭＯ５−ＣＣＤ型集積回路の一部を示
す断面図である。 １・・・Ｐ型シリコン基板、２１，２２・・・＋埋込み
層、３・・・Ｐ型エピタキシャル層、４１．４２・・・
Ｎウェル領域、６・・・ディープ＋領域、１０・・・第
１絶縁ゲート膜、１２１．１２２・・・ゲート電極、１
２３・・・ＣＣＤの蓄積電極、１３・・・第２絶縁ゲー
ト膜、１４・・・ＣＣＤの転送電極、１６１・・・Ｎチ
ャネルトランジスタ用のドレイン・ソース領域（＋領域
）、１６２・・・ＣＣＤの電荷人力部・電荷出力部（＋
領域）、１６３・・・ＮＰＮ トランジスタのエミッタ
領域（＋領域）、１７・・・層関絶縁膜、１８１・・・
Ｐチャネルトランジスタ用のドレイン・ソース領域（Ｐ
÷領領域、１８２・・・ＮＰＮトランジスタの外部ベー
ス領域（Ｐ十領域）１９１・・・Ｐチャネルトランジス
タのドレイン・ソース電極、１９２・・・Ｎチャネルト
ランジスタのドレイン・ソース電極、１９３・・・ＣＣ
Ｄの電荷入力部・電荷出力部の電極、１９４・・・ＮＰ
Ｎトランジスタのエミッタ電極、１９５・・・ＮＰＮ
トランジスタのベース電極、１９６・・・ＮＰＮ トラ
ンジスタのフレフタ電極、２０・・・ＮＰＮトランジス
タの内部ベース領域（Ｐ−領域）。
Claims (4)
- （１）バイポーラトランジスタおよび相補性絶縁ゲート
型トランジスタおよび電荷結合素子が同一半導体チップ
上に形成されてなり、上記相補性絶縁ゲート型トランジ
スタのうちの一方の導電型の絶縁ゲート型トランジスタ
の基板領域および上記電荷結合素子の基板領域は同一エ
ピタキシャル層が互いに分離されることなく用いられて
いることを特徴とする半導体集積回路。 - （２）表面にエピタキシャル成長されたＰ型エピタキシ
ャル層を有するＰ型半導体基板と、この半導体基板の内
部に選択的に埋め込み形成されたＮ型埋込み層と、上記
半導体基板の表面でＰチャネルＭＯＳトランジスタ形成
領域およびＮＰＮバイポーラトランジスタ形成領域にそ
れぞれ形成されたＮウェル領域とを具備し、Ｎチャネル
ＭＯＳトランジスタの基板領域および電荷結合素子の基
板領域は前記Ｐ型エピタキシャル層が互いに分離される
ことなく用いられていることを特徴とする請求項１記載
の半導体集積回路。 - （３）半導体基板の内部に基板とは逆導電型の不純物を
高濃度で含む埋込み層を選択的に形成すると共に表面に
基板と同一導電型のエピタキシャル層を形成する工程と
、 次いで上記埋込み層に連なるように上記エピタキシャル
層中に基板とは逆導電型の第１のウェル領域および第２
のウェル領域を選択的に形成する工程と、 次いで上記第１のウェル領域には第１導電型の絶縁ゲー
ト型トランジスタを、第２のウェル領域にはバイポーラ
トランジスタを、前記エピタキシャル層にはこれを共通
の基板とする電荷結合素子および上記第１導電型とは逆
導電型の第２導電型の絶縁ゲート型トランジスタをそれ
ぞれ形成する工程と を具備することを特徴とする半導体集積回路の製造方法
。 - （４）Ｐ型シリコン基板の内部にＮ型不純物を高濃度で
含むＮ＾＋埋込み層を選択的に形成すると共に表面にＰ
型エピタキシャル層を形成する工程と、 次いで上記Ｎ＾＋埋込み層に連なるように上記Ｐ型エピ
タキシャル層中に第１のＮウェル領域および第２のＮウ
ェル領域を選択的に形成する工程と、次いで上記第２の
Ｎウェル領域中に前記Ｎ＾＋埋込み層に連なるディープ
＾＋領域を形成すると共に前記Ｐ型エピタキシャル層表
面に素子分離領域用のフィールド酸化膜を選択的に形成
する工程と、次いで前記Ｐ型エピタキシャル層表面に第
１ゲート酸化膜を形成する工程と、 次いで前記Ｐ型エピタキシャル層表面の電荷結合素子お
よびＮチャネルＭＯＳトランジスタの形成予定領域と前
記第１のＮウェル領域のＰチャネルＭＯＳトランジスタ
の形成予定領域に対応して所定のチャネルドープを行う
工程と、 次いで電荷結合素子の第１層電極およびＮチャネルＭＯ
Ｓトランジスタのゲート電極およびＰチャネルＭＯＳト
ランジスタのゲート電極を形成する工程と、 次いで前記第２のＮウェル領域中にＮＰＮトランジスタ
の内部ベース領域を形成すると共に前記Ｐ型エピタキシ
ャル層中に電荷結合素子の埋込みチャネルを形成する工
程と、 次いで前記第１層電極の表面に第２ゲート酸化膜を形成
する工程と、 次いで電荷結合素子の第２層電極を形成する工程と、 次いで前記ＮチャネルＭＯＳトランジスタのドレイン・
ソース領域および前記電荷結合素子の電荷入力部・電荷
出力部および前記ＮＰＮトランジスタのエミッタ領域お
よび前記ＰチャネルＭＯＳトランジスタのドレイン・ソ
ース領域および前記ＮＰＮトランジスタの外部ベース領
域を形成する工程と、 次いで層関絶縁膜を形成し、電極コンタクトホールを開
口し、金属または金属化合物による電極および配線を形
成し、表面保護膜を形成する工程と を具備することを特徴とする請求項３記載の半導体集積
回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291207A JPH07109866B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路の製造方法 |
| EP19900121382 EP0427255A3 (en) | 1989-11-10 | 1990-11-08 | Semiconductor integrated circuit device and the method of manufacturing the same |
| KR1019900018177A KR930005506B1 (ko) | 1989-11-10 | 1990-11-10 | 반도체 집적회로 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291207A JPH07109866B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153071A true JPH03153071A (ja) | 1991-07-01 |
| JPH07109866B2 JPH07109866B2 (ja) | 1995-11-22 |
Family
ID=17765848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291207A Expired - Fee Related JPH07109866B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0427255A3 (ja) |
| JP (1) | JPH07109866B2 (ja) |
| KR (1) | KR930005506B1 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
| JPS61270859A (ja) * | 1985-05-27 | 1986-12-01 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4253168A (en) * | 1978-10-23 | 1981-02-24 | Westinghouse Electric Corp. | CCD Signal processor |
| EP0067661A1 (en) * | 1981-06-15 | 1982-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US4642877A (en) * | 1985-07-01 | 1987-02-17 | Texas Instruments Incorporated | Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices |
-
1989
- 1989-11-10 JP JP1291207A patent/JPH07109866B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-08 EP EP19900121382 patent/EP0427255A3/en not_active Withdrawn
- 1990-11-10 KR KR1019900018177A patent/KR930005506B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
| JPS61270859A (ja) * | 1985-05-27 | 1986-12-01 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0427255A2 (en) | 1991-05-15 |
| EP0427255A3 (en) | 1991-09-04 |
| KR930005506B1 (ko) | 1993-06-22 |
| KR910010708A (ko) | 1991-06-29 |
| JPH07109866B2 (ja) | 1995-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |