JPH06232156A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06232156A JPH06232156A JP3433393A JP3433393A JPH06232156A JP H06232156 A JPH06232156 A JP H06232156A JP 3433393 A JP3433393 A JP 3433393A JP 3433393 A JP3433393 A JP 3433393A JP H06232156 A JPH06232156 A JP H06232156A
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- Japan
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- source
- drain
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Abstract
(57)【要約】
【目的】 プリアモルファス化を行なって製造したＭＯ
Ｓトランジスタに残留欠陥ｃが発生しないようにして電
気特性の良好な浅い接合を形成する。 【構成】 トランジスタ形成領域のシリコン基板表面に
シリコンを注入してアモルファス化した後、ゲート酸化
膜２８を介してゲート電極２６を形成する。その後、ソ
ース・ドレインの形成とゲート電極の低抵抗化を兼ねて
ＢＦ2をイオン注入する。ゲート電極２６にはチャネリ
ングの効果もあってＢＦ2がゲート酸化膜２８との界面
まで注入される。その後、ランプアニール処理を施し
て、注入されたＢＦ2を活性化し、アモルファス領域を
再結晶化させる。
Ｓトランジスタに残留欠陥ｃが発生しないようにして電
気特性の良好な浅い接合を形成する。 【構成】 トランジスタ形成領域のシリコン基板表面に
シリコンを注入してアモルファス化した後、ゲート酸化
膜２８を介してゲート電極２６を形成する。その後、ソ
ース・ドレインの形成とゲート電極の低抵抗化を兼ねて
ＢＦ2をイオン注入する。ゲート電極２６にはチャネリ
ングの効果もあってＢＦ2がゲート酸化膜２８との界面
まで注入される。その後、ランプアニール処理を施し
て、注入されたＢＦ2を活性化し、アモルファス領域を
再結晶化させる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置、特
にハーフミクロンなどと称される微細加工されたパター
ンを含むＭＯＳ型半導体装置と、その製造方法に関する
ものである。
にハーフミクロンなどと称される微細加工されたパター
ンを含むＭＯＳ型半導体装置と、その製造方法に関する
ものである。
【０００２】
【従来の技術】ＭＯＳトランジスタのソース領域とドレ
イン領域（特に区別しないときはソース・ドレイン領域
という）は、一般にＰＭＯＳトランジスタではＢＦ2が
注入されて形成され、ＮＭＯＳトランジスタでは砒素が
注入されて形成されている。これらの注入分子や原子は
質量数が大きく、比較的少ないドーズ量でも注入時に基
板表面がアモルファス化する。基板表面のアモルファス
化は注入イオンのチャネリングを抑える効果の他に、低
温で再結晶化と注入イオンの活性化が可能になるという
利点を備えている。
イン領域（特に区別しないときはソース・ドレイン領域
という）は、一般にＰＭＯＳトランジスタではＢＦ2が
注入されて形成され、ＮＭＯＳトランジスタでは砒素が
注入されて形成されている。これらの注入分子や原子は
質量数が大きく、比較的少ないドーズ量でも注入時に基
板表面がアモルファス化する。基板表面のアモルファス
化は注入イオンのチャネリングを抑える効果の他に、低
温で再結晶化と注入イオンの活性化が可能になるという
利点を備えている。
【０００３】しかし、アモルファス層を低温で再結晶化
すると、不連続部分などに残留欠陥が生じる問題があ
る。具体的には、図１に示されるように、領域４がシリ
コン基板２にゲート電極４をマスクとして自己整合的に
イオンが注入されて不純物導入とアモルファス化がなさ
れ、低温での熱処理によって不純物イオンの活性化と再
結晶化がなされたソース・ドレイン領域である。残留欠
陥としてはイオン注入時の投影飛程Ｒｐ付近に生じる欠
陥ａ、注入時に形成されるアモルファス層と基板単結晶
層との界面に生じる転移ループに基づく欠陥ｂ、及び再
結晶時に異なる面方位からぶつかる面に発生する転移ル
ープに基づく欠陥ｃが生じる。再結晶時には例えば（１
００）基板を用いた場合には、（１００）面からの固相
成長と（１１０）面からの固相成長が起こり、欠陥ｃが
生じる。
すると、不連続部分などに残留欠陥が生じる問題があ
る。具体的には、図１に示されるように、領域４がシリ
コン基板２にゲート電極４をマスクとして自己整合的に
イオンが注入されて不純物導入とアモルファス化がなさ
れ、低温での熱処理によって不純物イオンの活性化と再
結晶化がなされたソース・ドレイン領域である。残留欠
陥としてはイオン注入時の投影飛程Ｒｐ付近に生じる欠
陥ａ、注入時に形成されるアモルファス層と基板単結晶
層との界面に生じる転移ループに基づく欠陥ｂ、及び再
結晶時に異なる面方位からぶつかる面に発生する転移ル
ープに基づく欠陥ｃが生じる。再結晶時には例えば（１
００）基板を用いた場合には、（１００）面からの固相
成長と（１１０）面からの固相成長が起こり、欠陥ｃが
生じる。
【０００４】この３種の欠陥のうち、欠陥ａに関しては
ＭＯＳトランジスタの場合には電気特性上問題となるこ
とは少ない。しかし、欠陥ｂ，ｃはリーク電流増大の原
因になると考えられている。サブミクロンレベルと称さ
れている１μｍ程度までのパターンを有する半導体装置
での接合形成では、注入イオンの活性化を高温で行なう
ことができるため、これらの欠陥が生じることは少なか
った。しかし、より微細化が進むと、注入イオンの拡散
を防止するために活性化温度も低く設定する必要がでて
くる。こうなると、欠陥ｂ，ｃの問題が無視できなくな
ってくる。
ＭＯＳトランジスタの場合には電気特性上問題となるこ
とは少ない。しかし、欠陥ｂ，ｃはリーク電流増大の原
因になると考えられている。サブミクロンレベルと称さ
れている１μｍ程度までのパターンを有する半導体装置
での接合形成では、注入イオンの活性化を高温で行なう
ことができるため、これらの欠陥が生じることは少なか
った。しかし、より微細化が進むと、注入イオンの拡散
を防止するために活性化温度も低く設定する必要がでて
くる。こうなると、欠陥ｂ，ｃの問題が無視できなくな
ってくる。
【０００５】近年、チャネリングを抑えて浅い接合を得
る目的でプリアモルファス化が検討されている。これ
は、シリコンなどの中性原子を基板に注入することによ
って基板表面をアモルファス化するものである。その一
例を図２により説明する。 （Ａ）単結晶シリコン基板２の表面にゲート酸化膜８を
形成する。 （Ｂ）ゲート酸化膜８上に多結晶シリコン膜を堆積し、
写真製版とエッチングによりパターン化を施してゲート
電極６を形成する。
る目的でプリアモルファス化が検討されている。これ
は、シリコンなどの中性原子を基板に注入することによ
って基板表面をアモルファス化するものである。その一
例を図２により説明する。 （Ａ）単結晶シリコン基板２の表面にゲート酸化膜８を
形成する。 （Ｂ）ゲート酸化膜８上に多結晶シリコン膜を堆積し、
写真製版とエッチングによりパターン化を施してゲート
電極６を形成する。
【０００６】（Ｃ）ソース・ドレインを形成する領域を
アモルファス化するために１５０ＫｅＶ程度の高い注入
エネルギーでシリコンを注入する。１０は基板のアモル
ファス化した領域、１２はゲート電極のアモルファス化
した領域である。 （Ｄ）基板のごく表面には単結晶領域が残るので、それ
もアモルファス化するために、さらにシリコンを低い注
入エネルギー約３０ＫｅＶで注入する。 （Ｅ）ソース・ドレインを形成するために、ＢＦ2を注
入エネルギー約２０ＫｅＶで注入する。１４は基板にＢ
Ｆ2が注入された領域、１６はゲート電極にＢＦ2が注入
された領域である。 （Ｆ）注入されたＢＦ2を活性化するために、熱処理を
施す。
アモルファス化するために１５０ＫｅＶ程度の高い注入
エネルギーでシリコンを注入する。１０は基板のアモル
ファス化した領域、１２はゲート電極のアモルファス化
した領域である。 （Ｄ）基板のごく表面には単結晶領域が残るので、それ
もアモルファス化するために、さらにシリコンを低い注
入エネルギー約３０ＫｅＶで注入する。 （Ｅ）ソース・ドレインを形成するために、ＢＦ2を注
入エネルギー約２０ＫｅＶで注入する。１４は基板にＢ
Ｆ2が注入された領域、１６はゲート電極にＢＦ2が注入
された領域である。 （Ｆ）注入されたＢＦ2を活性化するために、熱処理を
施す。
【０００７】
【発明が解決しようとする課題】図２において、ゲート
電極６の直下は単結晶であるため、（１００）基板を用
いている場合には、活性化の際に（１１０）面から横方
向への固相成長が起こり、（１００）面からの固相成長
と衝突した位置に残留欠陥ｃが生じ、これがリーク電流
の増大を招く。また欠陥ｂも発生する。
電極６の直下は単結晶であるため、（１００）基板を用
いている場合には、活性化の際に（１１０）面から横方
向への固相成長が起こり、（１００）面からの固相成長
と衝突した位置に残留欠陥ｃが生じ、これがリーク電流
の増大を招く。また欠陥ｂも発生する。
【０００８】ゲート電極６もシリコン注入によりアモル
ファス化されるため、ＢＦ2を注入した場合にそのプロ
ファイルはソース・ドレイン領域とゲート電極とで同じ
になる。そのため、ゲート電極６の厚さをソース・ドレ
イン領域の接合深さに合わせて薄くしないと、ゲート電
極のゲート酸化膜側に高抵抗領域が残る不都合が生じ
る。
ファス化されるため、ＢＦ2を注入した場合にそのプロ
ファイルはソース・ドレイン領域とゲート電極とで同じ
になる。そのため、ゲート電極６の厚さをソース・ドレ
イン領域の接合深さに合わせて薄くしないと、ゲート電
極のゲート酸化膜側に高抵抗領域が残る不都合が生じ
る。
【０００９】欠陥ｂ，ｃのうち、欠陥ｂに関しては欠陥
発生位置を接合位置に比べて十分深くなるようにアモル
ファス化の深さを設定しておくことにより解決すること
ができる。すなわち、高いエネルギーでシリコンを注入
してアモルファス層を十分厚くしておけばよい。しか
し、欠陥ｃの発生を防ぐことはできない。本発明の第１
の目的はプリアモルファス化を行なって製造したＭＯＳ
トランジスタに残留欠陥ｃが発生しないようにして電気
特性の良好な浅い接合を形成することである。
発生位置を接合位置に比べて十分深くなるようにアモル
ファス化の深さを設定しておくことにより解決すること
ができる。すなわち、高いエネルギーでシリコンを注入
してアモルファス層を十分厚くしておけばよい。しか
し、欠陥ｃの発生を防ぐことはできない。本発明の第１
の目的はプリアモルファス化を行なって製造したＭＯＳ
トランジスタに残留欠陥ｃが発生しないようにして電気
特性の良好な浅い接合を形成することである。
【００１０】ゲート電極の低抵抗化は不純物導入により
行なうが、最近はイオン注入が用いられるようになって
いる。その場合、イオン種がソース・ドレイン形成のた
めの注入イオン種と同一であれば、一度のイオン注入に
より両者を同時に達成することができるので、処理能力
を高める上で望ましい。しかし、この場合、図２の工程
ではゲート電極の厚さがソース・ドレイン領域の接合深
さと同じになってしまうという問題がある。すなわち、
通常の不純物イオン注入のみによる接合形成、又はプリ
アモルファス化を行なう場合でもゲート電極を形成した
後にアモルファス化を行なう場合では、ソース・ドレイ
ン領域及びゲート電極は同じ結晶状態となり、不純物注
入、活性化後のプロファイルは同様になる。そのため、
ゲート電極の厚さはソース・ドレイン領域の接合深さに
よって決定され、それに合わせて薄くしなければならな
い。
行なうが、最近はイオン注入が用いられるようになって
いる。その場合、イオン種がソース・ドレイン形成のた
めの注入イオン種と同一であれば、一度のイオン注入に
より両者を同時に達成することができるので、処理能力
を高める上で望ましい。しかし、この場合、図２の工程
ではゲート電極の厚さがソース・ドレイン領域の接合深
さと同じになってしまうという問題がある。すなわち、
通常の不純物イオン注入のみによる接合形成、又はプリ
アモルファス化を行なう場合でもゲート電極を形成した
後にアモルファス化を行なう場合では、ソース・ドレイ
ン領域及びゲート電極は同じ結晶状態となり、不純物注
入、活性化後のプロファイルは同様になる。そのため、
ゲート電極の厚さはソース・ドレイン領域の接合深さに
よって決定され、それに合わせて薄くしなければならな
い。
【００１１】本発明の第２の目的は、ソース・ドレイン
領域はアモルファス状態、ゲート電極は多結晶シリコン
状態でソース・ドレイン形成とゲート電極の低抵抗化の
ためのイオン注入を行なえるようにし、ゲート電極の厚
さを接合深さに依存せずに厚く設定できるようにするこ
とである。
領域はアモルファス状態、ゲート電極は多結晶シリコン
状態でソース・ドレイン形成とゲート電極の低抵抗化の
ためのイオン注入を行なえるようにし、ゲート電極の厚
さを接合深さに依存せずに厚く設定できるようにするこ
とである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
ゲート電極が多結晶シリコンにてなり、ソース・ドレイ
ン領域の接合深さよりも厚い膜厚を有し、かつソース・
ドレインと同じ不純物が導入されて低抵抗化されてお
り、ソース・ドレイン領域とチャネル領域はアモルファ
スシリコン層が再結晶化した同じ単結晶シリコン構造を
有し、ソース・ドレイン領域に結晶欠陥が存在しないこ
とを特徴としている。
ゲート電極が多結晶シリコンにてなり、ソース・ドレイ
ン領域の接合深さよりも厚い膜厚を有し、かつソース・
ドレインと同じ不純物が導入されて低抵抗化されてお
り、ソース・ドレイン領域とチャネル領域はアモルファ
スシリコン層が再結晶化した同じ単結晶シリコン構造を
有し、ソース・ドレイン領域に結晶欠陥が存在しないこ
とを特徴としている。
【００１３】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｄ）を含んでいる。（Ａ）シリコン基板表面にシリ
コン又はゲルマニウムをイオン注入してソース・ドレイ
ン形成領域及びチャネル形成領域を含む基板表面のトラ
ンジスタ形成領域を一様にアモルファス化する工程、
（Ｂ）基板表面にゲート酸化膜を介して多結晶シリコン
にてなるゲート電極を形成する工程、（Ｃ）ソース・ド
レイン形成のためにゲート電極をマスクとして自己整合
的に基板に不純物イオンを注入する工程、（Ｄ）注入イ
オンの活性化とアモルファス層の結晶化のための熱処理
工程。
ら（Ｄ）を含んでいる。（Ａ）シリコン基板表面にシリ
コン又はゲルマニウムをイオン注入してソース・ドレイ
ン形成領域及びチャネル形成領域を含む基板表面のトラ
ンジスタ形成領域を一様にアモルファス化する工程、
（Ｂ）基板表面にゲート酸化膜を介して多結晶シリコン
にてなるゲート電極を形成する工程、（Ｃ）ソース・ド
レイン形成のためにゲート電極をマスクとして自己整合
的に基板に不純物イオンを注入する工程、（Ｄ）注入イ
オンの活性化とアモルファス層の結晶化のための熱処理
工程。
【００１４】好ましい態様では、基板のアモルファス化
のためのイオン注入は、アモルファス層と基板結晶との
界面が後に形成されるソース・ドレイン領域の接合深さ
よりも深くなる注入エネルギーで行なうイオン注入工程
を含んでいる。さらに好ましい態様では、ソース・ドレ
イン用のイオン注入の際にゲート電極にも同じイオンを
注入してゲート電極の低抵抗化を同時に行なう。
のためのイオン注入は、アモルファス層と基板結晶との
界面が後に形成されるソース・ドレイン領域の接合深さ
よりも深くなる注入エネルギーで行なうイオン注入工程
を含んでいる。さらに好ましい態様では、ソース・ドレ
イン用のイオン注入の際にゲート電極にも同じイオンを
注入してゲート電極の低抵抗化を同時に行なう。
【００１５】
【作用】ソース・ドレイン形成とゲート電極の低抵抗化
のためのイオン注入を行なった後の、注入イオンの活性
化と再結晶化のための熱処理工程においては、ソース・
ドレイン領域だけでなく、ゲート電極直下の基板表面も
アモルファス化されているので、従来のようにゲート電
極直下の単結晶領域からの横方向への固相成長が発生す
ることがなくなり、残留欠陥ｃの発生が抑えられる。ソ
ース・ドレイン形成とゲート電極低抵抗化のためのイオ
ン注入の際は、基板表面はアモルファス化されているの
でチャネリングが起こらないが、ゲート電極は多結晶シ
リコンの状態であるのでチャネリングが起こり、ゲート
電極では基板に注入されたイオンが到達する接合深さよ
りも深くまでイオンが分布する。
のためのイオン注入を行なった後の、注入イオンの活性
化と再結晶化のための熱処理工程においては、ソース・
ドレイン領域だけでなく、ゲート電極直下の基板表面も
アモルファス化されているので、従来のようにゲート電
極直下の単結晶領域からの横方向への固相成長が発生す
ることがなくなり、残留欠陥ｃの発生が抑えられる。ソ
ース・ドレイン形成とゲート電極低抵抗化のためのイオ
ン注入の際は、基板表面はアモルファス化されているの
でチャネリングが起こらないが、ゲート電極は多結晶シ
リコンの状態であるのでチャネリングが起こり、ゲート
電極では基板に注入されたイオンが到達する接合深さよ
りも深くまでイオンが分布する。
【００１６】
【実施例】図３は一実施例を表わす。シリコン基板２２
の表面に接合深さｘｊが約０.１２μｍの浅い接合をも
つソース領域３４ｓとドレイン領域３４ｄが形成されて
おり、ソース領域３４ｓとドレイン領域３４ｄの間のチ
ャネル領域上にはゲート酸化膜２８を介して多結晶シリ
コンにてなるゲート電極２６が形成されている。ソース
領域３４ｓ、ドレイン領域３４ｄ及びその間のチャネル
領域はともに単結晶シリコンを一度アモルファス化し、
その後再結晶化させたものである。
の表面に接合深さｘｊが約０.１２μｍの浅い接合をも
つソース領域３４ｓとドレイン領域３４ｄが形成されて
おり、ソース領域３４ｓとドレイン領域３４ｄの間のチ
ャネル領域上にはゲート酸化膜２８を介して多結晶シリ
コンにてなるゲート電極２６が形成されている。ソース
領域３４ｓ、ドレイン領域３４ｄ及びその間のチャネル
領域はともに単結晶シリコンを一度アモルファス化し、
その後再結晶化させたものである。
【００１７】ゲート電極２６はその厚さが接合深さｘｊ
よりも厚く形成され、ソース領域３４ｓとドレイン領域
３４ｄに導入された不純物ＢＦ2と同じ不純物が導入さ
れて低抵抗化されている。ゲート電極２６にはゲート酸
化膜２８の界面に至るまで不純物が導入され、高抵抗部
分は残っていない。基板２２に存在する残留欠陥ｂ’は
プリアモルファス化により基板表面をアモルファス化
し、それを再結晶化した際に発生した残留欠陥である。
よりも厚く形成され、ソース領域３４ｓとドレイン領域
３４ｄに導入された不純物ＢＦ2と同じ不純物が導入さ
れて低抵抗化されている。ゲート電極２６にはゲート酸
化膜２８の界面に至るまで不純物が導入され、高抵抗部
分は残っていない。基板２２に存在する残留欠陥ｂ’は
プリアモルファス化により基板表面をアモルファス化
し、それを再結晶化した際に発生した残留欠陥である。
【００１８】次に、この実施例を製造する方法を図４を
参照して説明する。 （Ａ）基板のシリコンウエハ２２の全面にシリコンを注
入エネルギー約１５０ＫｅＶ、ドーズ量約３×１０15／
ｃｍ2で注入する。基板２２の表面から約０．３μｍ程
度の深さまでアモルファス化される。３０はアモルファ
ス化された領域であり、基板２２のごく表面付近には単
結晶領域２２が残る。 （Ｂ）さらに、シリコンを注入エネルギー約３０ＫｅＶ
で、ドーズ量約１×１０15／ｃｍ2で注入し、基板のご
く表面付近もアモルファス化する。
参照して説明する。 （Ａ）基板のシリコンウエハ２２の全面にシリコンを注
入エネルギー約１５０ＫｅＶ、ドーズ量約３×１０15／
ｃｍ2で注入する。基板２２の表面から約０．３μｍ程
度の深さまでアモルファス化される。３０はアモルファ
ス化された領域であり、基板２２のごく表面付近には単
結晶領域２２が残る。 （Ｂ）さらに、シリコンを注入エネルギー約３０ＫｅＶ
で、ドーズ量約１×１０15／ｃｍ2で注入し、基板のご
く表面付近もアモルファス化する。
【００１９】（Ｃ）基板表面にＥＣＲ−ＣＶＤ法などに
よりゲート酸化膜２８を堆積する。 （Ｄ）ゲート酸化膜２８上に多結晶シリコン膜を約２５
００Åの厚さに堆積した後、写真製版とエッチング工程
を経てゲート電極２６を形成する。 （Ｅ）ＢＦ2を注入エネルギー約２０ＫｅＶ、ドーズ量
約１×１０15／ｃｍ2で注入する。３４は基板２２にＢ
Ｆ2が注入された領域であり、このイオン注入のエネル
ギーでは注入領域３４の深さはゲート電極２６の厚さ約
２５００Åよりも薄い。一方、ゲート電極２６にはチャ
ネリングの効果もあってＢＦ2がゲート酸化膜２８との
界面まで注入される。
よりゲート酸化膜２８を堆積する。 （Ｄ）ゲート酸化膜２８上に多結晶シリコン膜を約２５
００Åの厚さに堆積した後、写真製版とエッチング工程
を経てゲート電極２６を形成する。 （Ｅ）ＢＦ2を注入エネルギー約２０ＫｅＶ、ドーズ量
約１×１０15／ｃｍ2で注入する。３４は基板２２にＢ
Ｆ2が注入された領域であり、このイオン注入のエネル
ギーでは注入領域３４の深さはゲート電極２６の厚さ約
２５００Åよりも薄い。一方、ゲート電極２６にはチャ
ネリングの効果もあってＢＦ2がゲート酸化膜２８との
界面まで注入される。
【００２０】（Ｆ）約９５０℃で約１０秒間のランプア
ニール処理を施して、注入されたＢＦ2を活性化し、ア
モルファス領域を再結晶化させる。残留欠陥ｂ’は深さ
約０.３μｍの位置に発生するのみで、その他の残留欠
陥は発生せず、リーク電流が増大することはない。
ニール処理を施して、注入されたＢＦ2を活性化し、ア
モルファス領域を再結晶化させる。残留欠陥ｂ’は深さ
約０.３μｍの位置に発生するのみで、その他の残留欠
陥は発生せず、リーク電流が増大することはない。
【００２１】この方法により、接合深さｘｊが約０.１
２μｍの浅い接合をもつソース領域３４ｓとドレイン領
域３４ｄを形成することができる。実施例では基板の表
面をアモルファス化するためにシリコンをイオン注入し
ているが、シリコンに代えてゲルマニウムを注入しても
よい。
２μｍの浅い接合をもつソース領域３４ｓとドレイン領
域３４ｄを形成することができる。実施例では基板の表
面をアモルファス化するためにシリコンをイオン注入し
ているが、シリコンに代えてゲルマニウムを注入しても
よい。
【００２２】
【発明の効果】本発明では微細化されたパターンをもつ
ＭＯＳ型半導体装置で、リーク電流を増加させる残留欠
陥のない半導体装置を得ることができる。本発明の請求
項２の製造方法によれば、ゲート電極直下領域からの固
相成長に起因する残留欠陥の発生を防止することがで
き、リーク電流の発生を防止することができる。請求項
３の製造方法では、プリアモルファス化で問題となる残
留欠陥の発生をさらに防止することができる。請求項４
の方法によれば、リーク電流を防止する効果の他に、ゲ
ート電極の低抵抗化をソース・ドレインの形成と同時に
行なうことができ、製造工程が簡略化される。
ＭＯＳ型半導体装置で、リーク電流を増加させる残留欠
陥のない半導体装置を得ることができる。本発明の請求
項２の製造方法によれば、ゲート電極直下領域からの固
相成長に起因する残留欠陥の発生を防止することがで
き、リーク電流の発生を防止することができる。請求項
３の製造方法では、プリアモルファス化で問題となる残
留欠陥の発生をさらに防止することができる。請求項４
の方法によれば、リーク電流を防止する効果の他に、ゲ
ート電極の低抵抗化をソース・ドレインの形成と同時に
行なうことができ、製造工程が簡略化される。
【図１】プリアモルファス化により発生する残留欠陥を
示す概略断面図である。
示す概略断面図である。
【図２】従来のプリアモルファス化方法を用いたＭＯＳ
トランジスタのの製造方法を示す工程断面図である。
トランジスタのの製造方法を示す工程断面図である。
【図３】一実施例を示す断面図である。
【図４】本発明の方法による一実施例の製造方法を示す
工程断面図である。
工程断面図である。
２２ シリコン基板 ２６ 多結晶シリコンゲート電極 ２８ ゲート酸化膜 ３４ｓ ソース領域 ３４ｄ ドレイン領域 ｂ’ 残留欠陥
Claims (4)
- 【請求項１】 ゲート電極が多結晶シリコンにてなり、
ソース・ドレイン領域の接合深さよりも厚い膜厚を有
し、かつソース・ドレインと同じ不純物が導入されて低
抵抗化されており、ソース・ドレイン領域とチャネル領
域はアモルファスシリコン層が再結晶化した同じ単結晶
シリコン構造を有し、ソース・ドレイン領域に結晶欠陥
が存在しないことを特徴とする半導体装置。 - 【請求項２】 以下の工程（Ａ）から（Ｄ）を含むＭＯ
Ｓ型半導体装置の製造方法。 （Ａ）シリコン基板表面にシリコン又はゲルマニウムを
イオン注入してソース・ドレイン形成領域及びチャネル
形成領域を含む基板表面のトランジスタ形成領域を一様
にアモルファス化する工程、 （Ｂ）基板表面にゲート酸化膜を介して多結晶シリコン
にてなるゲート電極を形成する工程、 （Ｃ）ソース・ドレイン形成のためにゲート電極をマス
クとして自己整合的に基板に不純物イオンを注入する工
程、 （Ｄ）注入イオンの活性化とアモルファス層の結晶化の
ための熱処理工程。 - 【請求項３】 基板のアモルファス化のためのイオン注
入は、アモルファス層と基板結晶との界面が後に形成さ
れるソース・ドレイン領域の接合深さよりも深くなる注
入エネルギーで行なうイオン注入工程を含んでいる請求
項２に記載のＭＯＳ型半導体装置の製造方法。 - 【請求項４】 ソース・ドレイン用のイオン注入の際に
ゲート電極にも同じイオンを注入してゲート電極の低抵
抗化を同時に行なう請求項２又は３に記載のＭＯＳ型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3433393A JPH06232156A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3433393A JPH06232156A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232156A true JPH06232156A (ja) | 1994-08-19 |
Family
ID=12411221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3433393A Pending JPH06232156A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| JP2008085031A (ja) * | 2006-09-27 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-01-29 JP JP3433393A patent/JPH06232156A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| JP2008085031A (ja) * | 2006-09-27 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4611270B2 (ja) * | 2006-09-27 | 2011-01-12 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
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